KR20160150027A - 플라즈마를 사용한 성막 방법 - Google Patents

플라즈마를 사용한 성막 방법 Download PDF

Info

Publication number
KR20160150027A
KR20160150027A KR1020160074530A KR20160074530A KR20160150027A KR 20160150027 A KR20160150027 A KR 20160150027A KR 1020160074530 A KR1020160074530 A KR 1020160074530A KR 20160074530 A KR20160074530 A KR 20160074530A KR 20160150027 A KR20160150027 A KR 20160150027A
Authority
KR
South Korea
Prior art keywords
silicon
gas
atoms
film
plasma
Prior art date
Application number
KR1020160074530A
Other languages
English (en)
Other versions
KR101896153B1 (ko
Inventor
가즈오 사사키
데츠야 다카토
다카요시 가타기리
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20160150027A publication Critical patent/KR20160150027A/ko
Application granted granted Critical
Publication of KR101896153B1 publication Critical patent/KR101896153B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C23C16/345—Silicon nitride
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28229—Making the insulator by deposition of a layer, e.g. metal, metal compound or poysilicon, followed by transformation thereof into an insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Mechanical Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

전자 디바이스 구조의 테이퍼부의 막에 의한 커버리지를 향상시킬 수 있는 플라즈마를 사용한 성막 방법을 제공한다.
TFT(30)에 있어서, 4불화규소 가스, 4염화규소 가스, 질소 가스 및 아르곤 가스를 포함하는 처리 가스로부터 생성된 유도 결합 플라즈마에 의해 질화규소막으로 이루어지는 패시베이션층(37)이 성막된다.

Description

플라즈마를 사용한 성막 방법{FILM FORMING METHOD USING PLASMA}
본 발명은, 규소 원자를 포함하는 막, 특히 IGZO로 이루어지는 채널을 보호하는 보호막의 플라즈마를 사용한 성막 방법에 관한 것이다.
최근, 박형의 FPD(Flat Panel Display)에는 발광 소자로서 유기 EL 소자가 사용되지만, 박형의 FPD를 실현하기 위해 유기 EL 소자에는 박형 트랜지스터(TFT: Thin Film Transistor)가 적용된다. 유기 EL 소자에서는 특히 고속의 스위칭 동작이 요구되므로, TFT에서는 높은 전자 이동도가 얻어지는 산화물 반도체를 채널에 사용한다. 이러한 산화물 반도체로서는, 예를 들어 In(인듐), Ga(갈륨) 및 Zn(아연)의 산화물로 이루어지는 IGZO(산화인듐갈륨아연)가 알려져 있고, IGZO는 아몰퍼스 상태라도 비교적 높은 전자 이동도(예를 들어, 10㎠/(V·s) 이상)를 갖는다.
또한, TFT에서는 채널을 SiN(질화규소), SiO(산화규소)로 이루어지는 보호막으로 피복하여, 채널을 외계의 이온이나 수분으로부터 확실하게 보호하지만, 질화규소막이나 산화규소막으로 이루어지는 보호막을 CVD(Chemical Vapor Deposition)에 의해 성막할 때, 보호막에 수소 원자가 포함되는 경우가 있다. 보호막에 포함된 수소 원자는 시간의 경과와 함께 IGZO로부터 산소 원자를 탈리시켜 IGZO의 특성을 변화시키므로, 보호막을 성막할 때의 CVD에 있어서 수소 원자를 포함하지 않는 처리 가스를 사용하는 것이 제안되어 있다(예를 들어, 특허문헌 1 참조).
일본 특허 공개 제2015-12131호
그러나, 본 발명자가, 수소 원자를 포함하지 않는 처리 가스로서 SiF4(4불화규소) 가스 및 N2(질소) 가스로 이루어지는 처리 가스를 사용하여, 도 15에 도시하는 바와 같이, CVD에 의해 질화규소막으로 이루어지는 보호막(150)을 성막하였을 때, 채널(151) 상에 형성된 소스 전극(152)이나 드레인 전극(153)의 테이퍼부(152a, 153a)가 수평과 이루는 각도가 크면, 당해 테이퍼부(152a, 153a)의 보호막(150)에 의한 피복도(커버리지)가 저하되어, 테이퍼부(152a, 153a)를 보호막(150)에 의해 충분히 보호할 수 없는 것을 확인하였다.
특히, 최근의 TFT에 대한 미세화 요구에 대응하여 소스 전극(152)이나 드레인 전극(153)의 테이퍼부(152a, 153a)가 수평과 이루는 각도는 증가하는 경향에 있으므로, 당해 테이퍼부의 보호막(150)에 의한 피복도의 저하가 더욱 현재화될 우려가 있다. 또한, TFT의 소스 전극이나 드레인 전극에 한정되지 않고, TFT 이외의 전자 디바이스 구조에 있어서도 보호막으로 피복할 필요가 있는 테이퍼부에 대해서는 마찬가지의 문제가 발생할 우려가 있다.
본 발명의 목적은, 전자 디바이스 구조의 테이퍼부의 막에 의한 커버리지를 향상시킬 수 있는 플라즈마를 사용한 성막 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명의 플라즈마를 사용한 성막 방법은, 처리 가스로부터 플라즈마를 생성하고, 당해 플라즈마에 의해 규소 원자를 포함하는 막을 전자 디바이스 구조의 테이퍼부에 성막하는 플라즈마를 사용한 성막 방법이며, 상기 처리 가스는 모두 수소 원자를 포함하지 않는 제1 가스 및 제2 가스를 포함하고, 상기 제1 가스는 규소 원자 및 불소 원자 이외의 할로겐 원자를 포함하고, 상기 규소 원자 및 상기 할로겐 원자의 원자간 결합력은 상기 규소 원자 및 상기 불소 원자의 원자간 결합력보다 작고, 상기 제2 가스는 질소 원자 및 산소 원자 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 규소 원자 및 불소 원자 이외의 할로겐 원자를 포함하는 제1 가스, 및 질소 원자 및 산소 원자 중 적어도 어느 하나를 포함하는 제2 가스를 포함하는 처리 가스로부터 생성된 플라즈마에 의해 규소 원자를 포함하는 막이 성막된다. 이때, 처음에, 전극 등의 테이퍼부에 할로겐 원자에 의해 종단되어 있는 규소 원자를 포함하는 박막이 성막되지만, 규소 원자와의 원자간 결합력이 규소 원자 및 불소 원자의 원자간 결합력보다 작아지는 할로겐 원자가 사용되므로, 플라즈마 중의 양이온에 의한 스퍼터링의 테이퍼부에 대한 수직 성분에 의해서도, 할로겐 원자에 의해 종단되어 있는 규소 원자를 포함하는 막으로부터 할로겐 원자를 용이하게 해리시킬 수 있음으로써, 규소 원자를 포함하는 막에 다른 규소 원자 및 질소 원자, 혹은 다른 규소 원자 및 산소 원자를 또한 결합시킬 수 있다. 그 결과, 테이퍼부에 있어서 규소 원자를 포함하는 막을 계속적으로 성장시킬 수 있음으로써, 테이퍼부의 막에 의한 커버리지를 향상시킬 수 있다.
도 1은 본 발명의 제1 실시 형태에 관한 플라즈마를 사용한 성막 방법을 실행하는 플라즈마 CVD 성막 장치의 구성을 개략적으로 도시하는 단면도이다.
도 2는 본 발명의 제1 실시 형태에 관한 플라즈마를 사용한 성막 방법이 적용되는 백 채널 에치형의 TFT의 구성을 도시하는 단면도이다.
도 3은 소스 전극의 테이퍼부의 테이퍼각이 변화되었을 때의 테이퍼부의 패시베이션층에 의한 커버리지의 형태를 도시하는 도면으로, 도 3의 (A)는 테이퍼 각도가 50°일 때의 질화규소막으로 이루어지는 패시베이션층을 나타내고, 도 3의 (B)는 테이퍼 각도가 60°일 때의 질화규소막으로 이루어지는 패시베이션층을 나타내고, 도 3의 (C)는 테이퍼 각도가 70°일 때의 산화규소막으로 이루어지는 패시베이션층을 나타내고, 도 3의 (D)는 테이퍼 각도가 80°일 때의 산화규소막으로 이루어지는 패시베이션층을 나타낸다.
도 4는 패시베이션층의 커버리지가 저하되는 이유를 설명하기 위한 공정도이다.
도 5는 본 발명의 제1 실시 형태에 관한 플라즈마를 사용한 성막 방법을 설명하기 위한 공정도이다.
도 6은 4불화규소 가스 및 4염화규소 가스의 합계 유량에 대한 4염화규소 가스의 유량의 비율을 변화시켰을 때의 패시베이션층의 굴절률, 데포지션 레이트 및 커버리지의 변화를 나타내는 그래프이다.
도 7은 본 발명의 제1 실시 형태에 관한 플라즈마를 사용한 성막 방법으로서의 패시베이션층의 성막 처리를 나타내는 흐름도이다.
도 8은 본 발명의 제1 실시 형태에 관한 플라즈마를 사용한 성막 방법의 제1 변형예를 설명하기 위한 공정도이다.
도 9는 본 발명의 제1 실시 형태에 관한 플라즈마를 사용한 성막 방법의 제2 변형예를 설명하기 위한 공정도이다.
도 10은 본 발명의 제1 실시 형태에 관한 플라즈마를 사용한 성막 방법의 제3 변형예를 설명하기 위한 공정도이다.
도 11은 본 발명의 제2 실시 형태에 관한 플라즈마를 사용한 성막 방법을 설명하기 위한 공정도이다.
도 12는 본 발명의 제2 실시 형태에 관한 플라즈마를 사용한 성막 방법으로서의 패시베이션층의 성막 처리를 나타내는 흐름도이다.
도 13은 도 5나 도 11의 본 실시 형태에 관한 플라즈마를 사용한 성막 방법이 적용되는 에치 스톱형의 TFT의 구성을 도시하는 단면도이다.
도 14는 도 5나 도 11의 본 실시 형태에 관한 플라즈마를 사용한 성막 방법이 적용되는 톱 게이트형의 TFT의 구성을 도시하는 단면도이다.
도 15는 테이퍼부에 있어서 커버리지가 저하되는 종래의 보호막을 설명하기 위한 부분 단면도이다.
이하, 본 발명의 실시 형태에 대해 도면을 참조하면서 설명한다.
우선, 본 발명의 제1 실시 형태에 관한 플라즈마를 사용한 성막 방법에 대해 설명한다.
도 1은, 본 실시 형태에 관한 플라즈마를 사용한 성막 방법을 실행하는 플라즈마 CVD 성막 장치의 구성을 개략적으로 도시하는 단면도이다.
도 1에 있어서, 플라즈마 CVD 성막 장치(10)는, 예를 들어 FPD나 시트 디스플레이용 기판(이하, 단순히 「기판」이라고 함)(S)을 수용하는 대략 하우징 형상의 챔버(11)와, 당해 챔버(11)의 저부에 배치되어 기판(S)을 상면에 적재하는 적재대(12)와, 챔버(11)의 외부에 있어서 챔버(11)의 내부 적재대(12)와 대향하도록 배치되는 ICP 안테나(13)와, 챔버(11)의 천장부를 구성하고, 적재대(12) 및 ICP 안테나(13)의 사이에 개재되는 창 부재(14)를 구비한다.
챔버(11)는 배기 장치(도시하지 않음)를 갖고, 당해 배기 장치는 챔버(11)를 진공화하여 챔버(11)의 내부를 감압한다. 챔버(11)의 창 부재(14)는 유전체, 혹은 금속으로 이루어지고, 챔버(11)의 내부와 외부를 구획한다.
창 부재(14)는, 절연 부재(도시 생략)를 통해 챔버(11)의 측벽에 지지되고, 창 부재(14)와 챔버(11)는 직접적으로 접촉하지 않아, 전기적으로 도통하지 않는다. 또한, 창 부재(14)는 적어도 적재대(12)에 적재된 기판(S)의 전체면을 덮는 것이 가능한 크기를 갖는다. 또한, 창 부재(14)는 복수의 분할 편으로 구성되어도 된다.
챔버(11)의 측벽에는 가스 도입구(15)가 설치되고, 가스 도입구(15)는 가스 도입관(19)을 통해 챔버(11)의 외부에 배치된 4불화규소 가스 공급부(20), 가스 도입관(21)을 통해 챔버(11)의 외부에 배치된 4염화규소(SiCl4) 가스 공급부(22), 가스 도입관(23)을 통해 챔버(11)의 외부에 배치된 질소 가스 공급부(24), 가스 도입관(25)을 통해 챔버(11)의 외부에 배치된 희가스 공급부(26)에 접속된다. 4불화규소 가스 공급부(20)는, 챔버(11)의 내부에 4불화규소 가스를 처리 가스로서 공급하고, 4염화규소 가스 공급부(22)는 챔버(11)의 내부에 4염화규소 가스를 처리 가스로서 공급하고, 질소 가스 공급부(24)는 챔버(11)의 내부에 질소 가스를 처리 가스로서 공급하고, 희가스 공급부(26)는 챔버(11)의 내부에 희가스, 예를 들어 Ar(아르곤) 가스를 공급한다. 각 가스 도입관(19, 21, 23, 25)은 매스 플로우 컨트롤러나 밸브(모두 도시하지 않음)를 갖고, 각 가스의 유량을 조정하고, 각 가스를 가스 도입구(15)에서 혼합시켜 챔버(11)에 공급한다.
ICP 안테나(13)는, 창 부재(14)의 상면을 따라 배치되는 환상, 또는 나선상의 도선으로 이루어지고, 정합기(27)를 통해 고주파 전원(28)에 접속된다. 고주파 전원(28)으로부터의 고주파 전류는 ICP 안테나(13)를 흐르고, 당해 고주파 전류는 ICP 안테나(13)에 창 부재(14)를 통해 챔버(11)의 내부에 자계를 발생시킨다. 당해 자계는 고주파 전류에 기인하여 발생하고 있으므로 시간적으로 변화되지만, 시간적으로 변화되는 자계는 유도 전계를 생성하고, 당해 유도 전계에 의해 가속된 전자가 챔버(11)의 내부에 공급된 가스의 분자나 원자와 충돌하여 고밀도의 플라즈마인 유도 결합 플라즈마가 생성된다.
플라즈마 CVD 성막 장치(10)에서는, 4불화규소 가스, 4염화규소 가스나 질소 가스로부터 유도 결합 플라즈마를 생성하고, CVD에 의해 기판(S) 상에 있어서 후술하는 패시베이션층(37)으로서의 질화규소막을 성막한다. 또한, 아르곤 가스는, 질화규소막을 직접 구성하는 재료 가스는 아니지만, 4불화규소 가스, 4염화규소 가스나 질소 가스를 적당한 농도로 조정하고, 또한 유도 결합 플라즈마를 생성하기 위한 방전을 용이하게 실시할 수 있도록 하는 등, 성막 처리에 있어서 보조적인 역할을 한다. 또한, 플라즈마 CVD 성막 장치(10)는 컨트롤러(29)를 더 구비하고, 당해 컨트롤러(29)는 플라즈마 CVD 성막 장치(10)의 각 구성 요소의 동작을 제어한다.
도 2는, 본 실시 형태에 관한 플라즈마를 사용한 성막 방법이 적용되는 백 채널 에치형의 TFT의 구성을 도시하는 단면도이다.
도 2에 있어서, TFT(30)는, 기판(S) 상에 성막된 언더코트층(31)과, 언더코트층(31) 상에 부분적으로 형성된 게이트 전극(32)과, 언더코트층(31) 및 게이트 전극(32)을 덮도록 형성된 게이트 절연막(33)과, 게이트 절연막(33) 상에 있어서 게이트 전극(32)의 바로 위에 배치되도록 형성된 채널(34)과, 게이트 절연막(33) 상에 있어서 채널(34)의 양 옆에 각각 형성된 소스 전극(35) 및 드레인 전극(36)과, 채널(34), 소스 전극(35) 및 드레인 전극(36)을 덮도록 형성된 패시베이션층(37)을 구비한다. TFT(30)에서는, 채널(34)이 IGZO로 이루어지고, 게이트 절연막(33)이 도면 중 하방으로부터 적층된 질화규소막(33a) 및 산화규소막(33b)을 갖고, 패시베이션층(37)은 질화규소막으로 이루어진다. 또한, 후술하는 바와 같이, 패시베이션층(37)은 산화규소막으로 이루어지는 패시베이션층(40)으로 치환되어도 된다.
그런데, 소스 전극(35)이나 드레인 전극(36)은 금속, 예를 들어 구리에 의해 구성되고, 건식 에칭, 혹은 습식 에칭에 의해 형상이 형성되므로, 각각 측부에 테이퍼부를 갖는다. 본 발명에 앞서, 본 발명자가 플라즈마 CVD 성막 장치(10)에 있어서 4불화규소 가스 및 질소 가스로부터 유도 결합 플라즈마를 생성하고, TFT(30)에 있어서 패시베이션층(37)을 성막한 바, 소스 전극(35)의 테이퍼부(35a)가 수평과 이루는 각도 θ(이하, 「테이퍼 각도 θ」라고 함)가 50°이면, 테이퍼부(35a)에도 패시베이션층(37)이 성막되어 테이퍼부(35a)의 패시베이션층(37)에 의한 커버리지가 양호한(도 3의 (A)) 한편, 테이퍼 각도 θ가 60°로 되면, 테이퍼부(35a)에 패시베이션층(37)이 성막되지 않아, 테이퍼부(35a)의 패시베이션층(37)에 의한 커버리지가 저하되는 것을 확인하였다(도 3의 (B)).
또한, 본 발명자가, 플라즈마 CVD 성막 장치(10)에 있어서 질소 가스 공급부(24) 대신에 산소(O2) 가스 공급부를 설치하고, 4불화규소 가스 및 산소 가스로부터 유도 결합 플라즈마를 생성하고, TFT(30)에 있어서 산화규소막으로 이루어지는 패시베이션층(40)을 성막한 바, 테이퍼 각도 θ가 70°라도, 테이퍼부(35a)에도 패시베이션층(40)이 성막되어 테이퍼부(35a)의 패시베이션층(40)에 의한 커버리지가 양호한(도 3의 (C)) 한편, 테이퍼 각도 θ가 80°로 되면, 역시 테이퍼부(35a)에 패시베이션층(40)이 성막되지 않아, 테이퍼부(35a)의 패시베이션층(40)에 의한 커버리지가 저하되는 것을 확인하였다(도 3의 (D)).
테이퍼 각도 θ가 커지면 패시베이션층(37, 40)의 커버리지가 저하되는 이유에 대해, 발명자는 플라즈마 중의 양이온에 의한 스퍼터링에 주목하여, 이하의 메커니즘을 추정하였다.
예를 들어, 4불화규소 가스 및 질소 가스로부터 생성된 유도 결합 플라즈마에 의한 CVD의 초기에 있어서, 플라즈마 중의 규소 라디칼이나 질소 라디칼이 채널(34)이나 소스 전극(35)(테이퍼부(35a)를 포함함)의 표면에서 결합하여 질화규소 박막(38)이 성막된다. 이때, 플라즈마 중의 불소 라디칼이 질화규소 박막(38)에 있어서의 최표층에 도달하고, 당해 최표층에 노출된 규소 원자(이하, 「최표층의 규소 원자」라고 함)의 결합손이 불소 원자에 의해 종단된다(도 4의 (A)).
질화규소 박막(38)이 성장하기 위해서는, 최표층의 규소 원자의 결합손으로부터 불소 원자를 탈리시키고, 당해 결합손에 다른 규소 원자 및 질소 원자를 결합시킬 필요가 있다. 최표층의 규소 원자의 결합손으로부터 불소 원자를 탈리시키기 위해서는, 플라즈마 중의 이온이나 전자로 질화규소 박막(38)을 스퍼터하고, 운동 에너지를 최표층을 구성하는 질화규소에 부여하여 불소 원자를 탈리시킬 필요가 있다.
그런데, 플라즈마 중의 양이온은 TFT(30)의 표층에 발생하는 시스(60)에 의해 가속되어 질화규소 박막(38)을 스퍼터하지만, 시스는 TFT(30)의 표층면에 평행하게 발생하고, 양이온은 시스(60) 내에 있어서 표층면에 대해 수직으로 가속된다. 여기서, TFT(30)의 표층은, 각 성막 공정이나 각 가공 공정에 따라서 형성되는 구조에 의해 미시적으로는 요철을 갖지만, 거시적으로는 전체적으로 하나의 면으로서 인식된다. 이하, 이 하나의 면을 표층면으로 한다. 또한, 소스 전극(35)도 TFT(30)의 표층면에 평행하게 형성되므로, 양이온은 소스 전극(35)에 대해 수직으로 입사된다. 즉, 양이온은 소스 전극(35)의 테이퍼부(35a) 이외의 부분(이하, 「평행부(35b)」라고 함)에는 수직으로 입사되는 한편, 테이퍼부(35a)에는 수직으로 입사되지 않는다.
따라서, 평행부(35b)의 질화규소 박막(38)에는 양이온의 운동 에너지가 그대로 전달되어(도 4의 (A) 중의 백색 화살표 참조), 불소 원자를 탈리시키기 위해 충분한 운동 에너지가 최표층을 구성하는 질화규소에 부여된다. 그 결과, 평행부(35b)에서는, 최표층의 규소 원자의 결합손으로부터 불소 원자가 탈리하여 당해 결합손에 다른 규소 원자 및 질소 원자가 결합하고(도 4의 (B)), 질화규소 박막(38)이 성장하여 패시베이션층(37)이 성막된다(도 4의 (C)).
그러나, 테이퍼부(35a)의 질화규소 박막(38)에는 양이온의 운동 에너지 중, 테이퍼부(35a)에 수직인 성분밖에 전달되지 않아(도 4의 (A) 중의 백색 화살표 참조), 불소 원자를 탈리시키기 위해 충분한 운동 에너지가 최표층을 구성하는 질화규소에 부여되지 않는다. 그 결과, 테이퍼부(35a)에서는, 최표층의 규소 원자의 결합손으로부터 불소 원자가 거의 탈리하지 않고(도 4의 (B)), 다른 규소 원자 및 질소 원자가 결합하기 어렵기 때문에, 질화규소 박막(38)이 성장하기 어려워 패시베이션층(37)이 성막되지 않는다(도 4의 (C)).
따라서, 본 발명자는, 예의 연구 결과, 양이온의 운동 에너지 중 테이퍼부(35a)에 수직인 성분에 의해서도 용이하게 최표층의 규소 원자의 결합손으로부터 탈리 가능한 할로겐 원자를 사용하는 것에 상도하였다. 구체적으로는, 규소 원자 및 염소 원자의 원자간 결합력은 규소 원자 및 불소 원자의 원자간 결합력보다 작으므로(하기 표 1 참조), 4불화규소 가스뿐만 아니라 4염화규소 가스로부터도 유도 결합 플라즈마를 생성하고, 최표층의 규소 원자의 결합손을 불소 원자뿐만 아니라 염소 원자에 의해 종단시키는 것에 상도하였다.
Figure pat00001
도 5는 본 실시 형태에 관한 플라즈마를 사용한 성막 방법을 설명하기 위한 공정도이다.
우선, 4불화규소 가스, 4염화규소 가스 및 질소 가스로부터 유도 결합 플라즈마를 생성하면, 채널(34)이나 소스 전극(35)의 표면에 있어서 질소 라디칼 및 규소 라디칼이 결합하고, 질화규소가 퇴적하여 질화규소 박막(38)이 성막된다. 이때, 플라즈마 중의 불소 라디칼뿐만 아니라 염소 라디칼이 질화규소 박막(38)에 있어서의 최표층에 도달하고, 당해 최표층의 규소 원자의 결합손이 불소 원자뿐만 아니라 염소 원자에 의해서도 종단된다(도 5의 (A)). 또한, 도면 중에 있어서 최표층의 규소 원자의 결합손을 종단하는 불소 원자는 생략한다.
그 후, 유도 결합 플라즈마의 생성을 계속하면, TFT(30)의 표층에 발생하는 시스에 의해 플라즈마 중의 양이온이 소스 전극(35)을 향해 가속되어 질화규소 박막(38)을 스퍼터한다. 이때, 평행부(35b)의 질화규소 박막(38)에는 양이온의 운동 에너지가 그대로 전달되는 한편, 테이퍼부(35a)의 질화규소 박막(38)에는 이온이나 전자의 운동 에너지 중 테이퍼부(35a)에 수직인 성분밖에 전달되지 않는다.
그러나, 규소 원자 및 염소 원자의 원자간 결합력은 규소 원자 및 불소 원자의 원자간 결합력보다 작으므로, 양이온의 운동 에너지 중 테이퍼부(35a)에 수직인 성분뿐이라도, 최표층의 규소 원자의 결합손으로부터 염소 원자를 탈리시킬 수 있다. 그 결과, 평행부(35b)뿐만 아니라 테이퍼부(35a)에 있어서도, 최표층의 규소 원자의 결합손으로부터 염소 원자가 탈리하여 다른 규소 원자 및 질소 원자가 결합되고(도 5의 (B)), 질화규소 박막(38)이 성장하여 패시베이션층(37)이 성막된다(도 5의 (C)). 최표층의 규소 원자의 결합손으로부터 염소 원자의 탈리를 조장하기 위해, TFT(30)를 가열하거나 하여 열에너지가 최표층을 구성하는 질화규소에 부여되어도 된다.
그 후에도, 유도 결합 플라즈마의 생성을 계속하면, 플라즈마 중의 염소 라디칼이 질화규소 박막(38)에 있어서의 최표층에 도달하고, 당해 최표층의 규소 원자의 결합손이 염소 원자에 의해 종단되지만(도 5의 (C)), 규소 원자 및 염소 원자의 원자간 결합력은 규소 원자 및 불소 원자의 원자간 결합력보다 작으므로, 최표층의 규소 원자의 결합손을 종단하는 염소 원자가 불소 원자로 치환되고, 최종적으로는 최표층의 규소 원자의 결합손의 대부분이 불소 원자에 의해 종단된다(도 5의 (D)). 상기 표 1에 나타내는 바와 같이, 규소 원자 및 불소 원자의 원자간 결합력의 절대값은 크기 때문에, 최표층의 규소 원자의 결합손이 불소 원자에 의해 종단된 패시베이션층(37)은 안정적인 막으로 된다.
또한, 본 발명자는, 4염화규소 가스의 첨가량의 적합한 범위를 발견하기 위해, 플라즈마 CVD 성막 장치(10)에 있어서, 4불화규소 가스 및 4염화규소 가스의 합계 유량에 대한 4염화규소 가스의 유량 비율(이하, 단순히 「4염화규소 가스의 유량 비율」이라고 함)을 변화시켜 TFT(30)의 패시베이션층(37)을 성막하고, 당해 성막된 패시베이션층(37)의 굴절률, 성막 속도(데포지션 레이트) 및 커버리지를 계측하였다.
도 6은, 4염화규소 가스의 유량 비율을 변화시켰을 때의 패시베이션층의 굴절률, 데포지션 레이트 및 커버리지의 변화를 나타내는 그래프이다. 또한, 도 6의 그래프에 있어서, 굴절률은 백색의 삼각형으로 나타내어지고, 데포지션 레이트는 백색의 사각형으로 나타내어지고, 커버리지는 백색의 마름모형으로 나타내어진다. 또한, 데포지션 레이트의 단위는 nm/min이고, 커버리지는 평행부(35b)에 있어서의 패시베이션층(37)의 막 두께에 대한 테이퍼부(35a)에 있어서의 패시베이션층(37)의 막 두께의 비율로 나타내어진다.
도 6의 그래프에 있어서, 패시베이션층(37)의 굴절률은 막의 안정성을 나타내는 지표이며, 당해 굴절률은 높을수록 바람직하지만, 4염화규소 가스의 유량 비율이 50％를 초과하면 패시베이션층(37)의 굴절률은 저하되기 시작하여, 4염화규소 가스의 유량 비율이 75％를 초과하면 패시베이션층(37)의 굴절률은 막이 불안정 영역(도면 중에 있어서 크로스 해칭으로 나타냄)으로 이행하고, 흡습하여 백탁을 일으키는 기준인 1.3을 하회한다. 4염화규소 가스의 유량의 비율이 커지면 패시베이션층(37)의 굴절률이 저하되는 것은, 패시베이션층(37)의 최표층의 규소 원자의 결합손이 염소 원자에 의해 종단되는 비율이 증가하고, 결과적으로 안정성이 낮은 원자간 결합이 많이 남기 때문이라고 추정되었다. 따라서, 막의 안정성의 관점에서는, 4염화규소 가스의 유량 비율은 75％ 이하가 바람직하고, 50％ 이하가 더욱 바람직한 것을 알 수 있었다.
커버리지도 높을수록 바람직하고, 소스 전극(35)의 보호 관점에서 커버리지는 0.3 이상이 바람직하고, 0.5 이상이 더욱 바람직하지만, 4염화규소 가스의 유량 비율이 12.5％에 있어서의 커버리지는 0.34이고, 4염화규소 가스의 유량의 비율이 25％에 있어서의 커버리지는 0.58이므로, 소스 전극(35)의 보호의 관점에서는, 4염화규소 가스의 유량 비율은 12.5％ 이상이 바람직하고, 25％ 이상이 더욱 바람직한 것을 알 수 있었다.
또한, 4염화규소 가스의 유량 비율을 변화시켰을 때의 모든 패시베이션층(37)의 구성 성분을 X선 광전자 분광(XPS) 분석에 의해 분석한 바, 어느 패시베이션층(37)에 있어서도 거의 염소 원자가 잔류하고 있지 않은 것이 확인되었다. 이에 의해, 4불화규소 가스 및 4염화규소 가스로부터 유도 결합 플라즈마를 생성하면, 최종적으로는, 최표층의 규소 원자의 결합손을 종단하는 염소 원자가 불소 원자에 의해 치환되고, 패시베이션층(37)에 있어서의 최표층의 규소 원자의 결합손의 대부분이 불소 원자에 의해 종단되는 것도 알 수 있었다.
도 7은, 본 실시 형태에 관한 플라즈마를 사용한 성막 방법으로서의 패시베이션층의 성막 처리를 나타내는 흐름도이다.
먼저, 플라즈마 CVD 성막 장치(10)에 있어서, 챔버(11)의 내부에 4불화규소 가스 공급부(20), 4염화규소 가스 공급부(22), 질소 가스 공급부(24) 및 희가스 공급부(26)로부터 각각 4불화규소 가스, 4염화규소 가스, 질소 가스 및 아르곤 가스를 공급한다(스텝 S701). 이때, 4염화규소 가스의 유량 비율은, 12.5％ 내지 75％로 설정되고, 바람직하게는 25％ 내지 50％로 설정된다.
이어서, ICP 안테나(13)에 고주파 전원(28)으로부터 고주파 전류를 흐르게 하여 챔버(11)의 내부에 자계를 발생시키고, 자계에 의해 생성되는 유도 전계가 챔버(11)의 내부에 공급된 4불화규소 가스 등으로부터 유도 결합 플라즈마를 생성한다(스텝 S702).
이어서, 플라즈마 중의 규소 라디칼이나 질소 라디칼이 채널(34)이나 소스 전극(35)의 표면에 있어서 결합하여 질화규소가 퇴적되고(스텝 S703), 질화규소 박막(38)이 성막되어, 최표층의 규소 원자의 결합손이 플라즈마 중의 염소 라디칼에 기인하는 염소 원자에 의해 종단된다(스텝 S704).
이어서, 유도 결합 플라즈마의 생성을 계속하면, 플라즈마 중의 양이온에 의한 스퍼터링에 의해 운동 에너지가 부여된 테이퍼부(35a)나 평행부(35b)에 있어서의 최표층의 질화규소에 있어서의 규소 원자의 결합손으로부터 염소 원자가 탈리하고(스텝 S705), 당해 결합손에 다른 규소 원자 및 질소 원자가 결합한다(스텝 S706). 이에 의해, 테이퍼부(35a)나 평행부(35b)에 있어서 질화규소 박막(38)이 성장한다. 또한 유도 결합 플라즈마의 생성을 계속하면, 성장한 질화규소 박막(38)에 있어서의 최표층의 규소 원자의 결합손이 플라즈마 중의 염소 라디칼에 기인하는 염소 원자에 의해 종단되지만(스텝 S707), 당해 염소 원자는 플라즈마 중의 불소 라디칼에 기인하는 불소 원자로 치환되고, 최표층의 규소 원자의 결합손이 불소 원자에 의해 종단되어 간다(스텝 S708).
그 후, 소정 시간, 예를 들어 그 후, 대부분의 최표층의 규소 원자의 결합손이 불소 원자에 의해 종단되는 데 필요로 하는 시간이 경과할 때까지(스텝 S709에서 "아니오"), 유도 결합 플라즈마의 생성이 계속되어 스텝 S705 내지 스텝 S708이 반복하여 실행되고, 소정 시간이 경과하면(스텝 S709에서 "예"), 본 처리를 종료한다.
도 7의 처리에 의하면, 4불화규소 가스, 4염화규소 가스, 질소 가스 및 아르곤 가스를 포함하는 처리 가스로부터 생성된 유도 결합 플라즈마에 의해 질화규소막으로 이루어지는 패시베이션층(37)이 성막된다. 이때, 처음에, 소스 전극(35)의 테이퍼부(35a)나 평행부(35b)에 질화규소 박막(38)이 성막되고, 질화규소 박막(38)에 있어서의 최표층의 규소 원자의 결합손이 불소 원자뿐만 아니라 염소 원자에 의해서도 종단되지만, 규소 원자 및 염소 원자의 원자간 결합력은 규소 원자 및 불소 원자의 원자간 결합력보다 작으므로, 플라즈마 중의 양이온의 운동 에너지 중 테이퍼부(35a)에 수직인 성분뿐이라도, 테이퍼부(35a)의 최표층의 규소 원자의 결합손으로부터 염소 원자를 탈리시킬 수 있음으로써, 테이퍼부(35a)의 최표층의 규소 원자의 결합손에 다른 규소 원자 및 질소 원자를 또한 결합시킬 수 있다. 그 결과, 테이퍼부(35a)에 있어서도 질화규소 박막(38)을 계속적으로 성장시켜 패시베이션층(37)을 성막할 수 있음으로써, 테이퍼부(35a)의 패시베이션층(37)에 의한 커버리지를 향상시킬 수 있다. 또한, 드레인 전극(36)의 테이퍼부에도 마찬가지로 패시베이션층(37)을 성막할 수 있어, 드레인 전극(36)의 테이퍼부의 패시베이션층(37)에 의한 커버리지를 향상시킬 수 있다.
또한, 도 7의 처리에 있어서, 처리 가스는 4불화규소 가스를 포함하므로, 처리 가스로부터 생성된 유도 결합 플라즈마에 있어서의 불소 라디칼에 기인하는 불소 원자에 의해 최표층의 규소 원자의 결합손을 최종적으로 종단할 수 있다. 그 결과, 패시베이션층(37)을 안정적인 막으로 할 수 있다.
또한, 도 7의 처리에 있어서, 처리 가스에 있어서, 4염화규소 가스의 유량의 비율은 12.5％ 내지 75％로 설정되고, 바람직하게는 25％ 내지 50％로 설정된다. 즉, 4염화규소 가스의 유량 비율이 75％ 이하, 바람직하게는 50％ 이하이므로, 패시베이션층(37)에 과잉으로 염소 원자가 포함되어 패시베이션층(37)이 불안정해지는 것을 방지할 수 있다. 또한, 4염화규소 가스의 유량의 비율이 12.5％ 이상, 바람직하게는 25％ 이상이므로, 질화규소 박막(38)의 성장 시에 염소 원자에 의해 종단되는 최표층의 규소 원자의 결합손, 즉, 다른 규소 원자 및 질소 원자가 결합하는 결합손의 비율을 증가시킬 수 있다. 그 결과, 질화규소 박막(38)의 성장을 촉진시킬 수 있음으로써, 테이퍼부(35a)의 패시베이션층(37)에 의한 커버리지를 확실하게 향상시킬 수 있다.
상술한 도 7의 처리에서는, 처리 가스가 2종류의 규소계 가스인 4불화규소 가스 및 4염화규소 가스를 포함하였지만, 규소계 가스가 불소 원자 및 염소 원자 모두 포함하는 경우, 처리 가스는 1종류의 규소계 가스만을 포함해도 된다. 예를 들어, 처리 가스가 질소 가스나 아르곤 가스 외에 규소계 가스로서 SiCl3F(3염화불화규소) 가스만을 포함하는 경우, 처리 가스로부터 유도 결합 플라즈마를 생성하면, 질소 라디칼 및 규소 라디칼이 소스 전극(35)의 표면에 있어서 결합하고, 질화규소가 퇴적하여 질화규소 박막(38)이 성막된다. 이때, 플라즈마 중에는 3염화불화규소 가스로부터 생성된 불소 라디칼이나 염소 라디칼이 존재하고, 질화규소 박막(38)에 있어서의 최표층의 규소 원자의 결합손이 불소 원자뿐만 아니라 염소 원자에 의해서도 종단된다(도 8의 (A)).
그 후, 유도 결합 플라즈마의 생성을 계속하면, TFT(30)의 표층에 발생하는 시스에 의해 가속되는 양이온이 질화규소 박막(38)을 스퍼터한다. 이때, 테이퍼부(35a)의 질화규소 박막(38)에는 양이온의 운동 에너지 중 테이퍼부(35a)에 수직인 성분밖에 전달되지 않지만, 규소 원자 및 염소 원자의 원자간 결합력은 규소 원자 및 불소 원자의 원자간 결합력보다 작으므로, 최표층의 규소 원자의 결합손으로부터 염소 원자가 탈리한다. 그 결과, 평행부(35b)뿐만 아니라 테이퍼부(35a)에 있어서도, 염소 원자가 탈리한 최표층의 규소 원자의 결합손에 다른 규소 원자 및 질소 원자가 결합하고(도 8의 (B)), 질화규소 박막(38)이 성장하여 패시베이션층(37)이 성막된다(도 8의 (C)).
이어서, 유도 결합 플라즈마의 생성을 계속하면, 질화규소 박막(38)에 있어서의 최표층의 규소 원자의 결합손이 염소 원자에 의해 종단되지만(도 8의 (C)), 당해 염소 원자는 불소 원자로 치환되고, 최종적으로는 최표층의 규소 원자의 결합손의 대부분이 불소 원자에 의해 종단된다(도 8의 (D)).
따라서, 처리 가스가 질소 가스, 아르곤 가스 및 3염화불화규소 가스만을 포함하는 경우라도, 테이퍼부(35a)에 있어서 질화규소 박막(38)을 계속적으로 성장시켜 패시베이션층(37)을 성막할 수 있음과 함께, 패시베이션층(37)을 안정적인 막으로 할 수 있다.
또한, 예를 들어 처리 가스가 질소 가스나 아르곤 가스 외에 규소계 가스로서 SiCl2F2(2염화2불화규소) 가스만을 포함하는 경우, 처리 가스로부터 유도 결합 플라즈마를 생성하면, 질소 라디칼 및 규소 라디칼이 소스 전극(35)의 표면에 있어서 결합하고, 질화규소가 퇴적하여 질화규소 박막(38)이 성막된다. 이때도, 플라즈마 중에는 2염화2불화규소 가스로부터 생성된 불소 라디칼이나 염소 라디칼이 존재하고, 질화규소 박막(38)에 있어서의 최표층의 규소 원자의 결합손이 불소 원자뿐만 아니라 염소 원자에 의해서도 종단된다(도 9의 (A)).
그 후, 유도 결합 플라즈마의 생성을 계속하면, 테이퍼부(35a)의 질화규소 박막(38)에는 양이온의 운동 에너지 중 테이퍼부(35a)에 수직인 성분밖에 전달되지 않지만, 최표층의 규소 원자의 결합손으로부터 염소 원자가 탈리한다. 그 결과, 평행부(35b)뿐만 아니라 테이퍼부(35a)에 있어서도, 염소 원자가 탈리한 최표층의 규소 원자의 결합손에 다른 규소 원자 및 질소 원자가 결합하고(도 9의 (B)), 질화규소 박막(38)이 성장하여 패시베이션층(37)이 성막된다(도 9의 (C)).
이어서, 유도 결합 플라즈마의 생성을 계속하면, 질화규소 박막(38)에 있어서의 최표층의 규소 원자의 결합손이 염소 원자에 의해 종단되고(도 9의 (C)), 또한 당해 염소 원자는 불소 원자로 치환되고, 최종적으로는 최표층의 규소 원자의 결합손의 대부분이 불소 원자에 의해 종단된다(도 9의 (D)).
따라서, 처리 가스가 질소 가스, 아르곤 가스 및 2염화2불화규소 가스만을 포함하는 경우라도, 테이퍼부(35a)에 있어서 질화규소 박막(38)을 계속적으로 성장시켜 패시베이션층(37)을 성막할 수 있음과 함께, 패시베이션층(37)을 안정적인 막으로 할 수 있다.
또한, 예를 들어 처리 가스가 질소 가스나 아르곤 가스 외에 규소계 가스로서 SiClF3(염화3불화규소) 가스만을 포함하는 경우, 처리 가스로부터 유도 결합 플라즈마를 생성하면, 질소 라디칼 및 규소 라디칼이 소스 전극(35)의 표면에 있어서 결합하고, 질화규소가 퇴적하여 질화규소 박막(38)이 성막된다. 이때도, 플라즈마 중에는 염화3불화규소 가스로부터 생성된 불소 라디칼이나 염소 라디칼이 존재하고, 질화규소 박막(38)에 있어서의 최표층의 규소 원자의 결합손이 불소 원자뿐만 아니라 염소 원자에 의해서도 종단된다(도 10의 (A)).
그 후, 유도 결합 플라즈마의 생성을 계속하면, 테이퍼부(35a)의 질화규소 박막(38)에는 양이온의 운동 에너지 중 테이퍼부(35a)에 수직인 성분밖에 전달되지 않지만, 최표층의 규소 원자의 결합손으로부터 염소 원자가 탈리한다. 그 결과, 평행부(35b)뿐만 아니라 테이퍼부(35a)에 있어서도, 염소 원자가 탈리한 최표층의 규소 원자의 결합손에 다른 규소 원자 및 질소 원자가 결합하고(도 10의 (B)), 질화규소 박막(38)이 성장하여 패시베이션층(37)이 성막된다(도 10의 (C)).
이어서, 유도 결합 플라즈마의 생성을 계속하면, 질화규소 박막(38)에 있어서의 최표층의 규소 원자의 결합손이 염소 원자에 의해 종단되고(도 10의 (C)), 또한 당해 염소 원자는 불소 원자로 치환되고, 최종적으로는 최표층의 규소 원자의 결합손의 대부분이 불소 원자에 의해 종단된다(도 10의 (D)).
따라서, 처리 가스가 질소 가스, 아르곤 가스 및 염화3불화규소 가스만을 포함하는 경우라도, 테이퍼부(35a)에 있어서 질화규소 박막(38)을 계속적으로 성장시켜 패시베이션층(37)을 성막할 수 있음과 함께, 패시베이션층(37)을 안정적인 막으로 할 수 있다.
도 8 내지 도 10에서는, 각각, 규소계 가스로서 3염화불화규소 가스, 2염화2불화규소 가스 또는 염화3불화규소 가스만을 사용하는 경우에 대해 설명하였지만, 이들 규소계 가스는 혼동하여 사용해도 되고, 예를 들어 3염화불화규소 가스 및 2염화2불화규소 가스를 혼동해도 되고, 또한 3염화불화규소 가스, 2염화2불화규소 가스 및 염화3불화규소 가스를 혼동해도 되고, 3염화불화규소 가스, 2염화2불화규소 가스나 염화3불화규소 가스는 4불화규소 가스나 4염화규소 가스와 혼동해도 된다.
다음으로, 본 발명의 제2 실시 형태에 관한 액정 표시 장치의 제조 방법에 대해 설명한다.
본 실시 형태는, 패시베이션층이 질화규소가 아니라 산화규소로 구성되는 점에서 제1 실시 형태와 상이할 뿐이며, 그 구성, 작용이 상술한 제1 실시 형태와 기본적으로 동일하므로, 중복된 구성, 작용에 대해서는 설명을 생략하고, 이하에 상이한 구성, 작용에 대한 설명을 행한다.
도 11은 본 실시 형태에 관한 플라즈마를 사용한 성막 방법을 설명하기 위한 공정도이다.
먼저, 4불화규소 가스, 4염화규소 가스 및 산소 가스로부터 유도 결합 플라즈마를 생성하면, 채널(34)이나 소스 전극(35)의 표면에 산소 라디칼 및 규소 라디칼이 결합하고, 산화규소가 퇴적하여 산화규소 박막(39)이 성막된다. 이때, 플라즈마 중의 불소 라디칼뿐만 아니라 염소 라디칼이 산화규소 박막(39)에 있어서의 최표층에 도달하고, 당해 최표층의 규소 원자의 결합손이 불소 원자뿐만 아니라 염소 원자에 의해서도 종단된다(도 11의 (A)).
그 후, 유도 결합 플라즈마의 생성을 계속하면, TFT(30)의 표층에 발생하는 시스에 의해 가속되는 양이온이 산화규소 박막(39)을 스퍼터한다. 이때, 테이퍼부(35a)의 산화규소 박막(39)에는 양이온의 운동 에너지 중 테이퍼부(35a)에 수직인 성분밖에 전달되지 않지만, 규소 원자 및 염소 원자의 원자간 결합력은 규소 원자 및 불소 원자의 원자간 결합력보다 작으므로, 최표층의 규소 원자의 결합손으로부터 염소 원자가 탈리한다. 그 결과, 평행부(35b)뿐만 아니라 테이퍼부(35a)에 있어서도, 염소 원자가 탈리한 최표층의 규소 원자의 결합손에 다른 규소 원자 및 산소 원자가 결합하고(도 11의 (B)), 산화규소 박막(39)이 성장하여 산화규소로 이루어지는 패시베이션층(40)이 성막된다(도 11의 (C)).
이어서, 유도 결합 플라즈마의 생성을 계속하면, 산화규소 박막(39)에 있어서의 최표층의 규소 원자의 결합손이 염소 원자에 의해 종단되지만(도 11의 (C)), 당해 염소 원자는 불소 원자로 치환되고, 최종적으로는 최표층의 규소 원자의 결합손의 대부분이 불소 원자에 의해 종단된다(도 11의 (D)).
도 12는, 본 실시 형태에 관한 플라즈마를 사용한 성막 방법으로서의 패시베이션층의 성막 처리를 나타내는 흐름도이다.
우선, 플라즈마 CVD 성막 장치(10)에 있어서, 질소 가스 공급부(24) 대신에 산소 가스 공급부를 설치하고, 챔버(11)의 내부에 4불화규소 가스 공급부(20), 4염화규소 가스 공급부(22), 산소 가스 공급부 및 희가스 공급부(26)로부터 각각 4불화규소 가스, 4염화규소 가스, 산소 가스 및 아르곤 가스를 공급한다(스텝 S1201). 이때도, 제1 실시 형태와 마찬가지로, 4불화규소 가스 및 4염화규소 가스의 합계 유량에 대한 4염화규소 가스의 유량 비율은 12.5％ 내지 75％로 설정되고, 바람직하게는 25％ 내지 50％로 설정된다.
이어서, ICP 안테나(13)에 고주파 전원(28)으로부터 고주파 전류를 흐르게 하여 챔버(11)의 내부에 자계를 발생시키고, 자계에 의해 생성되는 유도 전계가 챔버(11)의 내부에 공급된 4불화규소 가스 등으로부터 유도 결합 플라즈마를 생성한다(스텝 S1202).
이어서, 플라즈마 중의 규소 라디칼이나 산소 라디칼이 채널(34)이나 소스 전극(35)의 표면에 있어서 결합하여 산화규소가 퇴적되고(스텝 S1203), 산화규소 박막(39)이 성막되고, 최표층의 규소 원자의 결합손이 플라즈마 중의 염소 라디칼에 기인하는 염소 원자에 의해 종단된다(스텝 S1204).
이어서, 유도 결합 플라즈마의 생성을 계속하면, 플라즈마 중의 양이온에 의한 스퍼터링에 의해 테이퍼부(35a)나 평행부(35b)에 있어서의 최표층을 구성하는 산화규소에 있어서의 규소 원자의 결합손으로부터 염소 원자가 탈리하고(스텝 S1205), 당해 결합손에 다른 규소 원자 및 산소 원자가 결합한다(스텝 S1206). 이에 의해, 테이퍼부(35a)나 평행부(35b)에 있어서 산화규소 박막(39)이 성장한다. 또한 유도 결합 플라즈마의 생성을 계속하면, 성장한 산화규소 박막(39)에 있어서의 최표층의 규소 원자의 결합손이 플라즈마 중의 염소 라디칼에 기인하는 염소 원자에 의해 종단되지만(스텝 S1207), 당해 염소 원자는 플라즈마 중의 불소 라디칼에 기인하는 불소 원자로 치환되고, 최표층의 규소 원자의 결합손이 불소 원자에 의해 종단되어 간다(스텝 S1208).
그 후, 제1 실시 형태와 마찬가지의 소정 시간이 경과할 때까지(스텝 S1209에서 "아니오"), 유도 결합 플라즈마의 생성이 계속되어 스텝 S1205 내지 스텝 S1208이 반복하여 실행되고, 소정 시간이 경과하면(스텝 S1209에서 "예"), 본 처리를 종료한다.
도 12의 처리에 의하면, 4불화규소 가스, 4염화규소 가스, 산소 가스 및 아르곤 가스를 포함하는 처리 가스로부터 생성된 유도 결합 플라즈마에 의해 산화규소막으로 이루어지는 패시베이션층(40)이 성막된다. 이때, 처음에, 소스 전극(35)의 테이퍼부(35a)나 평행부(35b)에 산화규소 박막(39)이 성막되고, 산화규소 박막(39)에 있어서의 최표층의 규소 원자의 결합손이 불소 원자뿐만 아니라 염소 원자에 의해서도 종단되지만, 규소 원자 및 염소 원자의 원자간 결합력은 규소 원자 및 불소 원자의 원자간 결합력보다 작으므로, 플라즈마 중의 양이온의 운동 에너지 중 테이퍼부(35a)에 수직인 성분뿐이라도, 테이퍼부(35a)에 있어서의 산화규소 박막(39)의 최표층 규소 원자의 결합손으로부터 염소 원자를 탈리시킬 수 있음으로써, 테이퍼부(35a)의 최표층의 규소 원자의 결합손에 다른 규소 원자 및 산소 원자를 또한 결합시킬 수 있다. 그 결과, 테이퍼부(35a)에 있어서도 산화규소 박막(39)을 계속적으로 성장시켜 패시베이션층(40)을 성막할 수 있음으로써, 테이퍼부(35a)의 패시베이션층(40)에 의한 커버리지를 향상시킬 수 있다.
이상, 본 발명에 대해, 각 실시 형태를 이용하여 설명하였지만, 본 발명은 상술한 각 실시 형태에 한정되는 것은 아니다.
상술한 각 실시 형태에 관한 플라즈마를 사용한 성막 방법은, 도 2의 백 채널 에치형 TFT(30)의 제조 방법에 적용되었지만, IGZO로 이루어지는 채널을 갖는 다른 TFT의 제조 방법에 적용되어도 된다.
예를 들어, 상술한 각 실시 형태에 관한 플라즈마를 사용한 성막 방법이 적용되는 TFT로서는, 도 13에 도시하는 에치 스톱형의 TFT나 도 14에 도시하는 톱 게이트형의 TFT여도 된다.
도 13은, 도 5나 도 11의 본 실시 형태에 관한 플라즈마를 사용한 성막 방법이 적용되는 에치 스톱형의 TFT의 구성을 도시하는 단면도이다.
도 13에 있어서, TFT(41)는, 기판(S) 상에 성막된 언더코트층(31)과, 언더코트층(31) 상에 부분적으로 형성된 게이트 전극(32)과, 언더코트층(31) 및 게이트 전극(32)을 덮도록 형성된 게이트 절연막(33)과, 게이트 절연막(33) 상에 있어서 게이트 전극(32)의 바로 위에 배치되도록 형성된 IGZO로 이루어지는 채널(34)과, 게이트 절연막(33) 상에 형성되어 채널(34)을 덮는 층간 절연막(42)과, 층간 절연막(42) 상에 형성되어 층간 절연막(42)을 관통하여 각각 채널(34)에 접속되는 소스 전극(35) 및 드레인 전극(36)과, 층간 절연막(42), 소스 전극(35) 및 드레인 전극(36)을 덮도록 형성된 패시베이션층(43)을 구비한다. TFT(41)라도, 게이트 절연막(33)이 도면 중 하방으로부터 적층된 질화규소막(33a) 및 산화규소막(33b)을 갖고, 패시베이션층(43)은 질화규소막 또는 산화규소막으로 이루어지고, 도 5나 도 11의 본 실시 형태에 관한 플라즈마를 사용한 성막 방법은 패시베이션층(43)의 성막에 적용된다.
도 14는, 도 5나 도 11의 본 실시 형태에 관한 플라즈마를 사용한 성막 방법이 적용되는 톱 게이트형의 TFT의 구성을 도시하는 단면도이다.
도 14에 있어서, TFT(44)는, 기판(S) 상에 성막된 언더코트층(45)과, 언더코트층(45)을 덮는 산화규소로 이루어지는 하지층(46)과, 하지층(46) 상에 부분적으로 형성된 IGZO로 이루어지는 채널(47)과, 하지층(46) 및 채널(47)을 덮도록 형성된 게이트 절연막(48)과, 게이트 절연막(48) 상에 있어서 채널(47)의 바로 위에 배치되도록 부분적으로 형성된 게이트 전극(49)과, 게이트 절연막(48) 상에 형성되어 게이트 전극(49)을 덮는 층간 절연막(50)과, 층간 절연막(50) 상에 형성되어 층간 절연막(50) 및 게이트 절연막(48)을 관통하여 각각 채널(47)에 접속되는 소스 전극(51) 및 드레인 전극(52)과, 층간 절연막(50), 소스 전극(51) 및 드레인 전극(52)을 덮도록 형성된 패시베이션층(53)을 구비한다. TFT(44)에서는, 게이트 절연막(48)이 질화규소막 또는 산화규소막으로 이루어지고, 도 5나 도 11의 본 실시 형태에 관한 플라즈마를 사용한 성막 방법은 게이트 절연막(48)의 성막에 적용된다.
상술한 도 5나 도 11의 본 실시 형태에 관한 플라즈마를 사용한 성막 방법은, 패시베이션층(37, 40, 43)이나 게이트 절연막(48)뿐만 아니라, 다른 절연막, 예를 들어 게이트 보호막(33), 층간 절연막(42, 50), 하지층(46)이나 패시베이션층(53)의 성막에 적용되어도 된다.
또한, 도 5나 도 11의 본 실시 형태에 관한 플라즈마를 사용한 성막 방법에서는, 질화규소만, 또는 산화규소만으로 이루어지는 패시베이션층(37, 40)이 성막되었지만, 처리 가스가 산소 가스 및 질소 가스 모두를 포함시킴으로써, 산화규소 및 질화규소가 혼합된 패시베이션층, 혹은 산질화규소로 이루어지는 패시베이션층을 성막해도 된다.
또한, 상술한 본 실시 형태에서는, 소스 전극이나 드레인 전극에 있어서 패시베이션층을 형성할 때에 본 발명을 적용하는 경우에 대해 설명하였지만, 전자 디바이스 구조에 있어서 테이퍼부를 막에 의해 피복하는 경우에도 본 발명이 적용 가능한 것은 물론이다.
S : 기판
10 : 플라즈마 CVD 성막 장치
34 : 채널
35 : 소스 전극
36 : 드레인 전극
37, 40, 43 : 패시베이션층
48 : 게이트 절연막

Claims (9)

  1. 처리 가스로부터 플라즈마를 생성하고, 당해 플라즈마에 의해 규소 원자를 포함하는 막을 전자 디바이스 구조의 테이퍼부에 성막하는 플라즈마를 사용한 성막 방법이며,
    상기 처리 가스는 모두 수소 원자를 포함하지 않는 제1 가스 및 제2 가스를 포함하고,
    상기 제1 가스는 규소 원자 및 불소 원자 이외의 할로겐 원자를 포함하고, 상기 규소 원자 및 상기 할로겐 원자의 원자간 결합력은 상기 규소 원자 및 상기 불소 원자의 원자간 결합력보다 작고,
    상기 제2 가스는 질소 원자 및 산소 원자 중 적어도 어느 하나를 포함하는 것을 특징으로 하는, 플라즈마를 사용한 성막 방법.
  2. 제1항에 있어서,
    상기 처리 가스는 4불화규소 가스를 더 포함하는 것을 특징으로 하는, 플라즈마를 사용한 성막 방법.
  3. 제2항에 있어서,
    상기 제1 가스는 4염화규소 가스인 것을 특징으로 하는, 플라즈마를 사용한 성막 방법.
  4. 제3항에 있어서,
    상기 제2 가스는 질소 가스이고, 상기 규소 원자를 포함하는 막은 질화규소막인 것을 특징으로 하는, 플라즈마를 사용한 성막 방법.
  5. 제4항에 있어서,
    상기 처리 가스에 있어서, 상기 4불화규소 가스 및 상기 4염화규소 가스의 합계 유량에 대한 상기 4염화규소 가스의 유량 비율은, 12.5％ 내지 75％인 것을 특징으로 하는, 플라즈마를 사용한 성막 방법.
  6. 제5항에 있어서,
    상기 처리 가스에 있어서, 상기 4불화규소 가스 및 상기 4염화규소 가스의 합계 유량에 대한 상기 4염화규소 가스의 유량 비율은, 25％ 내지 50％인 것을 특징으로 하는, 플라즈마를 사용한 성막 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 제1 가스는 3염화불화규소 가스, 2염화2불화규소 가스 및 염화3불화규소 가스 중 적어도 어느 하나로 이루어지는 것을 특징으로 하는, 플라즈마를 사용한 성막 방법.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 규소 원자를 포함하는 막은 산화물 반도체를 보호하는 보호막인 것을 특징으로 하는, 플라즈마를 사용한 성막 방법.
  9. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 규소 원자를 포함하는 막은 게이트 절연막인 것을 특징으로 하는, 플라즈마를 사용한 성막 방법.
KR1020160074530A 2015-06-19 2016-06-15 플라즈마를 사용한 성막 방법 KR101896153B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2015-123776 2015-06-19
JP2015123776A JP6523071B2 (ja) 2015-06-19 2015-06-19 プラズマを用いた成膜方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020180102473A Division KR101926317B1 (ko) 2015-06-19 2018-08-30 플라즈마를 사용한 성막 방법

Publications (2)

Publication Number Publication Date
KR20160150027A true KR20160150027A (ko) 2016-12-28
KR101896153B1 KR101896153B1 (ko) 2018-09-07

Family

ID=57713568

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020160074530A KR101896153B1 (ko) 2015-06-19 2016-06-15 플라즈마를 사용한 성막 방법
KR1020180102473A KR101926317B1 (ko) 2015-06-19 2018-08-30 플라즈마를 사용한 성막 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020180102473A KR101926317B1 (ko) 2015-06-19 2018-08-30 플라즈마를 사용한 성막 방법

Country Status (4)

Country Link
JP (1) JP6523071B2 (ko)
KR (2) KR101896153B1 (ko)
CN (1) CN106257618B (ko)
TW (1) TWI696210B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6767885B2 (ja) * 2017-01-18 2020-10-14 東京エレクトロン株式会社 保護膜形成方法
CN106920753B (zh) * 2017-04-25 2020-04-03 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板和显示器
JP6924943B2 (ja) * 2017-05-12 2021-08-25 東京エレクトロン株式会社 成膜方法及び成膜装置
JP7130548B2 (ja) * 2018-07-30 2022-09-05 東京エレクトロン株式会社 成膜方法及び成膜装置
KR102217171B1 (ko) * 2018-07-30 2021-02-17 도쿄엘렉트론가부시키가이샤 성막 방법 및 성막 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091337A (ja) * 1998-09-09 2000-03-31 Toshiba Microelectronics Corp 半導体装置及びその製造方法
KR100708881B1 (ko) * 2006-04-06 2007-04-18 서울시립대학교 산학협력단 실리콘 나노점 어레이 제조장치 및 그 제조방법과 이를이용한 다중 레벨 실리콘 비휘발성 메모리 제조방법
KR20140002616A (ko) * 2010-08-20 2014-01-08 어플라이드 머티어리얼스, 인코포레이티드 수소 미함유 실리콘 함유 유전체막을 형성하기 위한 방법들
JP2015012131A (ja) 2013-06-28 2015-01-19 東京エレクトロン株式会社 多層保護膜の形成方法及び多層保護膜の形成装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5068458B2 (ja) * 2006-01-18 2012-11-07 東京エレクトロン株式会社 プラズマ処理装置およびプラズマ処理方法
EP2139054A3 (en) * 2008-06-25 2011-08-31 Samsung Electronics Co., Ltd. Memory device and method of manufacturing the same
WO2012092020A2 (en) * 2010-12-30 2012-07-05 Applied Materials, Inc. Thin film deposition using microwave plasma
US9590113B2 (en) * 2013-03-19 2017-03-07 Applied Materials, Inc. Multilayer passivation or etch stop TFT

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091337A (ja) * 1998-09-09 2000-03-31 Toshiba Microelectronics Corp 半導体装置及びその製造方法
KR100708881B1 (ko) * 2006-04-06 2007-04-18 서울시립대학교 산학협력단 실리콘 나노점 어레이 제조장치 및 그 제조방법과 이를이용한 다중 레벨 실리콘 비휘발성 메모리 제조방법
KR20140002616A (ko) * 2010-08-20 2014-01-08 어플라이드 머티어리얼스, 인코포레이티드 수소 미함유 실리콘 함유 유전체막을 형성하기 위한 방법들
JP2015012131A (ja) 2013-06-28 2015-01-19 東京エレクトロン株式会社 多層保護膜の形成方法及び多層保護膜の形成装置

Also Published As

Publication number Publication date
TWI696210B (zh) 2020-06-11
CN106257618A (zh) 2016-12-28
KR20180100513A (ko) 2018-09-11
KR101926317B1 (ko) 2018-12-06
TW201724174A (zh) 2017-07-01
JP2017011058A (ja) 2017-01-12
JP6523071B2 (ja) 2019-05-29
KR101896153B1 (ko) 2018-09-07
CN106257618B (zh) 2019-05-03

Similar Documents

Publication Publication Date Title
KR101926317B1 (ko) 플라즈마를 사용한 성막 방법
CN107104036B (zh) 用于在沟槽侧壁或平整表面上选择性形成氮化硅膜的方法
JP6856651B2 (ja) 半導体アプリケーション用の水平ゲートオールアラウンドデバイスのためのナノワイヤ製造方法
US9051655B2 (en) Boron ionization for aluminum oxide etch enhancement
KR102629302B1 (ko) 플라즈마-강화 원자층 퇴적에 의해 적어도 5 원소들로 구성된 다원소 박막을 형성하는 방법
TWI719015B (zh) 在3d nand存放裝置中用於提高豎直蝕刻性能的膜的電漿增強化學氣相沉積
US9464352B2 (en) Low-oxidation plasma-assisted process
KR102047591B1 (ko) 다층 보호막의 형성 방법 및 다층 보호막의 형성 장치
US9123707B2 (en) Methods for forming a hydrogen free silicon containing dielectric film
US8609546B2 (en) Pulsed bias plasma process to control microloading
US10224507B2 (en) Fluorine-containing polymerized HMDSO applications for OLED thin film encapsulation
CN107523800B (zh) 成膜方法和tft的制造方法
US10170569B2 (en) Thin film transistor fabrication utlizing an interface layer on a metal electrode layer
US9637819B2 (en) Methods for preferential growth of cobalt within substrate features
KR102624643B1 (ko) 박막 트랜지스터 구조들을 위한 유도 결합 고밀도 플라즈마 막들을 형성하는 방법
US20160181430A1 (en) IGZO Devices with Metallic Contacts and Methods for Forming the Same
KR20180124788A (ko) 트렌치의 측벽 또는 평탄면 상에 실리콘 질화물막을 선택적으로 형성하기 위한 방법
CN110073467A (zh) 用于提供低k间隔物的方法
KR102573763B1 (ko) 플라즈마 유발 손상을 감소시키기 위한 프로세스
WO2018123660A1 (ja) 酸化物半導体ｔｆｔを備えた半導体装置
JP2022147359A (ja) シリコン酸窒化膜の成膜方法及び薄膜トランジスタの製造方法
JPWO2019049632A1 (ja) 半導体装置の製造方法、および、半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)