TW201724174A - 使用了電漿之成膜方法 - Google Patents

使用了電漿之成膜方法 Download PDF

Info

Publication number
TW201724174A
TW201724174A TW105118413A TW105118413A TW201724174A TW 201724174 A TW201724174 A TW 201724174A TW 105118413 A TW105118413 A TW 105118413A TW 105118413 A TW105118413 A TW 105118413A TW 201724174 A TW201724174 A TW 201724174A
Authority
TW
Taiwan
Prior art keywords
gas
atom
film
plasma
forming method
Prior art date
Application number
TW105118413A
Other languages
English (en)
Other versions
TWI696210B (zh
Inventor
Kazuo Sasaki
Tetsuya Takato
Takayoshi Katagiri
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of TW201724174A publication Critical patent/TW201724174A/zh
Application granted granted Critical
Publication of TWI696210B publication Critical patent/TWI696210B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C23C16/345—Silicon nitride
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28229—Making the insulator by deposition of a layer, e.g. metal, metal compound or poysilicon, followed by transformation thereof into an insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

提供一種成膜方法，其係使用了可提升電子元件構造之推拔部的膜所致之覆蓋性的電漿。在TFT(30)中，藉由從包含有四氟化矽氣體、四氯化矽氣體、氮氣及氬氣之處理氣體所生成的感應耦合電漿，形成由氮化矽膜所構成的鈍化層(37)。

Description

使用了電漿之成膜方法
本發明，係關於使用了包含有矽原子的膜，特別是保護由IGZO所構成之通道的保護膜之電漿之成膜方法。
近年來，在薄型之FPD(Flat Panel Display)，雖係使用有機EL元件作為發光元件，但為了實現薄型之FPD，而有機EL元件係應用薄型電晶體(TFT：Thin Film Transistor)。由於有機EL元件，係追求高速的開關動作，因此，TFT，係將可獲得高電子移動率的氧化物半導體使用於通道。作為像這樣的氧化物半導體，係例如已知由In(銦)、Ga(鎵)及Zn(鋅)之氧化物所構成的IGZO(氧化銦鎵鋅)，IGZO，係即便為非晶質狀態，亦具有比較高的電子移動率(例如、10cm2/(V．s)以上)。
又，TFT，雖係以由SiN(氮化矽)、SiO(氧化矽)所構成的保護膜來被覆通道，確實地保護通道遠離外界的離子或水分，但在藉由CVD(Chemical Vapor Deposition)形成由氮化矽膜或氧化矽膜所構成的保護膜之 際，存在有保護膜中包含有氫原子的情形。由於保護膜中所包含的氫原子，係隨著時間經過，使氧原子從IGZO脫離，從而改變IGZO的特性，因此，提出一種如下述之情形：在形成保護膜之際的CVD中，使用不包含有氫原子的處理氣體(例如，參閱專利文獻1)。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2015-12131號公報
然而，本發明者確認到，在使用由SiF4(四氟化矽)氣體及N2(氮氣)氣體所構成的處理氣體作為不含有氫原子的處理氣體，如圖15所示，藉由CVD形成由氮化矽膜所構成的保護膜150之際，當形成於通道151上之源極電極152或汲極電極153之推拔部152a，153a與水平面形成的角度較大時，則該推拔部152a，153a的保護膜150所致之被覆度(覆蓋性)會下降，從而無法藉由保護膜150充分地保護推拔部152a，153a。
特別是，與對於近年來之TFT的微細化要求對應，由於源極電極152或汲極電極153之推拔部152a，153a與水平面形成的角度，係有增加的傾向，因此，該推拔部的保護膜150所致之被覆度下降有更加明顯 化之虞。而且，不限於TFT之源極電極或汲極電極，關於即便在TFT以外之電子元件構造中，仍必須以保護膜進行被覆的推拔部，係有發生相同問題之虞。
本發明之目的，係提供一種成膜方法，其係使用了可提升電子元件構造之推拔部的膜所致之覆蓋性的電漿。
為了達成上述目的，使用了本發明之電漿的成膜方法，係使用了從處理氣體生成電漿，藉由該電漿，將包含有矽原子之膜形成於電子元件構造之推拔部的電漿，該成膜方法，其特徵係，前述處理氣體，係包含有皆不包含氫原子的第1氣體及第2氣體，前述第1氣體，係包含矽原子及氟原子以外的鹵原子，前述矽原子及前述鹵原子之原子間鍵結力，係小於前述矽原子及前述氟原子之原子間鍵結力，前述第2氣體，係包含有氮原子及氧原子的至少任一。
根據本發明，藉由從包含有第1氣體和第2氣體之處理氣體所生成的電漿，形成包含有矽原子的膜，該第1氣體，係包含有矽原子及氟原子以外的鹵原子，該第2氣體，係包含有氮原子及氧原子的至少任一。此時，首先，雖朝電極等的推拔部形成包含有被鹵原子終結之矽 原子的薄膜，但由於是使用與矽原子之原子間鍵結力小於矽原子及氟原子之原子間鍵結力的鹵原子，因此，亦可藉由電漿中的陽離子所致之濺鍍相對於推拔部的垂直成分，使鹵原子從包含有被鹵原子終結之矽原子的膜輕易解離，並且可使其他矽原子及氮原子抑或其他矽原子及氧原子進一步鍵結至包含有矽原子的膜。其結果，可在推拔部使含有矽原子的膜持續成長，並且可提升推拔部的膜所致之覆蓋性。
S‧‧‧基板
10‧‧‧電漿CVD成膜裝置
34‧‧‧通道
35‧‧‧源極電極
36‧‧‧汲極電極
37，40，43‧‧‧鈍化層
48‧‧‧閘極絕緣膜
[圖1]概略地表示執行使用了本發明之第1實施形態之電漿的成膜方法之電漿CVD成膜裝置之構成的剖面圖。
[圖2]表示應用使用了本發明之第1實施形態之電漿的成膜方法之後通道蝕刻型之TFT之構成的剖面圖。
[圖3]表示源極電極之推拔部的推拔角產生變化時之推拔部的鈍化層所致之覆蓋性之態樣的圖；圖3(A)，係表示由推拔角度為50°時之氮化矽膜所構成的鈍化層；圖3(B)，係表示由推拔角度為60°時之氮化矽膜所構成的鈍化層；圖3(C)，係表示由推拔角度為70°時之氧化矽膜所構成的鈍化層；圖3(D)，係表示由推拔角度為80°時之氧化矽膜所構成的鈍化層。
[圖4]用以說明鈍化層之覆蓋性性降低之理由的工程 圖。
[圖5]用於說明使用了本發明之第1實施形態之電漿之成膜方法的工程圖。
[圖6]表示使相對於四氟化矽氣體及四氯化矽氣體的合計流量之四氯化矽氣體之流量的比率產生變化時之鈍化層之折射率、沉積率及覆蓋性之變化的曲線圖。
[圖7]表示作為使用了本發明之第1實施形態之電漿的成膜方法之鈍化層之成膜處理的流程圖。
[圖8]用以說明使用了本發明之第1實施形態之電漿之成膜方法之第1變形例的工程圖。
[圖9]用以說明使用了本發明之第1實施形態之電漿之成膜方法之第2變形例的工程圖。
[圖10]用以說明使用了本發明之第1實施形態之電漿之成膜方法之第3變形例的工程圖。
[圖11]用以說明使用了本發明之第2實施形態之電漿之成膜方法的工程圖。
[圖12]表示作為使用了本發明之第2實施形態之電漿的成膜方法之鈍化層之成膜處理的流程圖。
[圖13]表示應用使用了圖5或圖11之本實施形態之電漿的成膜方法之蝕刻停止型之TFT之構成的剖面圖。
[圖14]表示應用使用了圖5或圖11之本實施形態之電漿的成膜方法之上閘極型之TFT之構成的剖面圖。
[圖15]用以說明在推拔部中，覆蓋性下降之以往之保護膜的部分剖面圖。
以下，參照圖面，說明關於本發明的實施形態。
首先，說明關於使用了本發明之第1實施形態之電漿的成膜方法。
圖1，係概略地表示執行使用了本實施形態之電漿的成膜方法之電漿CVD成膜裝置之構成的剖面圖。
在圖1中，電漿CVD成膜裝置10，係具備有：大致為殼體形狀之腔室11，收容例如FPD或片狀顯示器用之基板(以下，僅稱作「基板」。)S；載置台12，配置於該腔室11的底部，並將基板S載置於上面；ICP天線13，在腔室11的外部，配置成與腔室11之內部的載置台12對向；及窗構件14，構成腔室11之頂部，介設於載置台12及ICP天線13之間。
腔室11，係具有排氣裝置(未圖示)，該排氣裝置，係對腔室11進行抽真空，使腔室11的內部減壓。腔室11之窗構件14，係由介電質或金屬所構成，且分隔腔室11的內部與外部。
窗構件14，係經由絕緣構件(未圖示)被支撐於腔室11的側壁，窗構件14與腔室11，係不直接接觸而電性不導通。又，窗構件14，係至少具有可覆蓋載置於載置台12之基板S全面的大小。另外，窗構件14，係亦可由複數個分割片所構成。
在腔室11的側壁，係設置有氣體導入口15，氣體導入口15，係經由氣體導入管19而連接至被配置於腔室11之外部的四氟化矽氣體供給部20，經由氣體導入管21而連接至被配置於腔室11之外部的四氯化矽(SiCl4)氣體供給部22，經由氣體導入管23而連接至被配置於腔室11之外部的氮氣供給部24，經由氣體導入管25而連接至被配置於腔室11之外部的稀有氣體供給部26。四氟化矽氣體供給部20，係朝腔室11的內部供給四氟化矽氣體作為處理氣體，四氯化矽氣體供給部22，係朝腔室11的內部供給四氯化矽氣體作為處理氣體，氮氣供給部24，係朝腔室11的內部供給氮氣作為處理氣體，稀有氣體供給部26，係朝腔室11的內部供給稀有氣體例如Ar(氬)氣體。各氣體導入管19，21，23，25，係具有質流控制器或閥(皆未圖示)，以調整各氣體的流量，使各氣體在氣體導入口15混合而供給至腔室11。
ICP天線13，係由沿著窗構件14之上面而配置之環狀或螺旋狀的導線所構成，經由匹配器27連接至高頻電源28。來自高頻電源28的高頻電流，係流經ICP天線13，該高頻電流，係在ICP天線13經由窗構件14，使磁場產生於腔室11的內部。該磁場，雖係因高頻電流產生而時間性地發生變化，但時間性地發生變化的磁場，係生成感應電場，而藉由該感應電場加速的電子會與供給至腔室11之內部之氣體的分子或原子衝突，以生成高密度的電漿即感應耦合電漿。
在電漿CVD成膜裝置10中，係從四氟化矽氣體、四氯化矽氣體或氮氣生成感應耦合電漿，藉由CVD，在基板S上形成作為後述之鈍化層37的氮化矽膜。另外，氬氣，雖並非直接構成氮化矽膜的材料氣體，但是，將四氟化矽氣體、四氯化矽氣體或氮氣調整為適度的濃度，更進一步可作為可輕易地進行用以生成感應耦合電漿的放電等，在成膜處理中達成輔助性之作用。又，電漿CVD成膜裝置10，係更具備有控制器29，該控制器29，係控制電漿CVD成膜裝置10之各構成要素的動作。
圖2，係表示應用使用了本實施形態之電漿的成膜方法之後通道蝕刻型之TFT之構成的剖面圖。
在圖2中，TFT30，係具備有：底塗層31，成膜於基板S上；閘極電極32，部分地形成於底塗層31上；閘極絕緣膜33，以覆蓋底塗層31及閘極電極32的方式而形成；通道34，於閘極絕緣膜33上，以配置於閘極電極32之正上方的方式而形成；源極電極35及汲極電極36，於閘極絕緣膜33上，分別形成於通道34的兩側；及鈍化層37，以覆蓋通道34、源極電極35及汲極電極36的方式而形成。在TFT30中，通道34由IGZO所構成，閘極絕緣膜33具有從圖中下方所層積的氮化矽膜33a及氧化矽膜33b，鈍化層37，係由氮化矽膜所構成。另外，如後述，鈍化層37，係亦可置換為由氧化矽膜所構成的鈍化層40。
然而，由於源極電極35或汲極電極36，係藉 由金屬例如銅所構成，且以乾蝕刻或溼蝕刻形成形狀，因此，分別在側部具有推拔部。在本發明之前，本發明者確認到，在電漿CVD成膜裝置10中，從四氟化矽氣體及氮氣生成感應耦合電漿，在TFT30中，形成鈍化層37後，只要源極電極35之推拔部35a與水平面形成的角度θ(以下，稱為「推拔角度θ」。)為50°，則在推拔部35a亦形成有鈍化層37，推拔部35a之鈍化層37所致之覆蓋性為良好(圖3(A))，另一方面，當推拔角度θ成為60°時，則在推拔部35a未形成鈍化層37，推拔部35a之鈍化層37所致之覆蓋性會下降(圖3(B))。
又，本發明者確認到，在電漿CVD成膜裝置10中，設置氧氣(O2)氣體供給部以代替氮氣供給部24，從四氟化矽氣體及氧氣生成感應耦合電漿，在TFT30中，形成由氧化矽膜所構成的鈍化層40後，只要推拔角度θ為70°，則在推拔部35a亦形成有鈍化層40，推拔部35a之鈍化層40所致之覆蓋性為良好(圖3(C))，另一方面，當推拔角度θ成為80°時，則仍在推拔部35a未形成鈍化層40，推拔部35a之鈍化層40所致之覆蓋性會下降(圖3(D))。
關於當推拔角度θ變大時，鈍化層37，40之覆蓋性下降的理由，發明者注意到電漿中的陽離子所致之濺鍍，推測以下之機制。
例如，在從四氟化矽氣體及氮氣生成的感應耦合電漿所致之CVD的初期，電漿中的矽自由基或氮自 由基在通道34或源極電極35(包含有推拔部35a)的表面進行鍵結，從而形成氮化矽薄膜38。此時，電漿中之氟自由基到達氮化矽薄膜38中的最表層，露出於該最表層之矽原子(以下，稱為「最表層之矽原子」。)的鍵結鍵，係藉由氟原子來終結(圖4(A))。
對於氮化矽薄膜38成長而言，係必須使氟原子從最表層之矽原子的鍵結鍵脫離，且使其他矽原子及氮原子鍵結於該鍵結鍵。對於使氟原子從最表層之矽原子的鍵結鍵脫離而言，係必須以電漿中的離子或電子來對氮化矽薄膜38進行濺鍍，對構成最表層的氮化矽賦予動能，使氟原子脫離。
然而，電漿中的陽離子，雖係藉由在TFT30之表層產生的鞘層60來加速，對氮化矽薄膜38進行濺鍍，但鞘層，係朝TFT30的表層面平行地產生，陽離子，係在鞘層60內，相對於表層面而垂直地加速。在此，TFT30的表層，雖係藉由因應各成膜工程或各加工工程所形成的構造，於微觀上具有凹凸，但於宏觀上標識為全體的一個面。以下，將該一個面設成為表層面。又，由於源極電極35亦朝TFT30的表層面平行地形成，因此，陽離子，係相對於源極電極35垂直地入射。亦即，陽離子，係在源極電極35之推拔部35a以外的部分(以下，稱為「平行部35b」。)垂直地入射，另一方面，在推拔部35a未垂直地入射。
因此，陽離子之動能被直接傳遞至平行部35b 的氮化矽薄膜38(參閱圖4(A)中的空心箭頭)，且為了使氟原子脫離，而對構成最表層之氮化矽賦予足夠的動能。其結果，平行部35b，係氟原子從最表層之矽原子的鍵結鍵脫離，其他矽原子及氮原子鍵結於該鍵結鍵(圖4(B))，氮化矽薄膜38便成長，從而形成鈍化層37(圖4(C))。
然而，陽離子之動能中僅垂直於推拔部35a的成分被傳遞至推拔部35a的氮化矽薄膜38(參閱圖4(A)中的空心箭頭)，且為了使氟原子脫離，而對構成最表層之氮化矽賦予足夠的動能。其結果，由於推拔部35a，係氟原子幾乎不會從最表層之矽原子的鍵結鍵脫離(圖4(B))，且其他矽原子及氮原子難以鍵結，因此，氮化矽薄膜38難以成長，從而不會形成鈍化層37(圖4(C))。
因此，本發明者專心研究的結果，想到使用藉由陽離子之動能中垂直於推拔部35a的成分，亦可輕易從最表層之矽原子的鍵結鍵脫離的鹵原子。具體而言，係想到如下述之內容：由於矽原子及氯原子之原子間鍵結力，係小於矽原子及氟原子之原子間鍵結力(參閱下述表1)，因此，不僅從四氟化矽氣體，亦從四氯化矽氣體生成感應耦合電漿，且不僅以氟原子，亦以氯原子終結最表層之矽原子的鍵結鍵。
圖5，係用以說明使用了本實施形態之電漿之成膜方法的工程圖。
首先，當從四氟化矽氣體、四氯化矽氣體及氮氣生成感應耦合電漿時，則氮自由基及矽自由基在通道34或源極電極35的表面鍵結，氮化矽便沈積而形成氮化矽薄膜38。此時，不僅電漿中的氟自由基，氯自由基亦到達氮化矽薄膜38中的最表層，該最表層之矽原子的鍵結鍵，係不僅藉由氟原子，亦藉由氯原子來終結(圖5(A))。另外，在圖中，省略將最表層之矽原子之鍵結鍵終結的氟原子。
其後，當持續感應耦合電漿之生成時，則電漿中的陽離子便藉由產生於TFT30之表層的鞘層而朝向源極電極35被加速，對氮化矽薄膜38進行濺鍍。此時，陽離子之動能被直接傳遞至平行部35b的氮化矽薄膜38，另一方面，離子或電子之動能中僅垂直於推拔部35a的成分被傳遞至推拔部35a的氮化矽薄膜38。
然而，由於矽原子及氯原子之原子間鍵結力，係小於矽原子及氟原子之原子間鍵結力，因此，即便僅為陽離子之動能中垂直於推拔部35a的成分，亦可使氯 原子從最表層之矽原子的鍵結鍵脫離。其結果，不僅在平行部35b，即便在推拔部35a，氯原子亦從最表層之矽原子的鍵結鍵脫離，其他矽原子及氮原子進行鍵結(圖5(B))，氮化矽薄膜38便成長，從而形成鈍化層37(圖5(C))。為了助長氯原子從最表層之矽原子的鍵結鍵脫離，而對TFT30進行加熱等，使熱能賦予至構成最表層的氮化矽。
其後，亦當持續感應耦合電漿之生成時，雖然電漿中之氯自由基到達氮化矽薄膜38的最表層，該最表層之矽原子的鍵結鍵被氯原子終結(圖5(C))，但由於矽原子及氯原子之原子間鍵結力，係小於矽原子及氟原子之原子間鍵結力，因此，終結最表層之矽原子之鍵結鍵的氯原子被置換為氟原子，最後，最表層之矽原子的鍵結鍵幾乎被氟原子終結圖5(D)。如上述表1所示，由於矽原子及氟原子之原子間鍵結力的絕對值較大，因此，最表層之矽原子的鍵結鍵被氟原子終結之鈍化層37，係形成為穩定的膜。
又，本發明者為了找出四氯化矽氣體之添加量的較佳範圍，而在電漿CVD成膜裝置10中，使相對於四氟化矽氣體及四氯化矽氣體的合計流量之四氯化矽氣體之流量的比率(以下，僅稱為「四氯化矽氣體之流量的比率」)產生變化，形成TFT30的鈍化層37，計測所形成之鈍化層37的折射率、成膜速度(沉積率)及覆蓋性。
圖6，係表示使四氯化矽氣體之流量的比率產 生變化時之鈍化層之折射率、沉積率及覆蓋性之變化的曲線圖。另外，在圖6的曲線圖中，折射率，係由空心的三角形所示；沉積率，係由空心的四角形所示；覆蓋性，係由空心的菱形所示。又，沉積率的單位為nm/min，覆蓋性，係由相對於平行部35b中的鈍化層37之膜厚之推拔部35a中的鈍化層37之膜厚的比率所示。
在圖6的曲線圖中，鈍化層37的折射率，係表示膜之穩定性的指標，該折射率雖越高則越佳，但當四氯化矽氣體之流量的比率超過50%時，則鈍化層37的折射率開始下降，當四氯化矽氣體之流量的比率超過75%時，則鈍化層37的折射率，係低於移行至不穩定區域(在圖中，由剖面線所示。)，吸濕而引起白濁的基準即1.3。當四氯化矽氣體之流量的比率變大時，鈍化層37之折射率則下降的原因，係被推測為因鈍化層37之最表層之矽原子的鍵結鍵被氯原子終結的比例增加，作為結果而殘留許多穩定性低之原子間鍵結力的緣故。因此，從膜之穩定性的觀點來看，已知四氯化矽氣體之流量的比率，係75%以下為較佳，50%以下為更佳。
覆蓋性亦越高越佳，從源極電極35之保護的觀點來看，覆蓋性，雖係0.3以上為較佳，0.5以上為更佳，但由於四氯化矽氣體之流量的比率為12.5%中的覆蓋性，係0.34，且四氯化矽氣體之流量的比率為25%中的覆蓋性，係0.58，因此，從源極電極35之保護的觀點來看，已知四氯化矽氣體之流量的比率，係12.5%以上為較 佳，25%以上為更佳。
另外，在藉由X-射線光電子光譜(XPS)分析來對使四氯化矽氣體之流量的比率產生變化時之所有的鈍化層37之構成成分進行分析後，確認到即便在任一鈍化層37，亦幾乎不會殘留氯原子。藉此，已知當從四氟化矽氣體及四氯化矽氣體生成感應耦合電漿時，最後，終結最表層之矽原子之鍵結鍵的氯原子被氟原子置換，且鈍化層37中之最表層之矽原子的鍵結鍵幾乎被氟原子終結。
圖7，係表示作為使用了本實施形態之電漿的成膜方法之鈍化層之成膜處理的流程圖。
首先，在電漿CVD成膜裝置10中，從四氟化矽氣體供給部20、四氯化矽氣體供給部22、氮氣供給部24及稀有氣體供給部26，對腔室11的內部分別供給四氟化矽氣體、四氯化矽氣體、氮氣及氬氣(步驟S701)。此時，四氯化矽氣體之流量的比率，係設定為12.5%~75%，較佳，係設定為25%~50%。
其次，使高頻電流從高頻電源28流至ICP天線13，從而在腔室11的內部產生磁場，藉由磁場所生成的感應電場，係從被供給至腔室11之內部的四氟化矽氣體等，生成感應耦合電漿(步驟S702)。
其次，電漿中之矽自由基或氮自由基在通道34或源極電極35的表面進行鍵結，氮化矽便沈積(步驟S703)，從而形成氮化矽薄膜38，且最表層之矽原子的鍵結鍵被因電漿中之氯自由基引起的氯原子終結(步驟 S704)。
其次，當持續感應耦合電漿之生成時，則藉由電漿中的陽離子所致之濺鍍，使氯原子從賦予了動能的推拔部35a或平行部35b中之最表層的氮化矽中之矽原子的鍵結鍵脫離(步驟S705)，且其他矽原子及氮原子在該鍵結鍵進行鍵結(步驟S706)。藉此，在推拔部35a或平行部35b中，氮化矽薄膜38便成長。而且，當持續感應耦合電漿之生成時，成長之氮化矽薄膜38中之最表層之矽原子的鍵結鍵雖被因電漿中之氯自由基引起的氯原子終結(步驟S707)，但該氯原子，係被置換為因電漿中之氟自由基引起的氟原子，且最表層之矽原子的鍵結鍵被氟原子終結(步驟S708)。
其後，在直至經過預定時間，例如其後最表層之矽原子的鍵結鍵幾乎被氟原子終結所需要的時間為止(於步驟S709為NO)，持續感應耦合電漿之生成，反複執行步驟S705~步驟S708，當經過預定時間時(於步驟S709為YES)，則結束本處理。
根據圖7的處理，藉由從包含有四氟化矽氣體、四氯化矽氣體、氮氣及氬氣之處理氣體所生成的感應耦合電漿，形成由氮化矽膜所構成的鈍化層37。此時，首先，雖然對源極電極35的推拔部35a或平行部35b形成氮化矽薄膜38，且不僅藉由氟原子，亦藉由氯原子來終結氮化矽薄膜38中之最表層之矽原子的鍵結鍵，但由於矽原子及氯原子之原子間鍵結力，係小於矽原子及氟原 子之原子間鍵結力，因此，即便為電漿中之陽離子之動能中僅垂直於推拔部35a的成分，亦可使氯原子從推拔部35a之最表層之矽原子的鍵結鍵脫離，並且，可使其他矽原子及氮原子進一步鍵結至推拔部35a之最表層之矽原子的鍵結鍵。其結果，即便在推拔部35a，亦可使氮化矽薄膜38持續成長而形成鈍化層37，並且，可提升推拔部35a的鈍化層37所致之覆蓋性。另外，在汲極電極36的推拔部亦可相同地形成鈍化層37，且可提升汲極電極36之推拔部的鈍化層37所致之覆蓋性。
又，在圖7的處理中，由於處理氣體，係包含有四氟化矽氣體，因此，可藉由從處理氣體所生成的感應耦合電漿中之因氟自由基引起的氟原子，最終地終結最表層之矽原子的鍵結鍵。其結果，可使鈍化層37成為穩定的膜。
而且，於圖7之處理，在處理氣體中，四氯化矽氣體之流量的比率，係設定為12.5%~75%，較佳係設定為25%~50%。亦即，由於四氯化矽氣體之流量的比率為75%以下，較佳為50%以下，因此，可防止氯原子過剩地包含於鈍化層37而使鈍化層37成為不穩定的情形。又，由於四氯化矽氣體之流量的比率為12.5%以上，較佳為25%以上，因此，在氮化矽薄膜38的成長時，可使被氯原子終結之最表層之矽原子的鍵結鍵，亦即其他矽原子及氮原子鍵結之鍵結鍵的比例增加。其結果，可促進氮化矽薄膜38的成長，並且，可確實地提升推拔部35a的鈍 化層37所致之覆蓋性。
上述之圖7的處理，雖係包含有處理氣體為2種類的矽系氣體即四氟化矽氣體及四氯化矽氣體，但在包含有矽系氣體為氟原子及氯原子的任一時，處理氣體，係亦可包含有僅1種類的矽系氣體。例如，在處理氣體為氮氣或氬氣以外，包含有僅作為矽系氣體之SiCl3F(三氯化氟化矽)氣體的情況下，當從處理氣體生成感應耦合電漿時，氮自由基及矽自由基在源極電極35的表面鍵結，氮化矽便沈積而形成氮化矽薄膜38。此時，電漿中存在有從三氯化氟化矽氣體所生成的氟自由基或氯自由基，氮化矽薄膜38中之最表層之矽原子的鍵結鍵，係不僅藉由氟原子，亦藉由氯原子來終結(圖8(A))。
其後，當持續感應耦合電漿之生成時，則藉由產生於TFT30之表層的鞘層所加速的陽離子會對氮化矽薄膜38進行濺鍍。此時，陽離子之動能中僅垂直於推拔部35a的成分雖被傳遞至推拔部35a的氮化矽薄膜38，但由於矽原子及氯原子之原子間鍵結力，係小於矽原子及氟原子之原子間鍵結力，因此，氯原子從最表層之矽原子的鍵結鍵脫離。其結果，不僅在平行部35b，即便在推拔部35a，其他矽原子及氮原子亦鍵結至氯原子所脫離之最表層之矽原子的鍵結鍵(圖8(B))，氮化矽薄膜38便成長，從而形成鈍化層37(圖8(C))。
其次，當持續感應耦合電漿之生成時，氮化矽薄膜38中之最表層之矽原子的鍵結鍵雖被氯原子終結 (圖8(C))，但該氯原子被置換為氟原子，最後，最表層之矽原子的鍵結鍵幾乎被氟原子終結(圖8(D))。
因此，即使為處理氣體包含有僅氮氣、氬氣及三氯化氟化矽氣體時，亦在推拔部35a使氮化矽薄膜38持續成長，從而可形成鈍化層37，並且可使鈍化層37成為穩定的膜。
又，例如，在處理氣體為氮氣或氬氣以外，包含有僅作為矽系氣體之SiCl2F2(二氯化二弗化矽)氣體的情況下，當從處理氣體生成感應耦合電漿時，氮自由基及矽自由基在源極電極35的表面鍵結，氮化矽便沈積而形成氮化矽薄膜38。此時亦電漿中存在有從二氯化二弗化矽氣體所生成的氟自由基或氯自由基，氮化矽薄膜38中之最表層之矽原子的鍵結鍵，係不僅藉由氟原子，亦藉由氯原子來終結(圖9(A))。
其後，當持續感應耦合電漿之生成時，陽離子之動能中僅垂直於推拔部35a的成分雖被傳遞至推拔部35a的氮化矽薄膜38，但氯原子從最表層之矽原子的鍵結鍵脫離。其結果，不僅在平行部35b，即便在推拔部35a，其他矽原子及氮原子亦鍵結至氯原子所脫離之最表層之矽原子的鍵結鍵(圖9(B))，氮化矽薄膜38便成長，從而形成鈍化層37(圖9(C))。
其次，當持續感應耦合電漿之生成時，氮化矽薄膜38中之最表層之矽原子的鍵結鍵被氯原子終結(圖9(C))，而且，該氯原子被置換為氟原子，最後，最表層 之矽原子的鍵結鍵幾乎被氟原子終結(圖9(D))。
因此，即使為處理氣體包含有僅氮氣、氬氣及二氯化二弗化矽氣體時，亦在推拔部35a使氮化矽薄膜38持續成長，從而可形成鈍化層37，並且可使鈍化層37成為穩定的膜。
而且，例如，在處理氣體為氮氣或氬氣以外，包含有僅作為矽系氣體之SiClF3(氯化三氟化矽)氣體的情況下，當從處理氣體生成感應耦合電漿時，氮自由基及矽自由基在源極電極35的表面鍵結，氮化矽便沈積而形成氮化矽薄膜38。此時亦電漿中存在有從氯化三氟化矽氣體所生成的氟自由基或氯自由基，氮化矽薄膜38中之最表層之矽原子的鍵結鍵，係不僅藉由氟原子，亦藉由氯原子來終結(圖10(A))。
其後，當持續感應耦合電漿之生成時，陽離子之動能中僅垂直於推拔部35a的成分雖被傳遞至推拔部35a的氮化矽薄膜38，但氯原子從最表層之矽原子的鍵結鍵脫離。其結果，不僅在平行部35b，即便在推拔部35a，其他矽原子及氮原子亦鍵結至氯原子所脫離之最表層之矽原子的鍵結鍵(圖10(B))，氮化矽薄膜38便成長，從而形成鈍化層37(圖10(C))。
其次，當持續感應耦合電漿之生成時，氮化矽薄膜38中之最表層之矽原子的鍵結鍵被氯原子終結(圖10(C))，而且，該氯原子被置換為氟原子，最後，最表層之矽原子的鍵結鍵幾乎被氟原子終結(圖10(D))。
因此，即使為處理氣體包含有僅氮氣、氬氣及氯化三氟化矽氣體時，亦在推拔部35a使氮化矽薄膜38持續成長，從而可形成鈍化層37，並且可使鈍化層37成為穩定的膜。
在圖8~圖10中，雖係說明關於分別僅使用三氯化氟化矽氣體、二氯化二弗化矽氣體或氯化三氟化矽氣體作為矽系氣體的情形，但該些矽系氣體亦可混合使用，例如，亦可混合三氯化氟化矽氣體及二氯化二弗化矽氣體，而且，亦可混合三氯化氟化矽氣體、二氯化二弗化矽氣體及氯化三氟化矽氣體，三氯化氟化矽氣體、二氯化二弗化矽氣體或氯化三氟化矽氣體，係亦可與四氟化矽氣體或四氯化矽氣體混合。
其次，說明關於本發明之第2實施形態之液晶顯示裝置的製造方法。
本實施形態，係僅鈍化層是由氧化矽而非氮化矽所構成該點與第1實施形態不同，由於其構成、作用基本上與上述之第1實施形態相同，因此，關於重複的構成、作用則省略說明，而進行關於以下不同之構成、作用的說明。
圖11，係用以說明使用了本實施形態之電漿之成膜方法的工程圖。
首先，當從四氟化矽氣體、四氯化矽氣體及氧氣生成感應耦合電漿時，則氧自由基及矽自由基在通道34或源極電極35的表面鍵結，氧化矽便沈積而形成氧化 矽薄膜39。此時，不僅電漿中的氟自由基，氯自由基亦到達氧化矽薄膜39中的最表層，該最表層之矽原子的鍵結鍵，係不僅藉由氟原子，亦藉由氯原子來終結(圖11(A))。
其後，當持續感應耦合電漿之生成時，則藉由產生於TFT30之表層的鞘層所加速的陽離子會對氧化矽薄膜39進行濺鍍。此時，陽離子之動能中僅垂直於推拔部35a的成分雖被傳遞至推拔部35a的氧化矽薄膜39，但由於矽原子及氯原子之原子間鍵結力，係小於矽原子及氟原子之原子間鍵結力，因此，氯原子從最表層之矽原子的鍵結鍵脫離。其結果，不僅在平行部35b，即便在推拔部35a，其他矽原子及氧原子亦鍵結至氯原子所脫離之最表層之矽原子的鍵結鍵(圖11(B))，氧化矽薄膜39便成長，從而形成由氧化矽所構成的鈍化層40(圖11(C))。
其次，當持續感應耦合電漿之生成時，氧化矽薄膜39中之最表層之矽原子的鍵結鍵雖被氯原子終結(圖11(C))，但該氯原子被置換為氟原子，最後，最表層之矽原子的鍵結鍵幾乎被氟原子終結(圖11(D))。
圖12，係表示作為使用了本實施形態之電漿的成膜方法之鈍化層之成膜處理的流程圖。
首先，在電漿CVD成膜裝置10中，設置氧氣供給部以代替氮氣供給部24，從四氟化矽氣體供給部20、四氯化矽氣體供給部22、氧氣供給部及稀有氣體供給部26，對腔室11的內部分別供給四氟化矽氣體、四氯 化矽氣體、氧氣及氬氣(步驟S1201)。此時，亦與第1實施形態相同地，相對於四氟化矽氣體及四氯化矽氣體的合計流量之四氯化矽氣體之流量的比率，係設定為12.5%~75%，較佳，係設定為25%~50%。
其次，使高頻電流從高頻電源28流至ICP天線13，從而在腔室11的內部產生磁場，藉由磁場所生成的感應電場，係從被供給至腔室11之內部的四氟化矽氣體等，生成感應耦合電漿(步驟S1202)。
其次，電漿中之矽自由基或氧自由基在通道34或源極電極35的表面進行鍵結，氧化矽便沈積(步驟S1203)，從而形成氧化矽薄膜39，且最表層之矽原子的鍵結鍵被因電漿中之氯自由基引起的氯原子終結(步驟S1204)。
其次，當持續感應耦合電漿之生成時，則藉由電漿中的陽離子所致之濺鍍，使氯原子從推拔部35a或平行部35b中之構成最表層的氧化矽中之矽原子的鍵結鍵脫離(步驟S1205)，且其他矽原子及氧原子在該鍵結鍵進行鍵結(步驟S1206)。藉此，在推拔部35a或平行部35b中，氧化矽薄膜39便成長。而且，當持續感應耦合電漿之生成時，成長之氧化矽薄膜39中之最表層之矽原子的鍵結鍵雖被因電漿中之氯自由基引起的氯原子終結(步驟S1207)，但該氯原子，係被置換為因電漿中之氟自由基引起的氟原子，且最表層之矽原子的鍵結鍵被氟原子終結(步驟S1208)。
其後，在直至經過與第1實施形態相同的預定時間為止(於步驟S1209為NO)，持續感應耦合電漿之生成，反複執行步驟S1205~步驟S1208，當經過預定時間時(於步驟S1209為YES)，則結束本處理。
根據圖12的處理，藉由從包含有四氟化矽氣體、四氯化矽氣體、氧氣及氬氣之處理氣體所生成的感應耦合電漿，形成由氧化矽膜所構成的鈍化層40。此時，首先，雖然對源極電極35的推拔部35a或平行部35b形成氧化矽薄膜39，且不僅藉由氟原子，亦藉由氯原子來終結氧化矽薄膜39中之最表層之矽原子的鍵結鍵，但由於矽原子及氯原子之原子間鍵結力，係小於矽原子及氟原子之原子間鍵結力，因此，即便為電漿中之陽離子之動能中僅垂直於推拔部35a的成分，亦可使氯原子從推拔部35a中之氧化矽薄膜39之最表層之矽原子的鍵結鍵脫離，並且，可使其他矽原子及氧原子進一步鍵結至推拔部35a之最表層之矽原子的鍵結鍵。其結果，即便在推拔部35a，亦可使氧化矽薄膜39持續成長而形成鈍化層40，並且，可提升推拔部35a的鈍化層40所致之覆蓋性。
以上，關於本發明，雖使用各實施形態進行了說明，但本發明，係不限定於上述之各實施形態。
使用了上述之各實施形態之電漿的成膜方法，雖係應用於圖2之後通道蝕刻型之TFT30的製造方法，但亦可應用於具有由IGZO所構成之通道之其他TFT的製造方法。
例如，作為應用使用了上述之各實施形態之電漿之成膜方法的TFT，係亦可為如圖13所示之蝕刻停止型的TFT或如圖14所示之上閘極型的TFT。
圖13，係表示應用使用了圖5或圖11之本實施形態之電漿的成膜方法之蝕刻停止型之TFT之構成的剖面圖。
在圖13中，TFT41，係具備有：底塗層31，成膜於基板S上；閘極電極32，部分地形成於底塗層31上；閘極絕緣膜33，以覆蓋底塗層31及閘極電極32的方式而形成；通道34，於閘極絕緣膜33上，由形成為配置於閘極電極32之正上方的IGZO所構成；層間絕緣膜42，形成於閘極絕緣膜33上，覆蓋通道34；源極電極35及汲極電極36，形成於層間絕緣膜42上，貫通層間絕緣膜42而分別連接於通道34；及鈍化層43，以覆蓋層間絕緣膜42、源極電極35及汲極電極36的方式而形成。TFT41亦具有從圖中下方層積有閘極絕緣膜33的氮化矽膜33a及氧化矽膜33b，鈍化層43，係由氮化矽膜或氧化矽膜所構成，使用了圖5或圖11之本實施形態之電漿的成膜方法，係應用於鈍化層43的成膜。
圖14，係表示應用使用了圖5或圖11之本實施形態之電漿的成膜方法之上閘極型之TFT之構成的剖面圖。
在圖14中，TFT44，係具備有：底塗層45，成膜於基板S上；基底層46，由覆蓋底塗層45的氧化矽 所構成；通道47，由部分地形成於基底層46上的IGZO所構成；閘極絕緣膜48，以覆蓋基底層46及通道47的方式而形成；閘極電極49，於閘極絕緣膜48上，部分地形成為配置於通道47的正上方；層間絕緣膜50，形成於閘極絕緣膜48上，覆蓋閘極電極49；源極電極51及汲極電極52，形成於層間絕緣膜50上，貫通層間絕緣膜50及閘極絕緣膜48而分別連接於通道47；及鈍化層53，以覆蓋層間絕緣膜50、源極電極51及汲極電極52的方式而形成。在TFT44中，閘極絕緣膜48，係由氮化矽膜或氧化矽膜所構成，使用了圖5或圖11之本實施形態之電漿的成膜方法，係應用於閘極絕緣膜48的成膜。
使用了上述之圖5或圖11之本實施形態之電漿的成膜方法，係不僅應用於鈍化層37，40，43或閘極絕緣膜48，亦可應用於其他絕緣膜例如閘極保護膜33、層間絕緣膜42，50、基底層46或鈍化層53的成膜。
又，使用了圖5或圖11之本實施形態之電漿的成膜方法，雖係形成有由不僅氮化矽或不僅氧化矽所構成的鈍化層37，40，但亦可藉由使氧氣及氮氣兩者包含於處理氣體的方式，形成混合了氧化矽及氮化矽的鈍化層或由氮氧化矽所構成的鈍化層。
又，在上述的本實施形態中，雖敍述了關於在源極電極或汲極電極中形成鈍化層之際，應用本發明的情形，但在電子元件構造中，藉由膜來被覆推拔部的情形，亦無需贅言當然可應用本發明。
35‧‧‧源極電極
35a‧‧‧推拔部
35b‧‧‧平行部
37‧‧‧鈍化層
38‧‧‧氮化矽薄膜

Claims (9)

  1. 一種成膜方法，係使用了從處理氣體生成電漿，藉由該電漿，將包含有矽原子之膜形成於電子元件構造之推拔部的電漿，該成膜方法，其特徵係，前述處理氣體，係包含有皆不包含氫原子的第1氣體及第2氣體，前述第1氣體，係包含矽原子及氟原子以外的鹵原子，前述矽原子及前述鹵原子之原子間鍵結力，係小於前述矽原子及前述氟原子之原子間鍵結力，前述第2氣體，係包含有氮原子及氧原子的至少任一。
  2. 如使用了申請專利範圍第1項之電漿之成膜方法，其中，前述處理氣體，係更包含有四氟化矽氣體。
  3. 如使用了申請專利範圍第2項之電漿之成膜方法，其中，前述第1氣體，係更包含有四氯化矽氣體。
  4. 如使用了申請專利範圍第3項之電漿之成膜方法，其中，前述第2氣體為氮氣，包含有前述矽原子的膜為氮化矽膜。
  5. 如使用了申請專利範圍第4項之電漿之成膜方法，其中，在前述處理氣體中，相對於前述四氟化矽氣體及前述 四氯化矽氣體的合計流量之前述四氯化矽氣體之流量的比率，係12.5%~75%。
  6. 如使用了申請專利範圍第5項之電漿之成膜方法，其中，在前述處理氣體中，相對於前述四氟化矽氣體及前述四氯化矽氣體的合計流量之前述四氯化矽氣體之流量的比率，係25%~50%。
  7. 如使用了申請專利範圍第1或2項之電漿之成膜方法，其中，前述第1氣體，係由三氯化氟化矽氣體、二氯化二弗化矽氣體及氯化三氟化矽氣體的至少任一所構成。
  8. 如使用了申請專利範圍第1~6項中任一項之電漿之成膜方法，其中，包含有前述矽原子的膜，係保護氧化物半導體的保護膜。
  9. 如使用了申請專利範圍第1~6項中任一項之電漿之成膜方法，其中，包含有前述矽原子的膜，係閘極絕緣膜。
TW105118413A 2015-06-19 2016-06-13 使用了電漿之成膜方法 TWI696210B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-123776 2015-06-19
JP2015123776A JP6523071B2 (ja) 2015-06-19 2015-06-19 プラズマを用いた成膜方法

Publications (2)

Publication Number Publication Date
TW201724174A true TW201724174A (zh) 2017-07-01
TWI696210B TWI696210B (zh) 2020-06-11

Family

ID=57713568

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105118413A TWI696210B (zh) 2015-06-19 2016-06-13 使用了電漿之成膜方法

Country Status (4)

Country Link
JP (1) JP6523071B2 (zh)
KR (2) KR101896153B1 (zh)
CN (1) CN106257618B (zh)
TW (1) TWI696210B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6767885B2 (ja) * 2017-01-18 2020-10-14 東京エレクトロン株式会社 保護膜形成方法
CN106920753B (zh) * 2017-04-25 2020-04-03 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板和显示器
JP6924943B2 (ja) * 2017-05-12 2021-08-25 東京エレクトロン株式会社 成膜方法及び成膜装置
KR102217171B1 (ko) 2018-07-30 2021-02-17 도쿄엘렉트론가부시키가이샤 성막 방법 및 성막 장치
JP7130548B2 (ja) * 2018-07-30 2022-09-05 東京エレクトロン株式会社 成膜方法及び成膜装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091337A (ja) * 1998-09-09 2000-03-31 Toshiba Microelectronics Corp 半導体装置及びその製造方法
JP5068458B2 (ja) * 2006-01-18 2012-11-07 東京エレクトロン株式会社 プラズマ処理装置およびプラズマ処理方法
KR100708881B1 (ko) * 2006-04-06 2007-04-18 서울시립대학교 산학협력단 실리콘 나노점 어레이 제조장치 및 그 제조방법과 이를이용한 다중 레벨 실리콘 비휘발성 메모리 제조방법
EP2139054A3 (en) * 2008-06-25 2011-08-31 Samsung Electronics Co., Ltd. Memory device and method of manufacturing the same
CN103098185B (zh) * 2010-08-20 2017-02-08 应用材料公司 形成无氢含硅介电薄膜的方法
KR101563541B1 (ko) * 2010-12-30 2015-10-27 어플라이드 머티어리얼스, 인코포레이티드 마이크로파 플라즈마를 이용한 박막 증착
CN105051907A (zh) * 2013-03-19 2015-11-11 应用材料公司 多层钝化或蚀刻终止tft
JP6232219B2 (ja) * 2013-06-28 2017-11-15 東京エレクトロン株式会社 多層保護膜の形成方法

Also Published As

Publication number Publication date
JP6523071B2 (ja) 2019-05-29
KR101896153B1 (ko) 2018-09-07
KR101926317B1 (ko) 2018-12-06
CN106257618B (zh) 2019-05-03
TWI696210B (zh) 2020-06-11
KR20180100513A (ko) 2018-09-11
JP2017011058A (ja) 2017-01-12
KR20160150027A (ko) 2016-12-28
CN106257618A (zh) 2016-12-28

Similar Documents

Publication Publication Date Title
TW201724174A (zh) 使用了電漿之成膜方法
KR102577628B1 (ko) 반도체 응용들을 위한 수평 게이트 올 어라운드 디바이스들을 위한 나노와이어들을 제조하기 위한 방법
US9051655B2 (en) Boron ionization for aluminum oxide etch enhancement
CN103765596B (zh) 薄膜晶体管
US8889024B2 (en) Plasma etching method
TWI514475B (zh) 形成無氫含矽介電層的方法
KR100932815B1 (ko) 저온 폴리-실리콘 박막 트랜지스터를 위한 다층 고품질게이트 유전체
TWI619175B (zh) 製造半導體裝置的方法
JP2009010351A5 (zh)
CN107523800B (zh) 成膜方法和tft的制造方法
WO2013097472A1 (zh) 金属氧化物表面处理方法和薄膜晶体管的制备方法
JP6760439B2 (ja) 薄膜トランジスターの製造方法及び記憶媒体
JP5984354B2 (ja) 半導体素子
WO2013051644A1 (ja) 絶縁膜およびその製造方法
RU2011127737A (ru) Способ изготовления диода шоттки
JP2006500778A (ja) ウェハ用二層ｌｔｏ背面シール
CN107808824A (zh) 等离子体蚀刻方法
CN107210220B (zh) 膜形成方法及薄膜晶体管的制作方法
US20160181430A1 (en) IGZO Devices with Metallic Contacts and Methods for Forming the Same
KR20220020379A (ko) 박막 트랜지스터 구조들을 위한 유도 결합 고밀도 플라즈마 막들을 형성하는 방법
KR101310850B1 (ko) 플라즈마 에칭 방법
JP2020092222A (ja) 薄膜トランジスタ及びその製造方法
CN110073467A (zh) 用于提供低k间隔物的方法
US20230110474A1 (en) Selective silicon deposition
JP7247546B2 (ja) 薄膜トランジスタの製造方法