KR100352317B1 - 부트스트랩다이오드에뮬레이터를이용한브리지회로용드라이버회로 - Google Patents

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레오 와르네르담
아난드 야나스와미
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코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

고전압 하프브리지의 외부의 상부와 하부 전력 트랜지스터를 각각 구동하는 하부 구동 모듈과 플로팅 상부 구동 모듈을 포함하는 하프브리지 회로는 상부 구동 모듈에 전력을 공급하는 외부 부트스트랩 커패시터를 충전하는 온칩 부트스트랩 다이오드 에뮬레이터를 포함하는 집적 회로내에 함유되어 있다. 상부 구동은 절연 웰내에 수용되어 있고 다이오드 에뮬레이터는 주전류 이동 소자로서 웰의 주변부를 따라 형성된 LDMOS 트랜지스터를 포함한다. 하부 전력 트랜지스터가 도통 상태로 구동될때 LDMOS 트랜지스터가 도통 상태로 구동된다. 클램프와 전류원은 LDMOS 의 백게이트를 충분히 바이어스하고 LDMOS 의 개시동안에 백게이트에 부착된 기생 트랜지스터에 의해 발생한 전류를 제한하다.

Description

부트스트랩 다이오드 에뮬레이터를 이용한 브리지 회로용 드라이버 회로
본 발명은 출력 단자와 고전압 DC 전원의 하부 레일 및 상부 레일 사이에 각각 접속된 하부 전력 트랜지스터 및 상부 전력 트랜지스터를 구비하는 브리지 회로를 구동하여, 제 1 및 제 2 단부를 갖고, 상기 제 1 단부가 상기 출력 단자에 결합된 부트스트랩 커패시터를 충전하는 드라이버 회로에 관한 것으로,
상기 드라이버 회로는 전원 출력단에서 상기 하부 레일에 제어 전압을 발생하는 전원 수단;
상기 제어 전압에 의해 전력을 공급받기 위해 상기 전원 출력단에 접속되며, 하부 구동 제어 신호를 하부 전력 트랜지스터의 제어 전극에 인가하여 하부 전력 트랜지스터를 교대로 도통과 비도통시키는 수단을 포함하는 하부 구동 모듈;
상기 부트스트랩 커패시터 양단의 부트스트랩 전압에 의해 전력을 공급받기 위하여 상기 부트스트랩 커패시터에 접속되며, 상부 구동 제어 신호를 상부 전력 트랜지스터의 제어 전극에 인가하여 상부 전력 트랜지스터를 교대로 도통과 비도통시키는 수단을 포함하는 상부 구동 모듈; 및
상기 부트스트랩 커패시터를 상기 부트스트랩 전압으로 충전하는 부트스트랩 다이오드 에뮬레이터 수단을 포함하고, 상기 부트스트랩 다이오드 에뮬레이터 수단은 상기 전원 출력에 결합된 소오스 전극, 부트스트랩 커패시터의 제 2 단부에 결합되는 드레인 전극, 부하 제어 회로를 통해 하부 구동 모듈에 결합되는 게이트 전극, 및 백게이트 전극을 갖는 LDMOS 트랜지스터를 구비하고, 상기 게이트 전극이 하부 전력 트랜지스터가 도통 상태로 구동될 때 상기 LDMOS 트랜지스터를 도통 상태로 구동시킨다.
이러한 드라이버 회로는 이 특허 출원의 우선일 이후에 공고된 US 제 5,373,435 호로부터 알려져 있다. 브리지 회로는 스위치 모드 전원, 모터 구동, 및 DC-AC 컨버터내의 방전 램프용 전자 안정기에 적용될 수 있다. 알려진 드라이버 회로는 고전압 집적 회로로서 실현될 수 있다. 상부 구동 모듈은 이 모놀리딕 (monolithic) 집적 회로내에 형성된 절연 웰에 수용되어 있고, LDMOS 트랜지스터는 이 웰의 주변부를 따라 형성되어 있다. 전류는 웰 주변부를 따라 LDMOS 의 충분한 길이를 선택함으로써 필요한 전류 이동 용량을 얻으면서, LDMOS 를 통하여 웰의 주변부에 수직으로 흐른다. LDMOS 트랜지스터의 항복 전압은 웰 주변부의 절연 특성에 의해 제어된다. 왜냐하면, 플로팅 웰은 LDMOS 를 형성하는 데 사용되는 것과 동일한 구조에 의해 그 주변부에 형성되기 때문이다.
그러한 부트스트랩 다이오드 에뮬레이터를 사용하면, 이 에뮬레이터가 단일 칩상의 구동 회로의 구성성분의 나머지와 함께 실현될 수 있는 중요한 이점이 있다. 이 방법으로 다이오드 기능을 실현하면, 개별적인 구성성분을 사용하는 것보다 값이 싸고 신뢰성이 우수하다.
상술한 바와 같은 다이오드 에뮬레이터 수단의 문제점은 LDMOS 장치가 본래기생 트랜지스터이며, 그중의 하나는 에미터와 베이스가 각각 백게이트와 LDMOS 의 드레인이고, 콜렉터가 IC 의 기판인 기생 PNP 트랜지스터이다. 충전 주기내의 LDMOS 가 개시하는 동안, 기생 PNP 트 랜지스터는 부트스트랩 커패시터를 충전하는 데 사용되는 전류를 감소시키면서 백게이트로부터 기판으로 약간의 전류를 분기한다.
본 발명은 부트스트랩 다이오드 에뮬레이터가 부트스트랩 커패시터를 효과적으로 충전하는 드라이버 회로를 제공하는 것을 목적으로 한다.
그러므로, 도입부에 서술된 드라이버 회로는 백게이트 전극을 바이어스하고 상기 기생 장치가 상기 부트스트랩 커패시터로부터 분기할 수 있는 전류를 제한하기 위한 LDMOS 의 백게이트에 결합된 바이어스 제한 수단을 구비하고 있다.
바이어스 제한 수단을 이용함으로써 백게이트 전극으로부터 LDMOS 트랜지스터로 흐르는 전류는 충분한 크기로 억제될 수 있다.
LDMOS 의 백게이트 전극으로부터 기생 장치를 통하여 흐르는 전류의 양은 상기 바이어스 제한 수단이 상기 백게이트 전극에 접속된 클램프 트랜지스터와 전류원를 포함하는 경우 효과적으로 억압할 수 있다. 바람직하게는, 상기 전류원는 전류 미러로 구성된다.
부하 제어 회로는 상기 하부 레일과 상기 제어 전압 사이의 전압 범위를 갖는 버퍼 출력 신호를 발생하는 버퍼 수단, 및 상기 버퍼 출력 신호의 전압 범위를 상기 게이트 전극에 결합된 점과 상기 높은 소오스 전극 사이의 전압차의 범위로 변환하는 수단에 의해 비교적 간단하고 신뢰성있는 방법으로 실현될 수 있다. 바람직하게 변환 수단은 용량 수단으로 구성된다.
하부 전력 트랜지스터가 턴오프될 때 발생하는 전압 스파이크에 응답하여 도통 상태로의 LDMOS 트랜지스터의 스퓨리어스 구동 (spurious driving) 은 드레인과 게이트 전극 사이에 결합된 상기 LDMOS 트랜지스터의 밀러 커패시턴스 (Miller capacitance) 에 흐르는 변이 전류에 응답하여 상기 게이트 전극을 상기 LDMOS 트랜지스터의 상기 소오스 전극으로 클램프하는 수단을 갖는 부하 제어 회로를 구비함으로써 방지할 수 있다.
전압 과도 동안에 백게이트가 주입한 전하를 모으기 위하여 상기 LDMOS 트랜지스터의 백게이트 전극과 소오스 전극 사이에 드레인 용량 수단을 결합할 수 있다.
다음은 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 도면에 있어서,
제 1 도는 집적 회로내에 구성된 구성 성분이 점선의 박스 (IC) 내에 둘러싸인 본 발명의 드라이버 회로의 개략도이고,
제 2 도는 고전압 LDMOS (T3) 가 형성된 긴 영역을 포함하는 제 1 도의 점선의 박스 (IC) 에 대응하는 집적 회로 칩의 개략평면도이다.
먼저, 제 1 도는 본 발명에 따른 드라이버 회로를 나타내는 것으로서, 모놀리딕 고전압 집적 회로 IC 내에 포함되고, 고전압 (약 500 V 이상) DC 전원 양단에 직렬접속된 전력 MOSFET 의 T1와 T2에 의해 형성된 외부 하프브리지를 구동하기위하여 접속된다. 하프브리지와 드라이버의 일반적인 회로 구성은 본 발명에 따른 온칩 (on-chip) 부트 스트랩 다이오드 에뮬레이터 (BDE) 가 설치된 것을 제외하고는 미국 특허 제 4,989,127 호에 나타낸 것과 동일하다.
하프브리지에 있어서, 전력 트랜지스터 (T1) 는 드레인 전극이 제 1 도에서 전위 (Vcc) 로서 나타낸 DC 전원의 위쪽 또는 상부 레일에 접속되어 있으므로 상부 트랜지스터라 하고, 전력 트랜지스터 (T2) 는 소오스 전극이 전력 접지의 전위에서와 같이 도면에 나타낸 DC 전원의 아래쪽 또는 하부 레일에 접속되어 있으므로 하부 트랜지스터라 한다. 상부 트랜지스터 (T1) 의 소오스 전극과 하부 트랜지스터 (T2) 의 드레인 전극은 로드 (LD) 의 일 단부에 접속된 하프브리지의 출력 단자 (OUT)에서 결합된다. 전력 가스 방전 램프와 같은 전원 응용에 있어서, 로드의 다른 단부는 DC 전원 양단의 용량 전압 분주기 (미도시) 의 중심점에 접속됨으로써 전원 전압의 1/2 의 전위를 유지할 수 있다. 공지된 바와 같이, 트랜지스터 (T1, T2) 는 고주파 (20 ㎑ 이상) 반복 주기, 예를 들어, 100 ㎑ 로 스위치 모드에서 작동하고, 각각은 주기동안 2 개의 시간 간격 또는 위상의 다른 하나 동안에 턴온 (즉, 도통 상태로 구동)되고, 약 500 ns 와 같이 비교적 작은 불감대 간격에 의해 서로 분리된다. 약간의 유도 임피던스를 갖는 로드 (LD) 에 의한 전류 턴오프에서의 스위칭 과도는 각각 T1와 T2의 본체 다이오드 (D1, D2) 에 의해 제한된다. D1은 하부 전력 트랜지스터 (T2) 가 턴오프될때 출력 단자 (OUT) 에서 발생한 포지티브 전압 과도를 제한하도록 하고, D2은 상부 전력 트랜지스터 (T1) 가 턴오프될때 출력 단자에서 발생한 네가티브 전압 과도를 제한하도록 한다.
제어기 (CON) 가 외부 입력 신호 (IN) 에 응답하여 하부 트랜지스터 (T2) 의 도통 상태를 제어하는 2 진 명령 신호 (INL) 와 그 논리역 (INNL) 을 발생하고, 레벨 시프터 (LS) 가 상부 트랜지스터 (T1) 의 도통 상태를 제어하는 펄스 명령 신호(TON. TOFF) 를 발생함으로써 이들 주기를 설정한다. 명령 신호 (INL) 는 하부 트랜지스터 (T2) 가 도통 상태로 구동될때 시간 간격 또는 위상 동안만 하나의 2 진 상태를 갖는다. 명령 신호 (TON, TOFF) 는 잡음과 과도 면역 목적으로 펄스 형상으로 제공된다; TON및 TOFF는 상부 트랜지스터 (T1) 가 턴온과 오프될때의 순간을 각각 나타낸다. 하부 트랜지스터 명령 신호 (INL, INNL) 는 하부 구동 모듈 (DL) 에 인가되고 그것에 응답하여 하부 트랜지스터 (T2) 의 게이트 (GL) 를 구동하여 하부 트랜지스터 명령 신호에 의해 정의된 위상 동안에만 하부 트랜지스터를 턴온한다. 이와 유사한 방법으로, 명령 신호 (TON, TOFF) 는 상부 구동 모듈 (DU) 에 인가되고 그것에 응답하여 상부 트랜지스터 (T1) 의 게이트 (GU) 를 구동하여 상부 트랜지스터 명령 신호에 의해 정의된 위상 동안에 상부 트랜지스터 (T1) 를 턴온한다. 상부 구동 모듈 (DU) 내의 R/S 플립플롭 (미도시) 은 상부 구동 모듈의 밸런스가 하부 구동모듈 (DL) 과 같이 설계되도록 명령 신호 (TON, TOFF) 를 INL와 INNL와 유사한 2 진 형상으로 변환한다.
하부 구동 모듈 (DL) 은 비교적 저전원 전압 (Vdd), 예를 들어, 12 V 에 의해 전력이 공급되고, 상부 구동 모듈은 70 nf 와 같은 커패시턴스를 갖는 외부 부트스트랩 커패시터 (C1) 양단의 전압 (V1) 에 의해 전력이 공급된다. 외부 부트스트랩 커패시터는 너무 커서 합리적인 면적 비용으로 집적 회로내에 형성할 수 없다. 부트스트랩 커패시터 (C1) 의 다른 단부는 온칩 부트스트랩 다이오드 에뮬레이터 (BDE) 를 통해 전원 전압 (Vdd) 에 결합되어, 하부 트랜지스터 (T2) 가 도통 상태일때의 시간동안 출력 단자 (OUT) 가 거의 접지 전위로 유지될때 충전 전류가 C1에 흘러, V1이 BDE 와 T2양단의 작은 전압 강하보다 작은 전압 (Vdd) 으로 된다.
제 2 도를 참조하면, 알려진 바와 같이, 상부 구동 모듈 (DU) 은 집적 회로 칩 (IC) 내의 절연 웰 (WL), 예를 들어, P 격리에 의해 둘러싸인 N-웰에 형성된 CMOS 회로를 포함한다. 이와 같이, 웰 (WL) 은 LDMOS 트랜지스터를 제조하는 데 사용되는 것과 유사한 구조에 의해 집적 회로의 밸런스로부터 절연된다. 고전압 다이오드는 큰 기판 전류를 초래하기 때문에 격리 기술을 결합하여 집적할 수 없다. 이것은 다른 회로의 작동을 혼란시킬 수 있다. 본 발명의 원리에 의하면, 온칩에 설치된 부트스트랩 다이오드 에뮬레이터는 웰 (WL) 의 주변부를 따라 형성된 LDMOS (T3) 를 포함한다. LDMOS (T3) 는 웰 격리와 동일한 항복 전압 (500 V 초과) 을 가지며, 전류가 웰 주변부에 대하여 수직으로 흐르기 때문에 적당한 전류 이동 용량이 웰 주변부의 범위의 선택에 의해 얻어진다. 또한, LDMOS (T3) 의 수행은 추가 영역을 차지하지 않는다; 그러나, T3를 구동하기 위한 회로에 대하여, 집적 회로상에 약간의 추가 영역이 필요하여, 하부 트랜지스터 (T2) 가 도통 상태로 구동될때만 도통 상태로 된다.
제 1 도에 나타낸 바와 같이, LDMOS (T3) 는 다양한 고유 또는 기생 소자를 합한 이상적인 장치로서 나타낸다. 에미터와 베이스 전극이 LDMOS (T3) 의 백게이트 (B) 와 드레인 (D) 전극이고, 콜렉터 전극이 접지에 접속된 기생 PNP 트랜지스터 (T5) 가 있다. 집적 회로 (IC) 의 기판이 접지되기 때문에 콜렉터 전극이 접지에 접속된다. LDMOS (T3) 는 또한 백게이트와 드레인 사이에 기생 커패시터 (CBD), 게이트와 드레인 사이에 CGD 와, 이상 LDMOS 의 드레인 전극과 실제 드레인 전극 (D') 사이에 고유 저항 (Rdriff) 를 가진다. 이 저항은 LDMOS 의 폭과 동작의 온도에 의해 결정된다.
폭은 응용에 따라 선택된다. LDMOS (75 ㎛ 리프트 영역) 의 실온 (25℃) 에서의 일반적인 Ron 은 폭의 300 Ω/㎜ 이다.
LDMOS (T3) 는 소오스 전극 (S) 이 Vdd에 접속되고 실제 드레인 전극 (D') 이 부트스트랩 커패시터 (C1) 의 고전압단에 접속되는 소오스 플로워 (sourcefollower) 구성으로 동작한다. 턴온된 T3에 응답하여 드레인 전극 (D) 은 부트스트랩 커패시터 (C1) 가 충전되는 것과 같이 Vdd로 상승한다. T3턴온의 개시동안, 기생 트랜지스터 (T5) 에 의해 도통된 전류를 에미터로부터 콜렉터까지 제한할 필요가 있으며, 그러한 도통은 부트스트랩 커패시터 (C1) 를 충전하는 데 이용되는 전류로 분기되고, 충전 주기내의 정상 동작 동안에 T3의 백게이트를 적당히 바이어스한다. 이것은 정상 동작 동안에 백게이트를 바이어스 전압으로 클램프하는 PNP 트랜지스터 (T6) 와 전류를 제한하기 위하여 기생 트랜지스터를 통해 백게이트에 접속된 전류원을 설치함으로써 행해진다. 클램프 트랜지스터 (T6) 의 에미터는 백게이트 (B) (기생 트랜지스터 (T3) 의 에미터) 와 FET 트랜지스터 (T8) 의 전류를 미러화함으로써 전류원으로서 동작하는 FET 트랜지스터 (T7) 의 드레인에 접속된다. 트랜지스터 (T6) 의 콜렉터는 접지에 접속되고, 베이스는 트랜지스터 (T7, T8) 의 게이트, 트랜지스터 (T8) 의 드레인과 전류원 (CS) 의 일 단부에 접속된다. 트랜지스터 (T6) 의 베이스에서의 전압은 일정 클램프 레벨을 제공하도록 저저항 (low-ohimc) 이어야 한다. 전류원 (CS) 의 다른 단부는 접지에 접속된다. 트랜지스터 (T7, T8) 의 소오스는 LDMOS (T3) 의 소오스 (S) 에 접속된다.
또한, 커패시터 (C3) 는 LDMOS (T3) 의 백게이트와 소오스 사이에 접속된다.
전류원 (CS) 의 전류는 트랜지스터 (T8) 를 통해 흐르고 전류 미러 작용에 의해 동일 전류가 트랜지스터 (T7) 를 통해 반복적으로 흐른다.
커패시터 (C3) 는 T3의 드레인 (D) 에서의 전압 과도 동안 백게이트가 주입한 전하를 모은다. 백게이트 (B) 는 T3의 소오스 (S) 에 대하여 역바이스되는 것이 중요하다. C3의 값은 LDMOS 의 폭에 비례한다. 앞에서 설명한 바와 같이, 폭은 실제 응용에 따라 결정된다.
백게이트를 바이어스시킴으로써, LDMOS 트랜지스터 (T3) 를 턴온시키기 위하여 게이트-소오스 전압이 4 V 이어야 한다. 하부 전력 트랜지스터 (T2) 가 도통 상태로 구동될때 LDMOS 트랜지스터 (T3) 를 턴온시키기 위하여, 하부 구동 명령 신호 (INL) 는 버퍼 증폭기 (BUF) 에 인가되어, 하부 전력 트랜지스터 (T2) 가 도통 상태로 구동될때 그 출력 (OB) 에서 전압 (Vdd) 의 신호를 발생하고, 그렇지 않으면, 0 V 를 발생한다.
이 전압은 비교적 작은 제 2 부트스트랩 커패시터 (C2) 의 일 단부에 인가되고, 다른 단부, 점 (P) 은 다이오드 (D4) 를 통해 전원 전압 (Vdd) 에 결합된다. 부트스트랩 커패시터 (C2) 는 트랜지스터 (T3) 의 게이트 커패시턴스의 적어도 5 배의 커패시턴스를 갖는다. 버퍼 증폭기 (BUF) 는 제 2 부트스트랩 커패시터 (C2) 가 다이오드 (D4) 를 통해 하나의 다이오드 강하보다 작은 Vdd와 같은 전압 V2로 충전된 저출력 임피던스를 갖는다. 이것은 버퍼 출력 (OB) (하나의 다이오드 강하보다 크다) 에서의 전압의 범위를 점 (P) 과 LDMOS 트랜지스터 (T3) 의 소오스 전극 (S) 사이의 전압 범위로 변환한다. 점 (P) 은 약 5 kΩ의 저항기 (R) 를 통해 트랜지스터 (T3) 의 게이트 전극 (G) 에 접속된다. 이 저항기는 에미터, 베이스와 콜렉터가 각각 T3의 게이트 전극, 점 (P) 및 Vdd에 접속된 PNP 트랜지스터 (T4) 를 턴온시키는 전압을 나타내는데 사용된다. 출력 (OUT) 에서의 스위칭 과도에 의해 LDMOS 트랜지스터 (T3) 의 스퓨리어스 턴온을 방지하기 위하여, 트랜지스터 (T4) 는 CGD를 통한 밀러 전류에 의해 저항기 (R) 양단의 전압에 응답하여 트랜지스터 (T3) 의 게이트를 Vdd로 다운시킨다. 출력 (OUT) 에서의 출력 전압이 0 V 로부터 VCC까지 변하고 LDMOS 트랜지스터 (T3) 의 드레인 전극이 해당 범위로 될때 전압의 충전의 큰 포지티브 속도에 의해 발생한 이 전류는 게이트 커패시턴스를 턴온 레벨까지 충전한다. 결과적으로, 부트스트랩 다이오드 에뮬레이터 (BDE) 는 도통되어 부트스트랩 커패시터 (C1) 를 충전할때만 도통한다.
본 발명의 목적은 모든 관련된 것을 만족한다. 또한, 본 발명에 대하여 특별히 상세히 설명하였지만, 그 원리가 일반적인 넓은 응용을 포함한다. 따라서, 본 발명의 사상과 범위를 벗어나지 않는 한도내에서 다양한 변형이 가능하다.

Claims (10)

  1. 출력 단자와 고전압 DC 전원의 하부 레일 및 상부 레일 사이에 각각 접속된 하부 전력 트랜지스터 및 상부 전력 트랜지스터를 구비하는 브리지 회로를 구동하여, 제 1 및 제 2 단부를 갖고 상기 제 1 단부가 상기 출력 단자에 결합된 부트스트랩 커패시터를 충전하는 드라이버 회로로서,
    전원 출력단에서 상기 하부 레일에 제어 전압을 발생하는 전원 수단;
    상기 제어 전압에 의해 전력을 공급받기 위해 상기 전원 출력단에 접속되며, 하부 구동 제어 신호를 하부 전력 트랜지스터의 제어 전극에 인가하여 하부 전력 트랜지스터를 교대로 도통과 비도통시키는 수단을 포함하는 하부 구동 모듈;
    상기 부트스트랩 커패시터 양단의 부트스트랩 전압에 의해 전력을 공급받기 위하여 상기 부트스트랩 커패시터에 접속되며, 상부 구동 제어 신호를 상부 전력 트랜지스터의 제어 전극에 인가하여 상부 전력 트랜지스터를 교대로 도통과 비도통시키는 수단을 포함하는 상부 구동 모듈; 및 상기 부트스트랩 커패시터를 상기 부트스트랩 전압으로 충전하는 부트스트랩 다이오드 에뮬레이터 수단을 포함하고,
    상기 부트스트랩 다이오드 에뮬레이터 수단은 상기 전원 출력에 결합된 소오스 전극, 및 상기 부트스트랩 커패시터의 제 2 단부에 결합되는 드레인 전극, 부하 제어 회로를 통해 상기 하부 구동 모듈에 결합되는 게이트 전극, 및 백게이트 전극을 갖는 LDMOS 트랜지스터를 포함하고, 상기 게이트 전극은 상기 하부 전력 트랜지스터가 도통 상태로 구동될때 상기 LDMOS 트랜지스터를 도통 상태로 구동시키며,상기 벡게이트 전극 (과 상기 드레인 전극) 에 접속된 기생 트랜지스터가 있으며, 상기 백게이트 전극을 바이어스하고 상기 기생 장치가 상기 부트스트랩 커패시터로부터 분기할 수 있는 전류를 제한하는 바이어스 제한 수단이 상기 백게이트 전극 (과 상기 드레인 전극) 에 결합된 것을 특징으로 하는 드라이버 회로.
  2. 제 1 항에 있어서, 상기 바이어스 제한 수단은 상기 백게이트에 접속된 전류원 및 클램프 트랜지스터를 구비하는 것을 특징으로 하는 드라이버 회로.
  3. 제 2 항에 있어서, 상기 전류원은 전류 미러를 구비하는 것을 특징으로 하는 드라이버 회로.
  4. 제 1 항, 제 2 항 또는 제 3 항에 있어서, 상기 부하 제어 회로는 상기 하부 레일과 상기 제어 전압 사이의 전압 범위를 갖는 버퍼 출력 신호를 발생하는 버퍼와, 상기 버퍼 출력 신호의 전압 범위를 상기 게이트 전극에 결합된 점과 상기 하이 소오스 전극 사이의 전압 차의 범위로 변환하는 수단을 구비하는 것을 특징으로 하는 드라이버 회로.
  5. 제 4 항에 있어서, 변환하기 위한 상기 수단이 용량 수단을 구비하는 것을 특징으로 하는 드라이버 회로.
  6. 제 1 항, 제 2 항, 또는 제 3 항에 있어서, 상기 부하 제어 회로는 상기 드레인과 게이트 전극 사이에 결합된 상기 LDMOS 트랜지스터의 밀러 커패시턴스에 흐르는 변위 전류에 응답하여 상기 게이트 전극을 상기 LDMOS 트랜지스터의 상기 소오스 전극으로 클램프하는 수단을 더 구비하는 것을 특징으로 하는 드라이버 회로.
  7. 제 6 항에 있어서, 상기 게이트 전극을 상기 소오스 전극으로 클램프하는 상기 수단은 (PNP) 트랜지스터를 구비하는 것을 특징으로 하는 드라이버 회로.
  8. 제 5 항에 있어서, 상기 용량 수단은 상기 LDMOS 트랜지스터의 상기 백게이트 전극과 상기 소오스 전극 사이에 결합된 것을 특징으로 하는 드라이버 회로.
  9. 제 1 항, 제 2 항, 또는 제 3 항에 있어서, 상기 드라이버 회로는 단일 칩에 집적된 것을 특징으로 하는 드라이버 회로.
  10. 브리지 회로와 제 1 항 내지 제 9 항 중 어느 한 항에 따른 드라이버 회로를 구비하는 것을 특징으로 하는 램프 동작용 안정 회로.
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