JPH09503116A - ブートストラップダイオードエミュレータを用いるブリッジ回路用ドライバ回路 - Google Patents

Abstract

(57)【要約】 高電圧半ブリッジ回路の外部下側及び上側パワートランジスタをそれぞれ駆動する下側駆動モジュール及び上側駆動モジュールを有する半ブリッジドライバ回路が、上側駆動モジュールを附勢する外部ブートストラップキャパシタを充電する、チップ上のブートストラップダイオードエミュレータを有している集積回路チップ内に設けられている。上側駆動モジュールは絶縁されたウェル内に設けられ、ダイオードエミュレータは、その主電流を流す素子としてウェルの周縁に沿って形成されたＬＤＭＯＳトランジスタを有している。このＬＤＭＯＳトランジスタは、下側パワートランジスタが導通状態に駆動されるのと同時に導通状態に駆動される。クランピング手段及び電流源が、ＬＤＭＯＳトランジスタのバックゲートを確実にバイアスするとともにＬＤＭＯＳトランジスタの起動中にバックゲートに形成される寄生トランジスタにより引かれる電流を制限する。

Description

【発明の詳細な説明】 ブートストラップダイオードエミュレータを用いるブリッジ 回路用ドライバ回路 本発明は出力端子と高電圧直流電源の下側電圧ライン及び上側電圧ラインとの 間にそれぞれ接続された下側パワートランジスタ及び上側パワートランジスタを 有するブリッジ回路を駆動するとともに、第１端が前記出力端子に結合されてい る当該第１端と第２端とを有するブートストラップキャパシタを充電するドライ バ回路であって、このドライバ回路が 電源出力端に前記下側電圧ラインに対する制御電圧を発生する電源手段と、 前記電源出力端に結合され、前記制御電圧により附勢される下側駆動モジュー ルであって、下側駆動制御信号を下側パワートランジスタの制御電極に供給して 下側パワートランジスタを交互に導通及び非導通とする手段を有する当該下側駆 動モジュールと、 前記ブートストラップキャパシタの両端間のブートストラップ電圧によって附 勢するためにこのブートストラップキャパシタに結合されるようになっている上 側駆動モジュールであって、上側駆動制御信号を上側パワートランジスタの制御 電極に供給して上側パワートランジスタを交互に導通及び非導通とする手段を有 する当該上側駆動モジュールと、 ＬＤＭＯＳトランジスタを有し、前記ブートストラップキャパシタを前記ブー トストラップ電圧まで充電させるブートストラップダイオードエミュレータ手段 であって、前記ＬＤＭＯＳトランジスタは、前記電源出力端に結合されたソース 電極と、前記ブートストラップキャパシタの前記第２端に結合されるようになっ ているドレイン電極と、下側パワートランジスタが導通状態に駆動された際に前 記ＬＤＭＯＳトランジスタを導通状態に駆動するための負荷制御回路を経て前記 下側駆動モジュールに結合されたゲート電極と、バックゲート電極とを有するド ライバ回路に関するものである。 このようなドライバ回路は本出願の優先日後に発行された米国特許第５，３７ ３，４３５号明細書から既知である。ブリッジ回路は、放電ランプ用の電子安定 器、切換モード電源、モータ駆動及びＤＣ−ＡＣ変換器に用いうる。上側駆動モ ジュールはモノリシック集積回路中に形成された絶縁されているウェル内に設け られており、ＬＤＭＯＳトランジスタはこのウェルの周縁の一部に沿って形成さ れている。ＬＤＭＯＳトランジスタを通る電流はウエルの周縁に対し垂直に流れ 、所要の電流を流す容量はウェルの周縁に沿うＬＤＭＯＳトランジスタを充分な 長さに選択することにより得られるようにしている。ＬＤＭＯＳトランジスタの 降伏電圧はウェルの周縁の絶縁特性によって決まる。その理由は、ＬＤＭＯＳト ランジスタを形成するのに用いられる構造に等価の構造がウェルの周縁に浮動ウ ェルを形成する為である。 ブートストラップダイオードエミュレータを用いることにより、単一チップ上 のドライバ回路以外の素子と一緒にこのエミュレータを実現しうるという重要な 利点が得られる。この場合、個々の素子を用いる場合よりも廉価で信頼的な方法 でダイオード機能を実現しうる。 上述したダイオードエミュレータ手段と関連する欠点は、ＬＤＭＯＳ装置に固 有の寄生トランジスタがあるということであり、これら寄生トランジスタの１つ は寄生ＰＮＰトランジスタであり、そのエミッタ及びベースはそれぞれＬＤＭＯ Ｓトランジスタのバックゲート及びドレインであり、そのコレクタはＩＣの基板 である。充電サイクル中のＬＤＭＯＳトランジスタの起動に当って、寄生ＰＮＰ トランジスタがある程度の電流をバックゲートから基板に分路し、ブートストラ ップキャパシタを充電するために得られる電流を減少させるということを確かめ た。 本発明の目的は、ブートストラップダイオードエミュレータがより一層有効に ブートストラップキャパシタを充電するドライバ回路を提供せんとするにある。 本発明は、出力端子と高電圧直流電源の下側電圧ライン及び上側電圧ラインと の間にそれぞれ接続された下側パワートランジスタ及び上側パワートランジスタ を有するブリッジ回路を駆動するとともに、第１端が前記出力端子に結合されて いる当該第１端と第２端とを有するブートストラップキャパシタを充電するドラ イバ回路であって、このドライバ回路が 電源出力端に前記下側電圧ラインに対する制御電圧を発生する電源手段と、 前記電源出力端に結合され、前記制御電圧により附勢される下側駆動モジュー ルであって、下側駆動制御信号を下側パワートランジスタの制御電極に供給して 下側パワートランジスタを交互に導通及び非導通とする手段を有する当該下側駆 動モジュールと、 前記ブートストラップキャパシタの両端間のブートストラップ電圧によって附 勢するためにこのブートストラップキャパシタに結合されるようになっている上 側駆動モジュールであって、上側駆動制御信号を上側パワートランジスタの制御 電極に供給して上側パワートランジスタを交互に導通及び非導通とする手段を有 する当該上側駆動モジュールと、 ＬＤＭＯＳトランジスタを有し、前記ブートストラップキャパシタを前記ブー トストラップ電圧まで充電させるブートストラップダイオードエミュレータ手段 であって、前記ＬＤＭＯＳトランジスタは、前記電源出力端に結合されたソース 電極と、前記ブートストラップキャパシタの前記第２端に結合されるようになっ ているドレイン電極と、下側パワートランジスタが導通状態に駆動された際に前 記ＬＤＭＯＳトランジスタを導通状態に駆動するための負荷制御回路を経て前記 下側駆動モジュールに結合されたゲート電極と、バックゲート電極とを有し、こ のバックゲート（及び前記ドレイン電極）に寄生トランジスタが接続されている 当該ブートストラップダイオードエミュレータ手段と を具えている当該ドライバ回路において、 前記バックゲート電極をバイアスするとともに前記寄生トランジスタが前記ブ ートストラップキャパシタから分路除去するおそれのある電流を制限するバイア ス兼制限手段が前記バックゲートに結合されていることを特徴とする。 これらのバイアス兼制限手段を用いることにより、バックゲート電極からＬＤ ＭＯＳトランジスタに流れる電流を可成り抑圧しうるということを確かめた。 前記バイアス兼制限手段が前記バックゲート電極に接続されたクランピングト ランジスタ及び電流源を有する場合には、ＬＤＭＯＳトランジスタのバックゲー ト電極から寄生トランジスタを経て流れる電流の量の極めて有効な抑圧を達成し うる。前記電流源は電流ミラー回路を有するようにするのが好ましい。 前記負荷制御回路は、前記下側電圧ラインと前記制御電圧との間の電圧範囲を 有するバッファ出力信号を生じるバッファ増幅器と、このバッファ増幅器の電圧 範囲を前記のゲート電極に結合された点と前記のソース電極との間の電圧差の範 囲に変換する変換手段とにより、比較的簡単且つ信頼的に実現しうる。前記変換 手段は容量性手段を有するのが好ましい。 ドレイン及びゲート電極間に結合された前記ＬＤＭＯＳトランジスタのミラー キャパシタンスを流れる変位電流に応答してこのＬＤＭＯＳトランジスタのゲー ト電極をそのソース電極にクランプする手段を前記負荷制御回路に設けることに より、下側パワートランジスタがターン・オフする際に生じるスパイク電圧に応 答してＬＤＭＯＳトランジスタが導通状態に擬似駆動されるのを阻止することが できる。クランプするためのこれらの手段はＰＮＰトランジスタを用いて実現す るのが好ましい。 ドレインにおける電圧過渡状態中にバックゲートが注入する電荷を収集するた めに、前記ＬＤＭＯＳトランジスタのバックゲート及びソース電極間に容量性手 段を設けることができる。 以下、図面を用いて本発明の実施例を説明する。図中、 図１は、集積回路チップ中に設けられている素子をＩＣで示す破線ブロックで 囲んでいる本発明のドライバ回路を示す回路図であり、 図２は、高電圧ＬＤＭＯＳトランジスタＴ₃を形成する細長領域を有する図１ の破線ブロックＩＣに相当する集積回路チップを示す平面図である。 図１を参照するに、この図１には、高電圧モノリシック集積回路ＩＣに含まれ る本発明によるドライバ回路が示されており、高電圧（約５００ボルトまで）直 流電源の両端間に直列に接続されたパワーＭＯＳＦＥＴ Ｔ₁及びＴ₂より成る外 部の半ブリッジ回路を駆動するように接続されている。この半ブリッジ回路とド ライバ回路との一般的な回路構成は前記の米国特許第４，９８９，１２７号明細 書に開示されているのと同じであり、本発明によれば、チップ上（オンチップ） のブートストラップダイオードエミュレータＢＤＥを設けるという点でこの米国 特許の構成と相違する。 半ブリッジ回路では、パワートランジスタＴ₁を上側トランジスタと称する。 その理由は、そのドレイン電極が図１に電位Ｖ_ccで示す直流電源の高電位側すな わち上側電圧ラインに接続されている為である。又、パワートランジスタＴ₂は 下側トランジスタと称する。その理由は、そのソース電極が図１に接地電位とし て示す直流電源の低電位側すなわち下側電圧ラインに接続されている為である。 上側トランジスタＴ₁のソース電極と下側トランジスタＴ₂のドレイン電極とは半 ブリッジ回路の出力端子ＯＵＴに結合され、この出力端子は負荷ＬＤの一端にも 接続されている。ガス入放電ランプに電力を与える場合のような電力供給分野で は、負荷の他端を、直流電源の両端間の容量性分圧器（図示せず）の中間点に接 続することにより電源電圧の半分の電位に維持することができる。周知のように 、トランジスタＴ₁及びＴ₂は（２０ＫＨｚより高い）高周波の繰返しサイクルに 対し、例えば１００ＫＨｚ程度で切換えモードで動作し、約５０ナノ秒程度の比 較的短かい不感帯間隔だけ互いに分離されている、１サイクル中の２つの期間す なわち位相のうちの異なる１つの間に各トランジスタがターン・オン（すなわち 導通状態に駆動）される。多くの分野では負荷ＬＤが幾分誘導性のインピーダン スを有している為に電流の遮断時に生じるスイッチング過渡電圧がトランジスタ Ｔ₁及びＴ₂のそれぞれの固有の基板ダイオードＤ₁及びＤ₂により制限される。ダ イオードＤ₁は、下側のパワートランジスタＴ₂がターン・オフした際に出力端子 ＯＵＴに生じる正の過渡電圧を制限するためのものであり、ダイオードＤ₂は上 側のパワートランジスタＴ₁がターン・オフした際に出力端子に生じる負の過渡 電圧を制限するためのものである。 これらのサイクルは制御器ＣＯＮにより確立され、この制御器ＣＯＮは外部入 力信号ＩＮに応答して、下側トランジスタＴ₂の導通状態を制御する本来２進の 命令信号ＩＮ_L及びその反転信号ＩＮＮ_Lを生じるとともに、レベルシフタＬＳを 介して上側トランジスタＴ₁の導通状態を制御するパルス命令信号Ｔ_ON及びＴ_OFF を生じる。命令信号ＩＮ_Lは、下側トランジスタＴ₂を導通状態に駆動する必要が ある場合の時間間隔すなわち位相中のみ１つの２進状態を有する。命令信号Ｔ_ON 及びＴ_OFFは雑音及び過渡状態を無くす目的でパルスの形態で生ぜしめられる。 これら命令信号Ｔ_ON及びＴ_OFFは上側トランジスタＴ₁をターン・オン及びターン ・オフすべき瞬時をそれぞれ表わす。下側トランジスタ命令信号ＩＮ_L 及びＩＮＮ_Lは下側駆動モジュールＤＬに供給され、このモジュールＤＬはこれ ら信号に応答して、これら信号により規定される位相中のみ下側トランジスタＴ₂ をターン・オンさせるようにこの下側トランジスタのゲートＧ_Lを駆動する。同 様に、上側トランジスタ命令信号Ｔ_ON及びＴ_OFFが上側駆動モジュールＤＵに供 給され、このモジュールはこれら信号に応答して、これら信号により規定される 位相中上側トランジスタＴ₁をターン・オンさせるようにこの上側トランジスタ のゲートＧＵを駆動する。上側駆動モジュールＤＵ内のＲ／Ｓフリップフロップ （図示せず）が命令信号Ｔ_ON及びＴ_OFFをＩＮ_L及びＩＮＮ_Lに類似する２進形態 に変換し、上側駆動モジュールのバランスが下側駆動モジュールＤＬと同じ設計 となるようにしうる。 下側駆動モジュールＤＬは比較的低い電源電圧Ｖ_dd、例えば１２ボルトで附勢 され、上側駆動モジュールは、可成りの面積を犠牲にして集積回路ＩＣ中に製造 するにはあまりにも大きすぎる７０ｎＦの程度のキャパシタンスを有する外部の ブートストラップキャパシタＣ₁の両端間の電圧Ｖ₁により附勢される。ブートス トラップキャパシタＣ₁の一端はチップ上のブートストラップダイオードエミュ レータＢＤＥを経て電源電圧Ｖ_ddに結合され、下側トランジスタＴ₂が導通状態 にある際に出力端子ＯＵＴがほぼ接地電位に維持された場合に充電電流をキャパ シタＣ₁に流し、電圧Ｖ₁をＶ_ddよりもＢＤＥ及びＴ₂の両端間のほんのわずかの 電圧降下だけ小さい電圧にする。 次に図２をも参照するに、既知のように、上側駆動モジュールＤＵは、集積回 路チップＩＣ内の絶縁ウェルＷＬ内に、例えばＰ側分離領域により囲まれたＮ側 ウェル内に形成されたＣＭＯＳ回路を有する。従って、ウェルＷＬはＬＤＭＯＳ トランジスタを得るのに用いるのと同様な構造により集積回路のバランスから絶 縁される。高電圧ダイオードは、基板電流を大きくする為に接合分離技術で集積 化することができない。これにより他の回路の動作を不能にするおそれがある。 本発明の原理によれば、チップ上に設けたブートストラップダイオードエミュレ ータがウェルＷＬの周縁に沿って形成されたＬＤＭＯＳトランジスタＴ₃を有す る。ＬＤＭＯＳトランジスタＴ₃は（５００ボルトを越える）ウェルの分離電圧 と同程度の降伏電圧を固有的に有しており、電流はウェルの周縁に対し直角に流 れる為に、ウェルの周縁の大きさを選択してこの周縁に沿ってＬＤＭＯＳトラン ジスタＴ₃を形成することにより、流れる電流容量を適切に得ることができる。 更に、ＬＤＭＯＳトランジスタＴ₃の形成には追加面積の犠牲を必要としない。 しかし、このトランジスタＴ₃を駆動する回路に対し、集積回路上にわずかな追 加の面積を必要とする為、下側トランジスタＴ₂が導通状態に駆動された場合の みこのＬＤＭＯＳトランジスタＴ₃を導通状態にする。 図１に示すように、ＬＤＭＯＳトランジスタＴ₃は種々の固有の又は寄生の素 子を有する理想的な装置として示してある。寄生のＰＮＰトランジスタＴ₅があ り、そのエミッタ及びベース電極はＬＤＭＯＳトランジスタＴ₃のバックゲート 電極Ｂ及びドレイン電極Ｄであり、トランジスタＴ₅のコレクタ電極は接地され ている。このコレクタ電極が接地されている理由は、集積回路ＩＣの基板が接地 されている為である。ＬＤＭＯＳトランジスタＴ₃は、バックゲート及びドレイ ン間の寄生キャパシタＣＢＤと、ゲート及びドレイン間のＣＧＤと、理想的なＬ ＤＭＯＳトランジスタのドレイン電極及びその実際のドレイン電極Ｄ′間の固有 の抵抗Ｒ_driftとをも有する。この抵抗はＬＤＭＯＳトランジスタの幅及び動作 温度により決定される。 ＬＤＭＯＳトランジスタの幅は適用分野に基づいて選択される。ＬＤＭＯＳト ランジスタ（７５μｍのリフト領域）の室温での代表的なＲ_onはこの幅の１ｍｍ 当り３００Ωである。 ＬＤＭＯＳトランジスタＴ₃は、そのソース電極ＳがＶ_ddに接続され、その実 際のドレイン電極Ｄ′がブートストラップキャパシタＣ₁の高電圧側に接続され てソースホロワ構造で動作する。トランジスタＴ₃がターン・オンするのに応答 して、ブートストラップキャパシタＣ₁が充電されてドレイン電極ＤがＶ_ddに上 昇する。トランジスタＴ₃のターン・オン開始に当っては、寄生トランジスタＴ₅ によりそのエミッタからそのコレクタに流される電流を制限する必要がある。そ の理由は、この寄生トランジスタの導通によりブートストラップキャパシタＣ₁ を充電するために得られる電流を分路する為である。又、充電サイクル中の常規 動作中トランジスタＴ₃のバックゲートを適切にバイアスする必要もある。この バイアスは常規動作中バックゲートをバイアス電圧にクランプするためのＰＮ ＰトランジスタＴ₆を設けることにより行ない、電流源によりバックゲートに給 電して寄生トランジスタに流れる電流を制限する。クランピングトランジスタＴ₆ のエミッタはバックゲートＢ（従って寄生トランジスタＴ₅のエミッタ）と、Ｆ ＥＴトランジスタＴ₈の電流を反射することにより電流源として作用するＦＥＴ トランジスタＴ₇のドレインとに接続されている。トランジスタＴ₆のコレクタは 接地され、そのベースはトランジスタＴ₇，Ｔ₈のゲートとトランジスタＴ₈のド レインと、電流源ＣＳの一端とに接続されている。トランジスタＴ₆のベースに おける電圧は低オーム抵抗性として一定のクランプレベルを得るようにする必要 がある。電流源ＣＳの他端は接地する。トランジスタＴ₇，Ｔ₈のソースはＬＤＭ ＯＳトランジスタＴ₃のソースに接続されている。 更に、ＬＤＭＯＳトランジスタＴ₃のバックゲート及びソース間にキャパシタ Ｃ₃が接続されている。 電流源ＣＳの電流はトランジスタＴ₈を流れ、電流ミラー作用の反射により同 じ電流がトランジスタＴ₇を流れることに注意すべきである。 キャパシタＣ₃は、トランジスタＴ₃のドレインにおける電圧の過渡状態中にバ ックゲートが注入する電荷を収集するものである。バックゲートＢはトランジス タＴ₃のソースＳに対して負にバイアスされた状態に維持することが重要である 。キャパシタＣ₃の値はＬＤＭＯＳトランジスタＴ₃の幅に比例する。前述したよ うに、この幅は実際の適用分野によって決まる。 バックゲートのバイアスの結果、ＬＤＭＯＳトランジスタＴ₃をターン・オン させるのに４Ｖのゲート−ソース電圧を必要とする。下側のパワートランジスタ Ｔ₂を導通状態に駆動する際にＬＤＭＯＳトランジスタＴ₃をターン・オンさせる ために、下側駆動命令信号ＩＮ_Lをバッファ増幅器ＢＵＦに供給し、このバッフ ァ増幅器が、下側のパワートランジスタＴ₂を導通状態に駆動する際に電圧Ｖ_dd にありそれ以外で零ボルトにある信号をバッファ増幅器の出力端ＯＢに生じるよ うにする。この電圧は比較的小さな第２のブートストラップキャパシタＣ₂の一 端に供給される。このキャパシタＣ₂の他端ＰはダイオードＤ₄を経て電源電圧Ｖ_dd の点に結合されている。ブートストラップキャパシタＣ₂はトランジスタＴ₃の ゲートキャパシタンスの少なくとも５倍のキャパシタンスを有する。バッ ファ増幅器ＢＵＦは、第２のブートストラップキャパシタＣ₂がダイオードＤ₄を 経てＶ_ddよりも１ダイオード降下分だけ低い電圧Ｖ₂に充電される程度に充分低 い出力インピーダンスを有する。このようにすることにより、バッファ増幅器の 出力端ＯＢにおける電圧の範囲（１ダイオード降下分よりも大きい）を点ＰとＬ ＤＭＯＳトランジスタＴ₃のソース電極Ｓとの間の電圧差の範囲に変える効果を 生じる。点Ｐは約５ＫΩの抵抗Ｒを経てトランジスタＴ₃のゲート電極Ｇに接続 されている。この抵抗は、エミッタ、ベース及びコレクタがそれぞれトランジス タＴ₃のゲート電極、点Ｐ及びＶ_ddの点に接続されているＰＮＰトランジスタＴ₄ をターン・オンさせる電圧を発生させるのに用いられる。出力端ＯＵＴにおける スイッチング過渡電圧によるＬＤＭＯＳトランジスタＴ₃の擬似ターン・オンを 阻止するために、トランジスタＴ₄がＣ_GDを経るミラー電流による抵抗Ｒの両端 間の電圧に応答してトランジスタＴ₃のゲートをＶ_ddに積極的に降下させる。さ もないと、出力端ＯＵＴにおける出力電圧が零からＶ_ccへ変化し、ＬＤＭＯＳト ランジスタＴ₃のドレイン電極が対応する電圧範囲に亘って変化する場合の大き な正の電圧変化により生じるこの電流により、ゲート容量をターン・オンレベル に充電せしめてしまう。その結果、ブートストラップダイオードエミュレータＢ ＤＥはブートストラップダイオードが導通する時にのみ導通し、ブートストラッ プキャパシタＣ₁を正しく充電させる。 本発明によればその目的があらゆる点で満足されること明らかである。更に、 本発明を詳細に説明したが、その原理の適用分野は更に広いものである。従って 、本発明の範囲を逸脱することなく種々の変更を加えうること勿論である。

Claims (1)

1. 【特許請求の範囲】 １．出力端子と高電圧直流電源の下側電圧ライン及び上側電圧ラインとの間にそ れぞれ接続された下側パワートランジスタ及び上側パワートランジスタを有する ブリッジ回路を駆動するとともに、第１端が前記出力端子に結合されている当該 第１端と第２端とを有するブートストラップキャパシタを充電するドライバ回路 であって、このドライバ回路が 電源出力端に前記下側電圧ラインに対する制御電圧を発生する電源手段と、 前記電源出力端に結合され、前記制御電圧により附勢される下側駆動モジュ ールであって、下側駆動制御信号を下側パワートランジスタの制御電極に供給し て下側パワートランジスタを交互に導通及び非導通とする手段を有する当該下側 駆動モジュールと、 前記ブートストラップキャパシタの両端間のブートストラップ電圧によって 附勢するためにこのブートストラップキャパシタに結合されるようになっている 上側駆動モジュールであって、上側駆動制御信号を上側パワートランジスタの制 御電極に供給して上側パワートランジスタを交互に導通及び非導通とする手段を 有する当該上側駆動モジュールと、 ＬＤＭＯＳトランジスタを有し、前記ブートストラップキャパシタを前記ブ ートストラップ電圧まで充電させるブートストラップダイオードエミュレータ手 段であって、前記ＬＤＭＯＳトランジスタは、前記電源出力端に結合されたソー ス電極と、前記ブートストラップキャパシタの前記第２端に結合されるようにな っているドレイン電極と、下側パワートランジスタが導通状態に駆動された際に 前記ＬＤＭＯＳトランジスタを導通状態に駆動するための負荷制御回路を経て前 記下側駆動モジュールに結合されたゲート電極と、バックゲート電極とを有し、 このバックゲート（及び前記ドレイン電極）に寄生トランジスタが接続されてい る当該ブートストラップダイオードエミュレータ手段と を具えている当該ドライバ回路において、 前記バックゲート電極をバイアスするとともに前記寄生トランジスタが前記 ブートストラップキャパシタから分路除去するおそれのある電流を制限するバ イアス兼制限手段が前記バックゲートに結合されていることを特徴とするドライ バ回路。 ２．請求の範囲１に記載のドライバ回路において、前記バイアス兼制限手段が、 前記バックゲートに接続されたクランピングトランジスタ及び電流源を有してい ることを特徴とするドライバ回路。 ３．請求の範囲２に記載のドライバ回路において、前記電流源が電流ミラー回路 を有していることを特徴とするドライバ回路。 ４．請求の範囲１〜３のいずれか一項に記載のドライバ回路において、前記負荷 制御回路は、前記下側電圧ラインと前記制御電圧との間の電圧範囲を有するバッ ファ出力信号を生じるバッファ増幅器と、このバッファ増幅器の電圧範囲を前記 のゲート電極に結合された点と前記のソース電極との間の電圧差の範囲に変換す る変換手段とを有していることを特徴とするドライバ回路。 ５．請求の範囲４に記載のドライバ回路において、前記変換手段が容量性手段を 有していることを特徴とするドライバ回路。 ６．請求の範囲１〜５のいずれか一項に記載のドライバ回路において、前記負荷 制御回路が更に、ドレイン及びゲート電極間に結合された前記ＬＤＭＯＳトラン ジスタのミラーキャパシタンスに流れる変位電流に応答して前記ＬＤＭＯＳトラ ンジスタの前記ソース電極に前記ゲート電極をクランプする手段を有しているこ とを特徴とするドライバ回路。 ７．請求の範囲６に記載のドライバ回路において、前記ソース電極に前記ゲート 電極をクランプする前記手段が（ＰＮＰ）トランジスタを有していることを特徴 とするドライバ回路。 ８．請求の範囲１〜７のいずれか一項に記載のドライバ回路において、前記ＬＤ ＭＯＳトランジスタのバックゲート及びソース電極間に容量性手段が結合されて いることを特徴とするドライバ回路。 ９．請求の範囲１〜８のいずれか一項に記載のドライバ回路において、このドラ イバ回路が単一チップに集積化されていることを特徴とするドライバ回路。 １０．ブリッジ回路と請求の範囲１〜９のいずれか一項に記載のドライバ回路と を具えるランプ点灯用安定器回路。