KR100310575B1 - 비휘발성 자기 메모리 어레이 - Google Patents

비휘발성 자기 메모리 어레이 Download PDF

Info

Publication number
KR100310575B1
KR100310575B1 KR1019990048306A KR19990048306A KR100310575B1 KR 100310575 B1 KR100310575 B1 KR 100310575B1 KR 1019990048306 A KR1019990048306 A KR 1019990048306A KR 19990048306 A KR19990048306 A KR 19990048306A KR 100310575 B1 KR100310575 B1 KR 100310575B1
Authority
KR
South Korea
Prior art keywords
cell
cells
type
magnetic
substrate
Prior art date
Application number
KR1019990048306A
Other languages
English (en)
Other versions
KR20000035187A (ko
Inventor
코치로져힐슨
스큐얼레인로이에드윈
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 포만 제프리 엘
Publication of KR20000035187A publication Critical patent/KR20000035187A/ko
Application granted granted Critical
Publication of KR100310575B1 publication Critical patent/KR100310575B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)
  • Hall/Mr Elements (AREA)

Abstract

본 발명의 비휘발성 자기 메모리 어레이는 두가지 유형의 형상으로 형성된 자기 메모리 셀을 사용한다. 이들 셀은 전도성 라인 행 및 열의 교차점에 놓이며, 이들 전도성 라인은 자기 셀의 자화 상태를 변화시키는 데 사용되는 기록 전류를 위한 전도성 경로로서 기능한다. 이들 두 유형의 셀은 서로의 미러 영상인 형상을 갖는데, 즉, 제 2 유형 셀의 형상은 상기 제 1 유형 셀을 상기 셀을 통한 축을 중심으로 180도 회전시킴으로써 얻어진다. 따라서, 이들 두가지 유형의 셀은 자화 우세축과 관련하여 비대칭이므로, 비대칭 셀 쌍이 된다. 바람직한 패턴에서, 각각의 셀은 소정의 길이 및 폭을 갖는 평행사변형 형상을 가지며, 그의 자화 우세축은 상기 평행사변형의 예각 코너간의 라인을 따라 실질적으로 위치한다. 두 유형 셀은 바람직하게는 교번하는 장기판 패턴의 어레이로 배열되며, 이것은 제 1 유형 셀이 다른 유형의 이웃하는 셀들에 의해 둘러싸인다는 것을 의미한다. 모든 이웃 셀의 자화 우세축은 기록을 위해 선택된 셀의 자화 우세축과 상이하므로, 인접하는 이웃 셀이 또한 기록될 가능성은 사실상 거의 없다. 본 발명의 메모리 어레이는 자기 터널 접합(MTJ) 셀 또는 거대 자기저항(GMR) 셀을 이용하여 형성될 수 있다.

Description

비휘발성 자기 메모리 어레이{MAGNETIC MEMORY ARRAY WITH PAIRED ASYMMETRIC MEMORY CELLS FOR IMPROVED WRITE MARGIN}
본 발명은 전반적으로 자기 디바이스, 보다 구체적으로는 거대 자기저항(giant magnetoresistance:GMR) 어레이 또는 자기 터널 접합(magnetic tunnel junction:MTJ) 자기 메모리 셀로 형성된 비휘발성 자기 랜덤 액세스 메모리(MRAM)에 관한 것이다.
비휘발성 자기 랜덤 액세스 메모리(MRAM)는 워드 라인과 센스 라인의 교차지점에 형성된 메모리 셀 어레이로서, 각각의 메모리 셀은 전형적으로 도전 또는 절연 층으로 분리된 두개의 자기 층을 갖는다. IBM사의 미국 특허 제 5,343,422 호는 MRAM에 대해 기술하고 있으며, 여기서 메모리 셀은 거대 자기저항(GMR)을 기초로 동작하고, 각각의 셀은 구리와 같은 비자기 금속 도전 재료로 된 박층으로 분리된 두개의 얇은 강자성 재료층을 포함하는 '스핀-밸브(spin-valve)' 셀이다. 한편, IBM사의 특허 제 5,640,343 호는 자기 터널 접합(MTJ) 메모리 셀들로 형성된 MRAM 어레이에 대해 기술하고 있으며, 여기서 각각의 셀은 알루미나와 같은 얇은 절연 재료층으로 분리된 두개의 얇은 강자성 재료층을 포함한다. GMR 유형의 MRAM 어레이에서, 각각 메모리 셀 또는 저장 요소내의 두 강자성 층의 자화 용이축은 사실상 저장 요소의 길이방향으로, 인가된 센스 전류(sense current)의 방향에 사실상 평행하게 배향된다. MTJ 유형의 MRAM 어레이에서, 센스 전류의 방향은 자기 층들의 평면에 수직이다. 두 강자성 층들중 한 강자성 층의 자기 모멘트 또는 자화 방향은 사실상 저장 요소들의 길이방향으로 고정되며, 다른 하나의 강자성 층의 자화 방향은 두개의 디지탈 상태 사이에서 자유롭게 변화되는데, 이 때 자화는 고정된 한 강자성 층내의 자화 방향에 사실상 평행하거나 역평행하게 된다.
단일의 칩상에 수천 또는 수백만개의 셀을 포함하는 대규모의 신뢰성있게 액세스되는 MRAM 어레이를 제조하기 위해서는, 각 셀의 자기 응답 특성의 균일성 및 예측가능성이 매우 중요하다. 데이터를 저장하는 고유 셀들을 액세스하는 종래의 방법들은 두개의 기록 전류와 관련되었는데, 각각의 전류는 셀을 기록하는데 필요한 것보다 적은 자기 자극(magnetic stimulus)을 생성하지만 합쳐지면 셀을 기록하는데 필요한 것보다 큰 자기 자극을 생성한다. 그러나, 제조 불확정성 및 고유 자기 재료 가변성에 관련된 많은 요인들로 인해, 셀간의 자기 응답 변화량은 매우 클 수 있다. 이러한 셀간의 자기 응답 가변성은 데이터를 저장하는 각각의 셀을 액세스하는데 필요한 전기 자극, 즉, 자기 기록 자극에 직접 영향을 주며, 따라서, 바람직한 고정된 전기 자극, 즉, 자기 기록 자극 값을 이용해서 어레이-폭 선택도(array-wide selectivity)를 얻지 못하게 방해한다.
자기 셀 가변성 문제를 해결하기 위해 종래에는 제조 프로세스를 개선하려고 하였다. 이것은 셀의 자기 응답이 국부적 결함뿐만 아니라 에지 및 표면 거??에도 민감하기 때문에 문제가 되고 있다.
요망되는 것은 셀들간에 자기 특성의 가변성이 존재하더라도 동작가능한 MRAM 어레이이다.
도 1a는 교차하는 센스 라인과 워드 라인의 교차 영역에 배치된 자기 메모리 셀을 갖는 종래의 MTJ 유형의 MRAM 어레이를 도시한 도면,
도 1b는 도 1a에 도시된 자기 메모리 셀들중 단 하나를 형성하는 층들을 예시적으로 도시한 도면,
도 2a는 전반적으로 직사각형 형상의 자기 터널 접합 셀을 모델링하는데 사용된 이상적인 단일 자구 자기 영역의 자기 응답의 '에스터로이드(asteroid)' 모델을 도시한 도면,
도 2b는 각기 예측불가능 응답을 갖는 단일의 자기 터널 접합 셀들의 자기 응답 범위의 에스터로이드 모델로서, 인접한 셀을 기록하지 않고 하나의 셀을 기록하는데 필요한 기록 전류의 마진이 좁아지는 것을 도시한 도면,
도 3a 및 3b는 교차하는 센스 라인과 워드 라인의 교차 영역에 배치된 자기 메모리 셀들을 갖는 종래의 GMR 유형 MRAM 어레이의 평면도 및 측면도를 각기 도시한 도면,
도 4는 본 발명의 비대칭 평행사변형 형상의 자기 셀 쌍을 도시한 도면,
도 5a는 두개의 자유층 역평행 자화 방향을 나타내는 평행사변형 형상의 셀을 도시한 도면,
도 5b는 도 5a에 도시된 평행사변형 셀의 자기 응답의 에스터로이드 곡선을 도시한 도면,
도 6은 장기판 패턴으로 배열된 두 유형의 평행사변형 형상의 비대칭 셀들의 패턴을 예시하는 본 발명의 MRAM 어레이를 도시한 도면,
도 7은 도 6에 도시된 MRAM 어레이에 사용된 도 5a의 두 평행사변형 형상의 비대칭 셀의 자기 응답의 에스터로이드 곡선을 도시한 도면,
도 8은 두 유형의 평행사변형 형상의 비대칭 셀의 교번하는 패턴의 다른 실시예로서, 동일 유형의 셀이 행을 이루어 배열된 것을 예시하는 본 발명의 MRAM 어레이를 도시한 도면,
도 9는 MRAM 어레이내의 A 및 B 유형의 셀들에 대해, 각기 예측불가능 응답을 갖는 단일의 자기 터널 접합 셀들의 자기 응답의 에스터로이드 모델을 도시한 것으로, 에스터로이드 곡선이 중첩되는 영역만큼 부가의 기록 마진이 제공되는 것을 예시하는 도면,
도 10은 장기판 패턴으로 배열되고, 교차하는 센스 라인과 워드 라인의 교차 영역에 배치되며, 도체 라인으로부터 경사진 자화 우세 축을 갖는 비대칭 자기 메모리 셀들을 갖는 본 발명에 따른 GMR 유형의 MRAM 어레이의 평면도,
도 11은 두 유형의 평행사변형 형상의 셀들의 교번하는 패턴의 다른 실시예로서, 동일 유형의 셀들이 행을 이루어 배열되고 셀의 단부들은 도체 라인의 폭과중첩되는 것이 도시되어 있는 본 발명의 GMR 유형의 MRAM 어레이를 도시한 도면,
도 12a 내지 12e는 본 발명에 따른 MRAM 어레이에서 이용가능한 비대칭 셀 쌍의 다른 실시예들을 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
1∼6 : 전도성 라인 7 : 다이오드
8 : 자기 터널 접합 9 : 메모리 셀
10 : n형 실리콘 층 11 : p형 실리콘 층
12 : 옴 컨택트 층 15 : 템플레이트 층
16 : 초기 강자성 층 18 : 반강자성 층
20 : 기준 강자성 층 22 : 절연 터널 장벽 층
24 : 자유 강자성 층 25 : 컨택트 층
30∼35, 30'∼35' : 전도성 라인
40, 50, 60, 40', 50', 60' : 메모리 셀
81, 83, 85 : 기록 도체 87' : 센스 라인
88, 88' : 스티치 요소
본 발명은 두가지 유형의 자기 메모리 셀을 갖는 비휘발성 자기 메모리 어레이를 제공하는 것이다. 셀들은 전도성 라인들의 행과 열의 교차점에 놓이며, 이들 전도성 라인은 자기 셀의 자화 상태를 변화시키는 데 사용되는 기록 전류의 도전 경로로서 작용한다. 두 유형의 셀은 서로의 미러 영상인 형상(shape)을 갖는데, 즉, 제 2 유형 셀의 형상은 제 1 유형의 셀을, 셀을 통과하는 축을 중심으로 180도 회전시킴으로써 얻어진다. 따라서, 이들 두 유형의 셀은 자화 우세 축(predominant axis of magnetization)에 관해 비대칭이기 때문에 한 쌍의 비대칭 셀이다. 바람직한 패턴에서, 각각의 셀은 소정 길이 및 폭을 갖는 평행사변형 형상을 가지며, 실질적으로 자화 우세 축은 이러한 평행사변형의 예각 코너간의 라인을 따라 놓인다. 두 유형의 셀은 바람직하게는 교번하는 장기판 패턴의 어레이로 배열되며, 이것은 제 1 유형 셀이 이웃하는 제 2 유형 셀들로 둘러싸인다는 것을 의미한다. 모든 이웃하는 셀들의 자화 우세 축은 기록을 위해 선택된 셀의 자화 우세 축과 상이하므로, 증가된 기록 마진이 제공된다. 결과적으로, 기록 전류가 선택된 행 및 열을 통해 흘러서 선택된 행 및 열의 교차점에 있는 셀의 자화 상태를 기록 또는 변화시킬 때, 인접하는 이웃 셀들이 또한 기록될 가능성은 사실상 거의 없다.
본 발명의 성질 및 장점에 대한 충분한 이해를 돕기 위해, 이하에서는 첨부된 도면을 참조하여 상세히 설명된다.
종래의 MTJ 어레이
MTJ 유형 MRAM 어레이의 한 예가 도 1a에 도시되어 있다. 도면에서, MTJ 셀은 전도성 라인(1∼6)의 예시적인 직사각형 그리드의 교차지점에 위치된다. MRAM 어레이는 한 수평면내에서 평행한 워드 라인(1, 2, 3)으로서 기능하는 전도성 라인 세트와, 다른 수평면내에서 평행한 비트 또는 센스 라인(4, 5, 6)으로서 기능하는 전도성 라인 세트를 포함한다. 이들 센스 라인은 이들 두 라인들의 세트가 위로부터 보았을 때 교차하도록 상이한 방향으로, 예컨대, 워드 라인에 직각으로 배향된다. 도 1b에 세부적으로 도시된 전형적인 메모리 셀(9)과 같은 메모리 셀은 라인들 사이가 수직방향으로 이격된 교차 영역에서 워드 라인과 센스 라인의 각 교차점에 위치된다. 도 1a에는 세개의 워드 라인과 세개의 센스 라인이 도시되었지만, 이들 라인의 수는 통상 훨씬 더 크다. 메모리 셀(9)은 수직형 스택으로 배열되며, 자기 터널 접합(MTJ)(8)에 부가하여 다이오드(7)를 포함할 수 있다. 어레이의 감지 또는 판독 동작중에 셀(9)을 통해 수직 방향으로 전류가 흐른다. 메모리 셀을 통한 수직 전류 경로에 의해 메모리 셀은 매우 작은 표면 영역을 점유하게 된다. 워드 라인에 대한 컨택트, MTJ, 다이오드 및 비트 라인에 대한 컨택트는 모두 동일한 영역을 점유한다. 도 1a에 도시되지는 않았지만, 이 어레이는 다른 회로를 포함하는 실리콘 기판과 같은 기판상에 형성될 수 있다. 또한, 절연 재료 층은 MRAM의 영역들에서 교차하는 영역들이 아닌 비트 라인과 워드 라인 사이에 통상 위치된다.
메모리 셀(9)의 구조를 도 1b를 참조하여 보다 상세히 설명한다. 메모리 셀(9)은 워드 라인(3)(도 1a 참조)상에 그와 접촉하여 형성된다. 메모리 셀(9)은 다이오드와 같은 디바이스, 예컨대, 실리콘 접합 다이오드(7)의 수직형 스택과,MTJ(8)를 전기적 직렬 접속으로 포함한다. 다이오드(7)는 n형 실리콘 층(10)과 p형 실리콘 층(11)을 포함하는 실리콘 접합 다이오드이다. 이 다이오드의 p형 실리콘 층(11)은 옴 컨택트 층(ohmic contact layer)(12)을 통해 MTJ(8)에 접속되며, 옴 컨택트 층(12)은 티타늄 질화물과 같은 장벽층을 포함한다. 이것은 컨택트 층(7)과 다이오드(7)를 얇게 해서 워드 라인과 MTJ간의 간격을 감소시키는 데 유리하다. 다이오드의 n형 실리콘 층(10)은 워드 라인(3)에 접속된다.
MTJ(8)는 다른 층들의 상부상에 스택된 일련의 재료의 층들로 형성된다. 도 1b의 MTJ(8)는 Pt, Pd, 또는 Ti와 같은 템플레이트 층(a template layer)(15)과, 퍼멀로이(Ni-Fe)와 같은 초기 강자성 층(16)과, Mn-Fe와 같은 반강자성 층(AF)(18)과, Co, Fe 또는 퍼멀로이와 같은 고정된 또는 '피닝된(pinned)' 유형의 기준 강자성 층(20)과, 알루미나(Al2O3)로 된 얇은 절연 터널 장벽 층(22)과, 퍼멀로이와 얇은 Co-Fe의 샌드위치와 같은 유연하고 변화가능한 '자유(free)' 강자성 층(24)과, Pt, Pd 또는 Ti와 같은 컨택트 층(25)을 포함한다.
자유 층(24)은 소위 자화 용이축(EA)으로 불리우는 자화 방향에 대해 바람직한 축을 갖도록 제조된다. 이러한 용이축을 따른 자유 층(24)의 가능한 자화 방향으로는 두가지가 있으며, 메모리 셀의 두 상태를 규정한다. 이와는 대조적으로, 기준 층(20)은 단 하나의 바람직한 자화 방향을 갖도록 제조될 수 있으며, 이러한 방향을 그의 단일 방향의 이방성 방향이라고 칭하고, 이러한 방향은 자유 층의 용이축에 평행하다. 자유 층에 대한 바람직한 용이축은 MTJ의 고유이방성(intrinsic anisotropy), 변형 유도 이방성(strain-induced anisotropy) 및 형상 이방성(shape anisotropy)의 몇몇 조합에 의해 세트된다. 도시된 MTJ 및 자유 층은 길이 L 및 폭 W을 갖는 직사각형(L은 W보다 크다) 형상으로 제조될 수 있다. 자유 층의 자기 모멘트는 L 방향을 따라 정렬되는 것이 바람직하다.
도 1a에 도시된 바와 같이, 전도성 라인(1, 2, 3) 및 (4, 5, 6)은 각기 행 및 열로 배열되며, 서로 교차하여 셀들이 위치되는 교차 영역을 형성한다. 앞서 언급된 바와 같이, 각각의 셀은 자유 강자성 층(24)과 고정된 또는 기준 강자성 층(20)을 포함한다. (본 명세서에서 이러한 기준 층이라는 용어는 자유 또는 변화가능 영역과 협동하여 전체로서 디바이스의 검출가능한 상태를 일으키는 모든 유형의 강자성 영역을 나타내도록 넓게 사용된다.) 전기적으로 액세스가능한 데이터를 저장할 수 있는 이러한 유형의 셀의 능력은 이들 두 강자성 층들간의 전자 터널링에 의존하며, 이러한 전자 터널링은 또한 두 강자성 층들의 상대적인 자화 방향에 의존한다. 자유 층의 자화를 두개의 선택가능한 방향들중 하나로 쌍안정 방식으로 회전시킴으로써 셀내에 저장된 이진 상태가 얻어진다. 셀이 X축을 따른 그의 자화 용이축(EA)에 의해 배향되면, 라인(5)(X축에 수직)을 통해 흐르는 전기적 기록 전류가 셀에 EA 자계를 인가하고, 라인(3)(Y축에 수직)을 통해 흐르는 전류가 셀에 곤란축(HA) 자계를 인가하게 된다.
MRAM 셀의 일실시예에서, 개별적인 셀들의 기록은 스위칭에 대한 '에스터로이드(asteroid)'로서 언급되는 개념에 의존한다. 셀내의 단일 자유 층의 스위칭 임계치는 기록 전류에 의해 인가되는 EA 자계와 HA 자계의 조합에 의존한다. 이러한 '스토너-볼파르쓰(Stoner-Wohlfarth)' 에스터로이드 모델이 도 2a에 도시되며, 인가된 EA 자계와 HA 자계의 평면내에 이들 임계치들이 예시된다. 고정 또는 기준 층의 자화 방향에 평행한 방향으로부터 역평행한 방향으로 또는 그 역방향으로의 자유 층의 자화 방향의 스위칭은 셀에서 EA 자계와 HA 자계의 조합이 벡터적으로 에스터로이드의 외부(outside)에 있을 때 발생한다. 어레이내의 단일 셀의 선택적 스위칭은 X축 및 Y축을 따른 선택된 도체 쌍들을 통해 전류를 인가함으로써 성취된다. 이들 전류는 이들 라인의 교차지점에 위치된 셀에서만 EA 자계와 HA 자계의 조합을 발생하며, 이론적으로는 선택된 셀만을 스위칭시킬 뿐 이웃하는 셀을 스위칭시키지는 않는다. X축에 평행한 행내의 모든 셀은 동일하게 인가된 HA 전계의 영향을 받는다. 마찬가지로, Y축에 평행한 열내의 모든 셀은 동일하게 인가된 EA 자계의 영향을 받는다. 그러나, 이들 라인의 교차점에 위치한 셀만이 스위칭에 필요한 두 자계 조합의 영향을 받는다. 에스터로이드내에 놓이는 인가된 자계를 나타내는 벡터는 셀을 그의 현재 쌍안정 상태들중 하나로부터 스위칭시키지 않는다. 따라서, 예컨대, 도 2a에서 X 방향 및 Y 방향으로 도체를 통해 흐르는 기록 전류는 HY1및 HX1의 값을 각기 갖는 자계 성분을 발생시키며, 결과적으로 얻어지는 자계 벡터는 에스터로이드내에 놓이므로, 자유 층의 자화 방향은 스위칭되지 않는다.
문제는, 에스터로이드의 임계치들이 셀간에 다를 때, 동일 셀내에서 히스테리시스 곡선간에 다를 때 발생한다. 이러한 셀간 자계 특성의 가변성은 도 2b에 도시된 바와 같이 임계치들의 대역내로의 에스터로이드의 확대를 초래한다. 셀을선택적으로 스위칭할 수 있는 능력은 단일의 인가된 HA 자계 또는 EA 자계하에서 스위칭되지 않는 라인을 따른 셀을 제외한 모든 셀들에게 제공되므로, 이러한 에스터로이드 대역이 지나치게 확되되면, 라인을 따른 다른 비선택된 셀들도 또한 스위칭되므로 개개의 셀들을 일정한 기록 전류 값으로 더이상 선택적으로 기록할 수 없게 된다.
종래의 GMR 어레이
GMR 요소는 적어도 하나의 고정 강자성 층과, 자화 방향에 의해 데이터를 저장하는데 이용되는 적어도 하나의 자유 강자성 층을 가지며, 얇은 구리층이 개재된 샌드위치 구조로 배열된다. GMR 유형 MRAM에서, 통상 GMR 요소의 용이축에 수직인 기록 도체는 각각의 GMR 요소를 통과한다. 센스 라인 자체는 제 2 기록 도체로서 이용된다. 도 3a 및 3b에 평면도 및 횡단면도로 도시된 GMR 유형의 MRAM은 기록 도체(71, 72) 및 센스 라인(73, 74)을 포함한다. 센스 라인은 GMR 스핀 밸브 요소(예컨대, 라인(73)내의 요소(77, 78))를 포함하며, 이들 요소는 저저항 금속 스티치 영역(75)에 의해 직렬 접속된다. GMR 요소는 고정 강자성 층 및 자유 강자성 층을 포함한다. GMR 유형의 MRAM 셀(77)에 대한 기록을 행하려면, 자유 층의 자화 방향을 변화시키는 데 필요한 것보다 작은 기록 전류를 기록 도체(71)를 통해 흐르게 하고, 제 2 기록 전류를 센스 라인(73)을 통해 흐르게 한다. 이러한 두 전류에 의해 생성된 자계의 합성 자계는 셀(77)의 자유 층의 자화 방향을 변화시키기에는 충분하지만, 이러한 자화 방향 변화시 이웃하는 셀들, 예컨대, 셀들(78, 79)의 자화 방향을 변화시킬 정도로 커서는 안된다. 제조시의 가변성 및 재료 특성으로 인해, 앞서 설명된 MTJ 어레이에 대한 것과 동일한 방법으로 빽빽히 함께 팩되는 다수 셀 어레이에 대해 이를 성취하기는 어렵다.
바람직한 본 발명의 실시예의 설명
본 발명은 비대칭 자기 메모리 셀 쌍으로서, 도 4에 A 셀과 B 셀로서 표시되어 있으며, 각기 서로 평행하지 않은, 데이터 상태를 저장하는 자화 우세축(a predominant axis)(점선으로 표시됨)을 갖는 자기층을 갖는다. 바람직하게는, 셀 쌍중 하나의 셀, 예컨대, A 셀의 우세축은 기록 전류를 전달하는 도체(26)로부터 반시계 방향으로 회전되고, 다른 하나의 셀, 예컨대, B 셀의 우세축은 전류를 도통시키는 도체(27)로부터 동일한 양만큼 시계 방향으로 회전된다.
도 4를 참조하면, 이들 셀은 셀의 평면도에 대해 가정된 X-Y 좌표계의 Y축을 따라 놓여진 제 1 기록 도체(28)를 공유한다. 설명을 명료히 하기 위해, 제 1 기록 도체(28)의 경우는 자기 요소의 위에 놓이고, 다른 기록 도체들(26, 27)은 자기 요소의 아래에 놓이는 것으로 하여 상세히 설명한다. 기록 회로는 기록 라인들에 접속되어 기록 전류가 라인의 길이 방향을 따른 어느 하나의 방향으로 흐를 수 있게 한다. 제 1 기록 도체는 자기 요소의 위에 놓이는 것으로 가정되었으므로, +Y 방향으로의 기록 전류는 -X 방향으로 자계를 발생한다. 이 쌍의 셀들은 제 1 기록 도체(28)에 수직으로 동작하며 자기 요소의 아래에 놓이는 제 2 유형의 별도의 기록 도체(26, 27)를 가진다. 기록 도체들(26, 27)은 자기 요소의 아래에 놓이므로,+X 방향의 기록 전류는 -Y 방향으로 자계를 발생한다. 모든 기록 도체들은 자기 요소의 위에 또는 아래에 놓일 수 있음에 주목하자. 개선된 기록 선택도의 동일한 장점은 자기 요소에 대해 변화된 상대적 위치를 갖는 도체내의 전류 극성을 조정함으로써 얻어질 수 있다. 기록 도체들은 절연 재료에 의해 서로로부터 분리된다. 자화 방향의 회전은 바람직하게는 A와 B 사이의 형상(shape)의 차이에 의해 생성된다. 다양한 형상에 의해 X축 또는 Y축으로부터 멀어지는 자화 방향의 회전이 얻어진다. 평행사변형, 축을 따라 정렬되지 않은 직사각형, 부등변 사각형, 트렁케이트된 평행사변형 등이 이하에 설명된다. 크기는 동일하지만 시계방향 및 반시계 방향으로 X 축 또는 Y축으로부터 멀어지게 회전된 자화 방향을 갖는 셀 쌍을 생성하는 간단한 방법은 형상을 X축 또는 Y축을 중심으로 180도 회전시키는 것이다. 자화 방향을 따른 자기 요소의 두 자화 상태의 양방향 대칭으로 인해, X축 또는 Y축을 중심으로 한 180도 회전은 동일한 결과를 생성한다.
이제, 비대칭 셀 쌍, A 및 B에 대한 기록 선택도 개선에 대해 X축을 중심으로 회전하는 평행사변형을 예로하여 설명한다. 그러나, 자화 방향에 있어서 유사한 비대칭성을 갖는 어떤 형상의 쌍도 유사한 장점을 얻을 수 있다. 도 5a는 길이와 폭의 비율이 2:1인 60도 평행사변형에 대해, A 유형의 셀에서 자유 강자성 층의 두개의 안정된 자기 상태의 자화 방향(화살표(37, 39)로 나타냄)을 도시한다. 도 5b는 셀 A에 대응하는 에스터로이드 곡선을 도시한다. 도 5b의 에스터로이드 곡선의 비대칭성, 즉, 평행사변형 형상 셀의 스위칭 비대칭성은 안정한 자화 상태가 X축을 따라 정렬되지 않고 축을 이탈(2:1 60도 평행사변형에 대해 대략 20도만큼 탈축)한 사실에 기인한다. 이러한 A셀 에스터로이드 곡선의 형상은 우선 X축을 따른 길이방향을 갖는 직사각형 셀의 경우를 고려함으로써 이해될 수 있다. 안정한 자화 상태는 형상 이방성으로 인해 X축을 따라서이다. 즉, 최소의 정전기적 에너지 상태는 자극이 서로로부터 가장 멀리 떨어져있을 때이다. 이러한 사실은 잘 알려져 있으며, 직사각형 형상의 셀의 경우 인가된 자계의 각도가 X축에 대해 약 45도일 때보다 자계가 X축을 따라 인가될 때 상태를 스위칭시키기 위해 더 큰 자계가 요구되는 스테이너-볼파르쓰(Steiner-Wolfarth) 에스터로이드 곡선에 의해 설명된다. 이것은 자기 모멘트에 직접 대항하는 것보다 자구를 회전시키는 것이 더 용이하기 때문이다. 모멘트에 직접 대항하는 것은 개개의 자구에 대해 임의 배향을 강요함으로써 최종 자화 방향을 제로로 감소시킨다. 다른 한편, 회전에 의하면, 개개의 자구를 활동적으로 유리한 상태로 정렬시켜 유지할 수 있다. 따라서, 상태를 변화시키는 데 요구되는 인가 전계의 크기는 인가된 자계 방향이 안정한 자화 상태의 방향인 에스터로이드 곡선의 점을 향해 있을 때 더욱 크다. 평행사변형 셀이 고려되었을 때도 동일한 효과가 발생하지만, 인가 전계는 X축으로부터 회전된다. 도 5a에 도시된 바와 같이, 자화 방향은 평행사변형 형상에 의해 약 20도 회전된다. 최소 정전기적 에너지는 도 5a에 화살표(37, 39)로 표시된 바와 같이 자극이 대향하는 예각 코너(acute angle corners)에 위치할 때이다. 도 5b의 에스터로이드 곡선의 점 P에서 종단되는 인가된 자계 벡터는 스위치시키기 위한 최고의 인가 자계로서 X축으로부터 약 20도의 각도에 위치한다. 따라서, 양의 HX자계를 양의HY자계와 합성하면 에스터로이드 곡선의 점 P를 향해 배향된 최종 인가 자계 벡터가 얻어진다. 그러나, HY가 음이면, 인가 자계 벡터는 에스터로이드 곡선의 만곡된 측면의 중간점 M의 방향이 되고, 자화 방향을 스위칭시키는 데 약 50∼70 퍼센트 만큼의 최종 자계만이 요구된다.
도 6은 교번하는 장기판 패턴으로 배열된 두개의 A 및 B 유형의 평행사변형 셀을 갖는 MRAM 어레이를 도시한다. 도 7은, 3:1의 길/폭 비율을 갖고 60도 평행사변형 형상의 셀인 도 6의 A 및 B 셀에 대한 중첩하는 에스터로이드 곡선으로서, 쌍을 이루는 비대칭 셀에 의해 기록 마진이 제공된다.
도 6을 참조하면, 본 발명의 일실시예로서, 비대칭 쌍으로 된 두개의 상이한 형상의 메모리 셀(도 6에서 A 및 B 유형의 셀 형상으로 표시됨)이 장기판 패턴으로 기판상에 형성된 MRAM 어레이가 도시된다. 이 패턴은 두개 유형의 셀 형상이 장기판의 흑과 백 사각형처럼 교번하여 특정 셀의 가장 인접하는 모든 이웃 셀은 상이한 유형의 셀이 되므로 '장기판(checkerboard)'이라고 칭한다. 바람직하게는, 이들 두 유형의 셀은 자기 층의 형상에 의해 상이하며, 이러한 자기 층의 형상은 서로의 미러 영상이 되는데, 즉, 셀을 통과하는 축을 중심으로 한개 유형 셀의 형상을 180도 회전시키면 다른 유형의 형상이 된다. 따라서, 이들 두 유형의 셀은 자화 우세축과 관련하여 비대칭이기 때문에, 즉, 자화 우세축이 X축 또는 Y축중 어느 하나에 평행하지 않기 때문에 비대칭 셀 쌍으로 언급될 수 있다. 바람직한 패턴에서, 각각의 셀은 소정의 길이와 폭을 갖는 평행사변형 형상을 갖는다. 전도성 기록 라인(31, 33, 35)은 X축에 평행하고 셀 행의 아래에 위치되며, 전도성 기록 라인(30, 32, 34)는 Y축에 평행하게 배열되고 셀 열의 위에 위치된다. 기록 회로는 이들 기록 라인에 접속되어 기록 전류가 기록 라인들의 행 및 열을 통한 어느 방향으로 흐르게 함으로써 개개의 셀에 대한 기록을 가능하게 한다. 기록 라인들(31, 33,35)은 자기 요소의 아래에 위치되므로 +X 방향으로의 기록 전류에 의해 -Y 방향으로 자계가 발생한다. 마찬가지로, 기록 라인들(30, 32, 34)은 자기 요소의 위에 위치되므로 +Y 방향으로의 기록 전류에 의해 -X 방향으로 자계가 발생한다.
도 7을 참조하면, 점 S를 향하는 인가 자계 벡터를 인가함으로써 기록을 행하기 위해 A 유형 셀(도 6에서 셀(40))이 선택되었다고 가정하자. 점 S로의 자계 벡터는 라인(32)(도 6 참조)을 통한 -Y 방향의 기록 전류에 의해 야기되는 +HX성분과 라인(33)(도 6 참조)을 통한 +X 방향의 기록 전류에 의해 야기되는 -HY성분의 벡터 합이다. 점 S로의 벡터는 A 에스터로이드 곡선의 외부에 위치하므로, A 셀의 자유 층의 자화 방향은 180도 회전되고, A 셀의 자화 상태가 변화된다. 인가된 자계 벡터 S의 방향 및 크기는 기록 라인들, 예컨대, 셀(40)의 경우 라인들(33, 32)을 통한 기록 전류의 값을 적절히 선택함으로써 선택된다.
어레이내에서 Y축을 따라 가장 인접한 이웃 셀(도 6에서 셀(60))도 또한 +HX자계 성분의 영향을 받게 되는데, 이것은 인접한 셀이 -Y 방향으로만 라인(32)을 통과하는 기록 전류를 갖기 때문이다. 그러나, 셀(60)은 기록 라인(33)에 단지 인접하므로 훨씬 더 작은 값의 -HY자계 성분의 영향을 받는다. 점 V로의 벡터는 선택된 셀(40)에 대한 기록에 기인한 셀(60)에 대한 자계를 나타낸다. 도시된 바와 같이, 점 V는 B 셀 에스터로이드 곡선내에 위치하므로, 셀(60)은 자신의 상태를 유지하게 되고, 스위칭되지 않는다. 그러나, 도 6에서 알 수 있는 바와 같이, 셀(60)이 또한 A 셀인 경우, 모든 셀이 동일한 형상을 갖는 종래의 경우에서처럼 셀의 자기 상태는 스위칭된다. 이것은 점 V가 A 셀 에스터로이드 곡선의 외부에 놓이기 때문이다.
어레이내에서 X축을 따라 가장 인접하는 이웃 셀(도 6에서 셀(50))도 또한 -HY자계 성분의 영향을 받게 되는데, 이것은 이 셀도 +X 방향으로만 라인(33)을 통해 흐르는 기록 전류를 갖기 때문이다. 그러나, 셀(50)은 기록 라인(32)에 대해서는 단지 인접하기 때문에 훨씬 더 작은 값의 +HX자계 성분의 영향을 받는다. 점 W으로의 벡터는 선택된 셀(40)에 대한 기록에 기인한 셀(50)에 대한 자계를 나타낸다. 점 W은 B 셀 에스터로이드 곡선의 내부에 놓이므로, 셀(50)은 스위칭되지 않는다. 그러나, 셀(50)이 또한 A 셀인 경우, 이 셀은 자신의 상태를 유지하지 못하고 역시 스위칭된다. 이것은 점 W가 A 셀 에스터로이드 곡선의 외부에 놓이기 때문이다.
선택된 셀(40)로부터 떨어져 있지만 X 또는 Y 라인을 공유하는 셀들에 대한 자계 영향이 도 7에 점들 F로서 도시되어 있다. 도 7에서 에스터로이드의 회전은 임의 셀에 대한 안전 마진(safety margin) F, 즉, 곡선내에서 점들 F가 멀리 위치하는 정도를 감소시킬 수 있으므로, 자화의 회전은 선택된 셀을 기록하는 동안 셀들이 교란되지 않도록 약 30도를 초과해서는 안된다. 따라서, 자화의 회전은 바람직하게는 5도와 30도 사이이며, 가장 바람직하게는 약 15도이다.
장기판 패턴의 비대칭 셀을 사용함으로써 제공되는 부가의 기록 마진이 도 7의 사분면 ②에 사선으로 음영진 영역으로 도시되어 있다. 셀들(40, 50)에 대해 각 셀의 자유 층의 초기 자화 방향은 주로 -X 방향, 즉, A 및 B 평행사변형의 왼쪽 예각 코너를 향한다고 가정하자. 도 7의 사분면 ②에서의 점 S는 각기 라인(32, 33)을 통한 기록 전류에 의해 발생된 자계 HX및 HY의 벡터 합을 나타낸다. 라인(32)을 통한 기록 전류는 -Y 방향이고, 라인(33)을 통한 기록 전류는 +X 방향이다. 점 S는 A 에스터로이드 곡선의 외부에 있으므로 셀(40)의 자유 층의 자화 방향은 통상 +X 방향(셀의 오른쪽 예각 코너를 향한 방향)으로 변화된다. 그러나, 인접하는 B 셀(50)은 A 셀(40)의 미러 영상을 가지므로, 그의 에스터로이드 곡선은 Y축에 대한 A 셀 에스터로이드 곡선의 미러 영상이다. 사분면 ②에서 B 셀 에스터로이드 곡선은 인가된 자계 벡터가 놓이도록 설계된 영역에서 A 셀 에스터로이드 곡선의 외부에 놓인다. 대조적으로, 셀(50)이 셀(40)과 동일한 형상을 갖는 경우, 종래의 경우에서처럼 그의 에스터로이드 곡선은 셀(40)의 에스터로이드 곡선과 동일한 형상을 갖지만, 도 2b에서 종래예로 도시된 바와 같이 셀들의 특성 변화로 인해 곡선은 더 커지거나 작아지게 된다. 라인(33)을 통한 기록 전류에 기인한 -HY자계 성분은 이러한 셀(50)에서 동일한 반면에, 라인(32)을 통한 기록 전류에 기인한 HX자계 성분은, 셀(50)이 라인(32)에 인접한 라인(34)상에 놓이기 때문에 작아진다. 그러나, 셀의 가변성으로 인해 사분면 ②에서 에스터로이드 곡선의 정확한 위치는 예측할 수 없고, 따라서 기록 마진, 즉, 인접한 셀에 대한 사분면 ②에서의 두 에스터로이드 곡선의 간격은 정확히 예측될 수 없다. 그러나, 본 발명의 경우에는, 셀(50)에 대한 에스터로이드 곡선의 형상이 도 7에 도시된 바와 같이 또한 가변되므로, 셀간의 변동으로 인해 셀(50)의 에스터로이드 곡선이 더 작더라도 또는 셀(40)의 에스터로이드 곡선이 더 크더라도, 단지 에스터로이드 곡선 형상의 차만큼, 도 7의 사분면 ②에 사선으로 음영진 영역으로 도시된 바와 같이, 기록 마진이 제공된다.
셀들이 더욱 밀접하게 팩(pack)된 경우, 즉, 셀들의 사이즈가 동일하지만 간격이 감소한 경우, 점들 V 및 W는 점 S에 더욱 가깝게 이동하고, 비대칭 셀 쌍에 의해 얻어지는 비대칭 에스터로이드 곡선의 장점은 더욱 중요하게 된다. V 및 W 점들은 점 S에 더욱 가깝게 이동하는데, 이것은, 인접한 셀들에 대한 거리가 감소하고, 따라서, 이들 인접한 이웃 셀들에서의 자계 강도가 선택된 셀에서의 자계의 더욱 큰 부분으로까지 증가하기 때문이다.
셀(40)의 자유 층의 자화 방향은 통상 +X 방향인 경우에는 셀에 대한 기록은 사분면 ④에서 이루어지는데, 즉, 라인(33, 32)을 통한 기록 전류는 각기 -X 방향 및 +Y 방향이 된다. 따라서, A 셀을 통한 기록 전류를 사분면 ②에서의 +X(음의 HY자계) 및 -Y(양의 HX자계)로부터 사분면 ④에서의 -X(양의 HY자계) 및 +Y(음의 HX자계)로 또는 그 역으로 스위칭시킴으로써 모든 A 셀은 '1' 상태로부터 '0' 상태로또는 그 역으로 스위칭된다. 사분면 ④에서의 A 셀에 대한 기록은 단순히 기록 전류를 역전시키되 기록 전류의 값을 동일하게 유지함으로써 얻어진다. 이것이 도 7에서 점 T로의 인가 자계 벡터로 도시되어 있다. 이와 같이, 본 발명에 따라 장기판 패턴의 비대칭 셀 쌍을 사용함으로써 고정된 값의 기록 전류를 사용할 수 있게 되고, 또한 앞서 설명된 바와 같은 개선된 기록 마진이 제공된다. 마찬가지로, 도 7의 사분면 ① 및 ③에 도시된 바와 같이 B 셀을 통한 기록 전류를 두 양의 방향으로부터 두 음의 방향으로 또는 그 역으로 스위칭시킴으로써 모든 B 셀은 '1' 상태로부터 '0' 상태로 또는 그 역으로 스위칭된다. 4개의 모든 사분면에서 증가된 기록 마진을 얻을 수 있다.
도 7에서, HX의 크기는 HY의 크기보다 크고, 따라서, 점 S는 기록 자계의 자화 곤란축(Y)보다 용이축(X)에 더 가깝게 놓인다. 이것은 GMR 및 MTJ MRAM 어레이에서는 흔한 경우인데, 이것은 하나의 도체가 통상 디바이스와 접촉하게 되고 따라서 그 도체를 통한 전류가 인접한 근방에 있는 자기 요소에 고 자계를 생성하기 때문이다. 제 2 도체는 통상 디바이스로부터 절연되며 따라서 더 멀리 위치하고 또 유사한 기록 전류 레벨에 대해 더욱 작은 자계를 생성한다.
도 7에서, 점 S가 Y축보다 X축에 더욱 가까우면, 교번하는 장기판 패턴은 사선으로 음영진 영역으로 표시된 바와 같이 증가된 기록 마진을 제공한다. 사선으로 음영진 영역은 곡선 B가 곡선 A의 외부에 있는 경우이다(기록 자계의 HX성분이 HY성분보다 더 큼에 주목하자). 곡선 B가 외부에 놓이고 이웃 셀(50)(도 6 참조)이 B 유형이므로, 이웃 셀(50)은 더욱 높은 기록 마진에 바람직한 더욱 높은 기록 자계 임계치를 갖는다. 다음으로, HX가 HY보다 작은 상이한 경우를 생각해 보자. 점 C(X축 및 Y축으로부터 대략 등거리)에서 곡선 B 및 A는 교차하므로, 도 7의 영역 D에 도시된 바와 같이 HX가 HY보다 작을 때 곡선 B는 곡선 A의 외부에 놓인다. 유형 B의 인접 셀(50)에 대한 기록 자계 벡터가 영역 D내의 점을 향한 경우, 셀(50)은 바람직한 높은 자계 임계치를 갖지 않는다. 따라서, 임의 셀을 기록하기 위한 HX와 HY의 크기가 거의 동일한 경우, 또는 HY자계 크기가 HX자계보다 큰 경우, 다른 비대칭 셀 패턴이 바람직하다. 이러한 유형의 패턴이 도 8에 도시되어 있다.
도 8을 참조하면, 본 발명의 다른 실시예로서, 셀내의 자기 저장 요소의 자화 방향과 관련하여 비대칭인 두개의 상이한 셀(도 8에 A 및 B 셀로 표시됨)이 교번하는 라인 패턴으로 기판상에 형성된 MRAM 어레이가 도시되어 있다. 동일 유형의 셀이 자기 요소의 자화 곤란축 방향에 가장 근접한 축인 Y축을 따라 교번하는 행에 배치된다.
도 8에 도시된 바람직한 어레이에서, 각각의 셀은 소정의 길이 및 폭을 갖는 평행사변형 형상을 갖는다. 전도성 기록 라인(31', 33' 35')은 어레이 X축에 평행하고 셀 행의 아래에 위치되며, 전도성 기록 라인(30'.32' 34')(또한 센스 라인으로 사용됨)은 Y축에 사실상 평행하고 셀 열의 위에 위치된다. 기록 회로는 이들 기록 라인에 접속되어 A 및 B 유형의 셀을 기록하기 위해 앞서 설명된 바와 같이제어된다. A 유형 셀의 기록을 위해 선택된 셀(40')은 Y축을 따라 B 유형의 이웃 셀(60')에 인접한다. X축을 따른 이웃 셀(50')은 A 유형의 셀이다.
도 9는 도 6의 유사 도면으로서, 기록 자계 벡터의 원래 점들이 각각의 셀들(40', 60', 50')에 대한 자계를 나타내는 점들 S', V' 및 W'로 대체되어 도시되어 있다. 선택된 A유형의 셀(40')은 S'가 곡선 A의 외부에 놓이므로 기록된다. B 유형의 이웃 셀(60')은 V'가 곡선 B의 내부에 놓이므로 기록되지 않고, A 유형의 이웃 셀(50')은 W'가 곡선 A의 내부에 놓이므로 기록되지 않는다. 도 9에 사선으로 음영진 영역은 도 8에 따른 교번 라인 셀 배열을 선택함으로써 얻어지는 여분의 기록 마진을 표시한다.
다음으로, 도 10은 GMR 자기 요소를 갖는 본 발명의 다른 실시예로서, 도 10에서 A 및 B 셀로 표시되고 장기판 패턴으로 배열된 비대칭 GMR 스핀 밸브 자기 메모리 셀 쌍이 도시되며, 각각의 쌍은 서로 평행하지 않은 자화 우세축을 갖는 데이터 상태 저장용 자기 층을 갖는다. GMR 요소는 적어도 하나의 고정 자기 층과, 자화 방향에 의해 데이터를 저장하는데 이용되는 적어도 하나의 자유 자기 층을 갖되, 이들 두 층은 얇은 구리 층이 개재된 샌드위치 구조로 되어 있다. 바람직하게는, 셀 쌍중 하나의 셀, 예컨대, A 셀의 우세축은 기록 전류를 전달하는 도체(81)의 방향으로부터 반시계 방향으로 회전되고, 다른 하나의 셀, 예컨대, B 셀의 우세축은 셀 B를 위한 기록 전류를 전달하는 도체(83)로부터 동일한 양만큼 시계 방향으로 회전된다. 도 10에서, 셀 쌍은 X-Y 좌표계를 가정했을 때 Y축을 따라 놓여진 기록 도체(85)를 공유한다. 바람직하게는, 모든 도체들이 자기 요소의 위에 놓이지 않고, 기록 도체(85)는 자기 요소의 아래에 놓이고, 다른 기록 도체(81, 83)는 자기 요소의 위에 놓인다. 이와 같이 하여, 도체의 평균 간격이 최소화된다. 자기 요소와 도체들간의 절연 층은 최소량의 전류로 충분한 기록 자계를 생성하기에 실용적인 만큼 얇다. 기록 회로는 기록 라인들에 접속되어 기록 전류가 그들의 길이 방향을 따라 어느 방향으로 흐를 수 있게 한다. 앞서 설명된 기록 도체들에 부가하여, 센스 라인이 GMR 셀 스트링에 직렬로 접속된다. 센스 라인(87)은 저저항 금속 스티치 영역(88)에 의해 직렬 접속되는 요소(82, 84)와 같은 GMR 스핀 밸브 요소를 포함한다.
자화 방향의 회전은 바람직하게는 A 셀과 B 셀간의 형상의 차이에 의해 생성된다. 다양한 형상에 의해 X 축 또는 Y축으로부터 멀어지는 자화 방향의 회전이 얻어진다. 평행사변형, 축을 따라 정렬되지 않는 직사각형, 부등변 사각형, 트렁케이트된 평행사변형 등의 형상이 가능하다. A 셀과 B 셀에서 GMR 요소와 스티치 도체(88)간의 중첩 영역의 형성을 용이하게 하기 위해, 그리고, 셀간에 높은 팩킹 밀도를 제공하기 위해, 트렁케이트된 평행사변형이 바람직하다. 도 10의 A 및 B 셀에 대한 에스터로이드 곡선은 도 7에 도시된 것과 유사하다. 비대칭 A 및 B 셀 쌍에 대한 기록 마진은 도 7과 관련하여 앞서 설명된 것과 동일하다.
다음으로, 도 11을 참조하면, GMR 유형 MRAM 어레이는 셀의 곤란축에 가장 근접한 축(Y축)을 따라 교번하는 라인 패턴으로 기판상에 형성된 두개 유형 셀의 비대칭 쌍(도 11에 A 및 B 셀로 표시됨)을 이용한다. 이러한 배열은 요소 폭의 단지 일부를 커버하는 GMR 요소와 금속 스티치(88')간의 중첩 영역을 이용하므로, A및 B 유형 GMR 요소의 비대칭 형상에도 불구하고 센스 라인을 통해 흐르는 전류는 X축에 지배적으로 평행하다. 스티치 요소(88')는 모두 동일 라인상에 놓인다. X축에 평행한 기록 전류는 센스 라인(87')으로 전달된다. Y축에 평행한 기록 전류는 GMR 요소로부터 절연된 도체(85')로 전달된다. HY를 생성하는 기록 도체(87')가 GMR 요소에 인접 근방에 위치하므로 선택된 셀(40') 및 이웃 셀(60', 50')에 대한 기록 자계 벡터는 각기 도 9에서의 점들 S', V' 및 W'를 향하는 벡터이고, 도 9와 관련하여 설명된 바와 같이 증가된 기록 마진을 제공한다. 도 11의 실시예에서, 기록 도체(85')는 바람직하게는 GMR 요소 위에 놓이므로, GMR 요소는 유연한 표면상에 제조될 수 있다.
도 12a 내지 12e는 비대칭 셀 쌍의 다른 실시예를 예시한다. 도 12a는 부등변 사각형 셀로서, 회전 축은 X축이다. 도 12b는 Y축을 중심으로 회전된 부등변 사각형 셀을 도시한다.
도 12c 및 12d는 X축 및 Y축에 대해 경사진 전반적으로 직사각형 형상의 셀을 도시한다. 도 12c 및 12d의 전반적으로 직사각형 형상의 셀 각각은 전반적으로 자화 우세축과 일치하는 기하학적 대칭축을 갖지만, 기하학적 대칭축 및 자화 우세축이 X축 또는 Y축중 어느 하나에 평행하지 않으므로 이들 셀 형상은 여전히 비대칭이다. 도 12c의 전반적으로 직사각형 형상의 셀은 장축을 따라 좁아지는 단부를 가지며, 도 12d의 전반적으로 직사각형 형상의 셀은 원형 단부를 갖는다. 이들 셀 유형은, 미국 특허 제 5,757,695 호 및 제 4,731,757 호에 개시된 바와 같이 셀 단부의 급격한 변화에 의해 야기되는 복수 자구의 문제를 제거한다.
도 12e는 트렁케이트된 평행사변형 형상을 갖는 셀 쌍을 예시하며 회전 축은 Y축이다. 이와 같이, 본 발명에서는, 평행사변형 및 부등변 사각형 형상 셀의 단부가 뾰족하게 된 것으로 도시되었지만, 이러한 셀들은 그의 정점에서 유연한 형상의 코너를 가질 수도 있음을 알 수 있다.
본 발명에서, 바람직한 실시예는 서로의 미러 영상으로서 A 및 B 셀 유형을 가지지만, 이러한 셀 유형의 각각이 비대칭이기만 하면 되고, 즉, 셀은 X축 또는 Y축중 어느 하나에 평행하지 않은 자화 우세축을 갖는 형상을 갖기만 하면 된다. 따라서, 본 발명에서는 도 12a 내지 12e로부터 A 셀 유형들중 어느 하나를 선택하고 도 12a 내지 12e로부터 B 셀 유형들중 어느 하나를 선택하여 비대칭 쌍을 형성할 수 있다.
이상 본 발명이 바람직한 실시예를 참조하여 구체적으로 도시되고 설명되었지만, 당분야에 숙련된 자라면 본 발명의 사상 및 범주로부터 벗어나지 않고 형태 및 세부사항에 있어 다양한 변경이 가능함을 이해할 수 있을 것이다.
본 발명에 의하면, 셀들간에 자기 특성의 가변성이 존재하더라도 동작가능한 비휘발성 자기 메모리 어레이가 제공된다.

Claims (15)

  1. 비휘발성 자기 메모리 어레이(a nonvolatile magnetic memory array)에 있어서,
    ① 기판과,
    ② 다수의 자기 메모리 셀 어레이―상기 각 셀은 제 1 및 제 2 유형의 상이한 형상의 셀들중 하나이고, 상기 제 1 유형 셀은 상기 제 2 유형 셀 형상의 미러 영상(mirror image)인 형상을 가지며, 상기 제 1 및 제 2 유형 셀은 교번 패턴(an alternating pattern)으로 배열된 셀들의 어레이로서 상기 기판상에 형성됨―와,
    ③ 상기 기판상에 형성된 다수의 전도성 라인 행과,
    ④ 상기 기판상에 형성된 다수의 전도성 라인 열―상기 라인들의 행 및 열은 메모리 셀에 인접해서 교차함―
    을 포함하는 비휘발성 자기 메모리 어레이.
  2. 제 1 항에 있어서,
    상기 교번 패턴은 장기판 패턴으로서, 제 1 유형 셀에 가장 인접하는 모든 이웃 셀은 제 2 유형 셀인 비휘발성 자기 메모리 어레이.
  3. 제 1 항에 있어서,
    상기 교번 패턴은 교번하는 행 패턴으로서, 교번하는 행내의 셀은 모두 제 1 유형을 갖고, 상기 제 1 유형 셀을 갖는 행에 인접하는 행내의 셀은 모두 제 2 유형을 가지는 비휘발성 자기 메모리 어레이.
  4. 제 1 항에 있어서,
    상기 제 1 유형 셀은 전반적으로 비직사각형의 평행사변형(a nonrectangular parallelogram) 형상인 비휘발성 자기 메모리 어레이.
  5. 제 1 항에 있어서,
    상기 제 1 유형 셀은 전반적으로 트렁케이트된 평행사변형 형상인 비휘발성 자기 메모리 어레이.
  6. 제 1 항에 있어서,
    상기 제 1 유형 셀은 전반적으로 직사각형 형상으로서, 긴 변이 상기 라인 행 및 열들에 수직하지 않은 각도로 상기 기판상에 배열되는 비휘발성 자기 메모리어레이.
  7. 제 1 항에 있어서,
    상기 제 1 유형 셀은 전반적으로 부등변 사각형 형상인 비휘발성 자기 메모리 어레이.
  8. 제 1 항에 있어서,
    상기 셀들은 소정의 길이와 폭을 가지며, 상기 셀들의 길이의 단부는 전반적으로 유연하게 만곡된 비휘발성 자기 메모리 어레이.
  9. 제 1 항에 있어서,
    상기 메모리 셀은 거대 자기저항 메모리 셀(giant magnetoresistive memory cells)인 비휘발성 자기 메모리 어레이.
  10. 제 9 항에 있어서,
    상기 전도성 라인 행은 상기 거대 자기저항 메모리 셀과 상기 거대 자기저항메모리 셀을 상호접속시키는 전도성 스티치 영역(conductive stitch regions)을 포함하는 비휘발성 자기 메모리 어레이.
  11. 제 9 항에 있어서,
    상기 거대 자기저항 메모리 셀을 상호접속시키는 전도성 센스 라인(conductive sense lines)을 더 포함하는 비휘발성 자기 메모리 어레이.
  12. 제 1 항에 있어서,
    상기 메모리 셀은 자기 터널 접합 메모리 셀(magnetic tunnel junction memory cells)인 비휘발성 자기 메모리 어레이.
  13. 제 12 항에 있어서,
    상기 자기 터널 접합 메모리 셀의 각각은
    ㉮ 바람직한 방향으로 배향되고, 상기 라인들을 통해 흐르는 전류에 의해 야기되는 인가 자계의 존재시에 사실상 회전하지 않게 방지된 자화를 갖는 고정 강자성 층과,
    ㉯ 상기 메모리 셀에서 교차하는 두 라인들을 통해 동시에 흐르는 전류에 의해 야기되는 인가 자계의 존재시에 자유롭게 회전하는 자화를 갖는 자유 강자성 층과,
    ㉰ 상기 고정 강자성 층과 상기 자유 강자성 층 사이에 위치된 절연 터널 장벽 층(an insulating tunnel barrier layer)
    을 포함하는 비휘발성 자기 메모리 어레이.
  14. 자기 터널 접합(magnetic tunnel junction:MTJ) 메모리 셀로 된 비휘발성 자기 메모리 어레이에 있어서,
    ① 기판과,
    ② 상기 기판상에 형성된 제 1 평행 전도성 라인 세트와,
    ③ 상기 제 1 전도성 라인 세트에 전반적으로 수직이고 상기 제 1 전도성 라인 세트와 중첩되는, 상기 기판상에 형성된 제 2 평행 전도성 라인 세트―상기 제 2 전도성 라인 세트는 상기 기판 표면에 전반적으로 수직한 방향으로 상기 제 1 라인 세트로부터 이격되어 다수의 교차 영역을 규정함―와,
    ④ 다수의 자기 터널 접합 셀 어레이―상기 각 셀은 상이한 형상의 제 1 및 제 2 유형 셀중 하나로서 상기 기판상의 교차 영역에 형성되고, 상기 제 1 유형 셀중 하나가 상기 라인들중 하나에 전반적으로 평행한 축을 중심으로 180도 회전되었을 때 상기 제 1 유형 셀은 상기 제 2 유형 셀의 형상과 동일한 형상을 가지며, 상기 제 1 및 제 2 유형 셀은 장기판 패턴으로 상기 기판상에 배열됨―
    를 포함하는 비휘발성 자기 메모리 어레이.
  15. 비휘발성 자기 메모리 어레이에 있어서,
    ① 기판과,
    ② 상기 기판상에 교번 패턴으로 형성된 제 1 및 제 2 유형의 자기 메모리 셀 어레이와,
    ③ 상기 기판상에 형성된 다수의 전반적으로 평행한 전도성 라인 행과,
    ④ 상기 기판상에 형성된 다수의 전반적으로 평행한 전도성 라인 열―상기 라인 열은 상기 라인 행에 전반적으로 수직으로 배열되고, 상기 라인 행 및 열은 상기 메모리 셀에 인접하여 교차함―
    을 포함하되,
    상기 제 1 유형 셀 모두는 상기 라인 행에 대해 반시계 방향의 예각을 형성하도록 배향된 자화 우세축을 갖고, 상기 제 2 유형 셀 모두는 상기 라인 행에 대해 시계방향 예각을 형성하도록 배향된 자화 우세축을 갖는
    비휘발성 자기 메모리 어레이.
KR1019990048306A 1998-11-23 1999-11-03 비휘발성 자기 메모리 어레이 KR100310575B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/198,185 1998-11-23
US9/198,185 1998-11-23
US09/198,185 US6005800A (en) 1998-11-23 1998-11-23 Magnetic memory array with paired asymmetric memory cells for improved write margin

Publications (2)

Publication Number Publication Date
KR20000035187A KR20000035187A (ko) 2000-06-26
KR100310575B1 true KR100310575B1 (ko) 2001-11-02

Family

ID=22732343

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990048306A KR100310575B1 (ko) 1998-11-23 1999-11-03 비휘발성 자기 메모리 어레이

Country Status (6)

Country Link
US (1) US6005800A (ko)
KR (1) KR100310575B1 (ko)
CN (1) CN1170289C (ko)
MY (1) MY123905A (ko)
SG (1) SG81330A1 (ko)
TW (1) TW446942B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11170832B2 (en) 2018-11-14 2021-11-09 Samsung Electronics Co., Ltd. Magnetic memory devices

Families Citing this family (94)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6266267B1 (en) * 1999-03-04 2001-07-24 Pageant Technologies, Inc. Single conductor inductive sensor for a non-volatile random access ferromagnetic memory
US6134139A (en) * 1999-07-28 2000-10-17 Hewlett-Packard Magnetic memory structure with improved half-select margin
US6326637B1 (en) * 1999-10-18 2001-12-04 International Business Machines Corporation Antiferromagnetically exchange-coupled structure for magnetic tunnel junction device
US6424561B1 (en) * 2000-07-18 2002-07-23 Micron Technology, Inc. MRAM architecture using offset bits for increased write selectivity
US6236590B1 (en) * 2000-07-21 2001-05-22 Hewlett-Packard Company Optimal write conductors layout for improved performance in MRAM
US6979586B2 (en) * 2000-10-06 2005-12-27 Headway Technologies, Inc. Magnetic random access memory array with coupled soft adjacent magnetic layer
US6717836B2 (en) 2000-11-27 2004-04-06 Seagate Technology Llc Method and apparatus for non-volatile memory storage
US6522579B2 (en) * 2001-01-24 2003-02-18 Infineon Technologies, Ag Non-orthogonal MRAM device
US6590803B2 (en) * 2001-03-27 2003-07-08 Kabushiki Kaisha Toshiba Magnetic memory device
JP5019681B2 (ja) * 2001-04-26 2012-09-05 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP2002334972A (ja) * 2001-05-10 2002-11-22 Sony Corp 磁気メモリ装置
JP2002368196A (ja) * 2001-05-30 2002-12-20 Internatl Business Mach Corp <Ibm> メモリセル、記憶回路ブロック、データの書き込み方法及びデータの読み出し方法
US6404671B1 (en) 2001-08-21 2002-06-11 International Business Machines Corporation Data-dependent field compensation for writing magnetic random access memories
US6510080B1 (en) * 2001-08-28 2003-01-21 Micron Technology Inc. Three terminal magnetic random access memory
US6576969B2 (en) * 2001-09-25 2003-06-10 Hewlett-Packard Development Company, L.P. Magneto-resistive device having soft reference layer
US6570783B1 (en) * 2001-11-15 2003-05-27 Micron Technology, Inc. Asymmetric MRAM cell and bit design for improving bit yield
JP2003168785A (ja) * 2001-11-30 2003-06-13 Toshiba Corp 磁気ランダムアクセスメモリ
JP4461804B2 (ja) * 2001-12-14 2010-05-12 株式会社日立製作所 半導体装置
US6735111B2 (en) * 2002-01-16 2004-05-11 Micron Technology, Inc. Magnetoresistive memory devices and assemblies
US6735112B2 (en) * 2002-02-06 2004-05-11 Micron Technology, Inc. Magneto-resistive memory cell structures with improved selectivity
US6798691B1 (en) * 2002-03-07 2004-09-28 Silicon Magnetic Systems Asymmetric dot shape for increasing select-unselect margin in MRAM devices
JP3769241B2 (ja) 2002-03-29 2006-04-19 株式会社東芝 磁気抵抗効果素子及び磁気メモリ
US6724652B2 (en) * 2002-05-02 2004-04-20 Micron Technology, Inc. Low remanence flux concentrator for MRAM devices
JP3808799B2 (ja) * 2002-05-15 2006-08-16 株式会社東芝 磁気ランダムアクセスメモリ
US6891193B1 (en) * 2002-06-28 2005-05-10 Silicon Magnetic Systems MRAM field-inducing layer configuration
JP2004079632A (ja) * 2002-08-12 2004-03-11 Toshiba Corp 半導体集積回路装置
US6771533B2 (en) * 2002-08-27 2004-08-03 Micron Technology, Inc. Magnetic non-volatile memory coil layout architecture and process integration scheme
JP2004111437A (ja) * 2002-09-13 2004-04-08 Toshiba Corp 磁気記憶装置
JP3684225B2 (ja) * 2002-09-30 2005-08-17 株式会社東芝 磁気抵抗効果素子および磁気メモリ
JP2004128015A (ja) * 2002-09-30 2004-04-22 Sony Corp 磁気抵抗効果素子および磁気メモリ装置
US7068530B2 (en) * 2002-12-27 2006-06-27 Tdk Corporation Magnetoresistive effect element and memory device using the same
US7002228B2 (en) * 2003-02-18 2006-02-21 Micron Technology, Inc. Diffusion barrier for improving the thermal stability of MRAM devices
US7126200B2 (en) * 2003-02-18 2006-10-24 Micron Technology, Inc. Integrated circuits with contemporaneously formed array electrodes and logic interconnects
US6917087B2 (en) * 2003-02-21 2005-07-12 Micron Technology, Inc. Tilted array geometry for improved MRAM switching
JP2004288311A (ja) * 2003-03-24 2004-10-14 Toshiba Corp 半導体記憶装置及びその制御方法
US6927074B2 (en) * 2003-05-21 2005-08-09 Sharp Laboratories Of America, Inc. Asymmetric memory cell
US6816431B1 (en) * 2003-05-28 2004-11-09 International Business Machines Corporation Magnetic random access memory using memory cells with rotated magnetic storage elements
US7240275B2 (en) * 2003-08-05 2007-07-03 Hewlett-Packard Development Company, L.P. Logical data block, magnetic random access memory, memory module, computer system and method
JP2005064075A (ja) 2003-08-20 2005-03-10 Toshiba Corp 磁気記憶装置及びその製造方法
US7029941B2 (en) * 2003-08-25 2006-04-18 Headway Technologies, Inc. Magnetic random access memory designs with controlled magnetic switching mechanism
US6943040B2 (en) * 2003-08-28 2005-09-13 Headway Technologes, Inc. Magnetic random access memory designs with controlled magnetic switching mechanism by magnetostatic coupling
US6929957B2 (en) * 2003-09-12 2005-08-16 Headway Technologies, Inc. Magnetic random access memory designs with patterned and stabilized magnetic shields
US7264975B1 (en) 2003-09-25 2007-09-04 Cypress Semiconductor Corp. Metal profile for increased local magnetic fields in MRAM devices and method for making the same
US6794697B1 (en) 2003-10-01 2004-09-21 Hewlett-Packard Development Company, L.P. Asymmetric patterned magnetic memory
US20050073878A1 (en) * 2003-10-03 2005-04-07 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-sensing level MRAM structure with different magnetoresistance ratios
US7166881B2 (en) * 2003-10-13 2007-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-sensing level MRAM structures
US7057258B2 (en) * 2003-10-29 2006-06-06 Hewlett-Packard Development Company, L.P. Resistive memory device and method for making the same
US20050141148A1 (en) * 2003-12-02 2005-06-30 Kabushiki Kaisha Toshiba Magnetic memory
US7072209B2 (en) * 2003-12-29 2006-07-04 Micron Technology, Inc. Magnetic memory having synthetic antiferromagnetic pinned layer
US6946698B1 (en) 2004-04-02 2005-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM device having low-k inter-metal dielectric
US7211874B2 (en) * 2004-04-06 2007-05-01 Headway Technologies, Inc. Magnetic random access memory array with free layer locking mechanism
US7099176B2 (en) * 2004-04-19 2006-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Non-orthogonal write line structure in MRAM
US7265053B2 (en) * 2004-04-26 2007-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Trench photolithography rework for removal of photoresist residue
JP2005317739A (ja) * 2004-04-28 2005-11-10 Toshiba Corp 磁気記憶装置およびその製造方法
US20060039183A1 (en) * 2004-05-21 2006-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-sensing level MRAM structures
US20070279971A1 (en) * 2004-06-04 2007-12-06 Micron Technology, Inc. Modified pseudo-spin valve (psv) for memory applications
US7345854B2 (en) * 2004-07-13 2008-03-18 Headway Technologies, Inc. GMR sensor having a reference layer with movable magnetization
US7221584B2 (en) * 2004-08-13 2007-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM cell having shared configuration
KR100590563B1 (ko) * 2004-10-27 2006-06-19 삼성전자주식회사 멀티 비트 자기 메모리 소자와 그 동작 및 제조 방법
RU2310928C2 (ru) * 2004-10-27 2007-11-20 Самсунг Электроникс Ко., Лтд. Усовершенствованное многоразрядное магнитное запоминающее устройство с произвольной выборкой и способы его функционирования и производства
US7582923B2 (en) * 2004-11-16 2009-09-01 Nec Corporation Magnetic memory and manufacturing method for the same
US7170775B2 (en) * 2005-01-06 2007-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM cell with reduced write current
US7120046B1 (en) 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7371627B1 (en) 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US7858458B2 (en) 2005-06-14 2010-12-28 Micron Technology, Inc. CMOS fabrication
US7541632B2 (en) 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
JP2007027415A (ja) * 2005-07-15 2007-02-01 Toshiba Corp 磁気記憶装置
US20070019337A1 (en) * 2005-07-19 2007-01-25 Dmytro Apalkov Magnetic elements having improved switching characteristics and magnetic memory devices using the magnetic elements
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7416943B2 (en) * 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7557032B2 (en) * 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7973349B2 (en) 2005-09-20 2011-07-05 Grandis Inc. Magnetic device having multilayered free ferromagnetic layer
US7777261B2 (en) * 2005-09-20 2010-08-17 Grandis Inc. Magnetic device having stabilized free ferromagnetic layer
JP4594839B2 (ja) * 2005-09-29 2010-12-08 株式会社東芝 磁気ランダムアクセスメモリ、磁気ランダムアクセスメモリの製造方法、及び、磁気ランダムアクセスメモリのデータ書き込み方法
JPWO2007043358A1 (ja) * 2005-10-07 2009-04-16 コニカミノルタオプト株式会社 セルロースエステルフィルムの製造方法、セルロースエステルフィルム、偏光板及び液晶表示装置
JP4380693B2 (ja) * 2006-12-12 2009-12-09 ソニー株式会社 記憶素子、メモリ
KR100809724B1 (ko) * 2007-03-02 2008-03-06 삼성전자주식회사 터널링층을 구비한 바이폴라 스위칭 타입의 비휘발성메모리소자
US7486552B2 (en) * 2007-05-21 2009-02-03 Grandis, Inc. Method and system for providing a spin transfer device with improved switching characteristics
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
WO2008154519A1 (en) * 2007-06-12 2008-12-18 Grandis, Inc. Method and system for providing a magnetic element and magnetic memory being unidirectional writing enabled
JP2009252878A (ja) * 2008-04-03 2009-10-29 Renesas Technology Corp 磁気記憶装置
US7894248B2 (en) 2008-09-12 2011-02-22 Grandis Inc. Programmable and redundant circuitry based on magnetic tunnel junction (MTJ)
US7852660B2 (en) * 2008-10-08 2010-12-14 Seagate Technology Llc Enhancing read and write sense margins in a resistive sense element
US7881096B2 (en) 2008-10-08 2011-02-01 Seagate Technology Llc Asymmetric write current compensation
JP5441024B2 (ja) * 2008-12-15 2014-03-12 ルネサスエレクトロニクス株式会社 磁気記憶装置
JP5470602B2 (ja) * 2009-04-01 2014-04-16 ルネサスエレクトロニクス株式会社 磁気記憶装置
JP2011210830A (ja) * 2010-03-29 2011-10-20 Renesas Electronics Corp 磁気記憶素子および磁気記憶装置
JP2012209358A (ja) * 2011-03-29 2012-10-25 Renesas Electronics Corp 磁気記憶素子および磁気記憶装置
DE112013007035T5 (de) * 2013-06-29 2016-01-21 Intel Corporation Magnetelement für Speicher und Logik
US20150069555A1 (en) * 2013-09-09 2015-03-12 Shintaro SAKAI Magnetic memory
JP2021145025A (ja) * 2020-03-11 2021-09-24 キオクシア株式会社 磁気記憶装置及び磁気記憶装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4731757A (en) * 1986-06-27 1988-03-15 Honeywell Inc. Magnetoresistive memory including thin film storage cells having tapered ends
US5251170A (en) * 1991-11-04 1993-10-05 Nonvolatile Electronics, Incorporated Offset magnetoresistive memory structures
US5343422A (en) * 1993-02-23 1994-08-30 International Business Machines Corporation Nonvolatile magnetoresistive storage device using spin valve effect
US5640343A (en) * 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
US5792569A (en) * 1996-03-19 1998-08-11 International Business Machines Corporation Magnetic devices and sensors based on perovskite manganese oxide materials
US5793693A (en) * 1996-11-04 1998-08-11 Compaq Computer Corporation Cache memory using unique burst counter circuitry and asynchronous interleaved RAM banks for zero wait state operation
US5734606A (en) * 1996-12-13 1998-03-31 Motorola, Inc. Multi-piece cell and a MRAM array including the cell
US5757695A (en) * 1997-02-05 1998-05-26 Motorola, Inc. Mram with aligned magnetic vectors
US5768181A (en) * 1997-04-07 1998-06-16 Motorola, Inc. Magnetic device having multi-layer with insulating and conductive layers
US5828598A (en) * 1997-05-23 1998-10-27 Motorola, Inc. MRAM with high GMR ratio

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11170832B2 (en) 2018-11-14 2021-11-09 Samsung Electronics Co., Ltd. Magnetic memory devices

Also Published As

Publication number Publication date
CN1170289C (zh) 2004-10-06
KR20000035187A (ko) 2000-06-26
TW446942B (en) 2001-07-21
CN1254927A (zh) 2000-05-31
US6005800A (en) 1999-12-21
SG81330A1 (en) 2001-06-19
MY123905A (en) 2006-06-30

Similar Documents

Publication Publication Date Title
KR100310575B1 (ko) 비휘발성 자기 메모리 어레이
KR100893852B1 (ko) 자기 메모리 셀
US7339817B2 (en) Thermally-assisted switching of magnetic memory elements
US6990012B2 (en) Magnetic memory device
KR100339176B1 (ko) 복수의 자기 터널 접합을 구비하는 자기 메모리 소자
KR101009891B1 (ko) 자기 저항 메모리 셀, 자기 저항 메모리 셀의 매트릭스,자기 저항 메모리 셀의 매트릭스에 값을 기록하는 방법 및자기 저항 메모리 셀 제조 방법
US6368878B1 (en) Intentional asymmetry imposed during fabrication and/or access of magnetic tunnel junction devices
KR101000287B1 (ko) 향상된 저장 밀도를 갖는 다중-상태 ｍｒａｍ
US6236590B1 (en) Optimal write conductors layout for improved performance in MRAM
US5946228A (en) Limiting magnetic writing fields to a preferred portion of a changeable magnetic region in magnetic devices
KR20200005657A (ko) 자기전기 랜덤 액세스 메모리 어레이 및 그 동작 방법
US20010040778A1 (en) Limiting magnetoresistive electrical interaction to a preferred portion of a magnetic region in magnetic devices
US7589994B2 (en) Methods of writing data to magnetic random access memory devices with bit line and/or digit line magnetic layers
US20090268515A1 (en) Twin-Cell Semiconductor Memory Devices
US8767446B2 (en) Multi-bit spin-momentum-transfer magnetoresistence random access memory with single magnetic-tunnel-junction stack
JP2000030434A (ja) 磁気メモリセル
US7075819B2 (en) Closed flux magnetic memory
US6873542B2 (en) Antiferromagnetically coupled bi-layer sensor for magnetic random access memory
US20070030723A1 (en) Magnetic memory arrays
US6816402B2 (en) Row and column line geometries for improving MRAM write operations
JP4886963B2 (ja) 磁気メモリ素子
KR20050085158A (ko) 자기 저항 메모리 셀 어레이, 그의 기록 방법과 제조 방법및 비휘발성 메모리
KR100902850B1 (ko) 자기 랜덤 액세스 메모리의 정보판독방법
KR100931555B1 (ko) 자기 랜덤 액세스 메모리의 정보기록방법
JP2005094003A (ja) サイズと動作マージンとが拡大された磁気メモリアレイ

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110902

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee