KR100289800B1 - 절연막의 형성방법 - Google Patents

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히로시 이와타
세이조 가끼모토
도시마사 마쯔오까
마사유끼 나까노
다까시 후꾸시마
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마찌다 가쯔히꼬
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Abstract

MOSFET의 미세화라는 발전에 따라, 게이트 절연막과 커패시터 절연막은 좀 더 얇은 두께와 좀더 양질의 막을 가지는 것이 요구되고 있다. 따라서 본 발명은 누설 전류와 전자 트랩을 야기시키는 수소원자가 절연막에 포함되는 것을 방지하는 한편, 양질의 절연막을 형성하기 위한 방법을 제공하는 것이다. 본 발명의 방법은 적어도 질소를 포함하는 분자 가스를 이용하는 것으로서, 상기 가스는 산소원자를 포함하지 않고 질소원자와 수소원자의 결합(N-H)를 가지지 않고 가스가 분해되었을 때 단원자 질소를 발생시키는 화합물이다.

Description

절연막의 형성방법
본 발명은 반도체 전자 디바이스에 사용되는 절연막의 형성 방법, 및 특히 절연 게이트형 전기장 효과 트랜지스터(FET)의 게이트에 사용하기 위한, 수소 원자를 거의 포함하지 않는 절연막의 형성 방법에 관한 것이다.
초대규모 집적(Very Large Scale Integration)과 같은 MOS(금속 산화막 반도체)FET의 미세함에 관한 발전은, 얇고 열적으로 안정한 게이트 절연막을 형성하는 기술의 진보에 거의 달려 있다. 이것은 디바이스의 신뢰성 및 성능은 게이트 절연막의 특성에 크게 좌우되기 때문이다. 게이트 절연막으로서, 실리콘 열-산화막(SiO2)이 통상적으로 사용되었다. 그러나, 통상적으로 MV/cm 단위의 고 전기장이 게이트 산화막 막에 가해지므로, 고 전기장에 의한 유전체 파괴, 핫 캐리어에 의한 표면 상태의 생성 및 캐리어 포집에 의한 특성 변질 등이 문제로서 나타난다. 특히, 최근의 MOSFETs의 게이트 산화막은 10nm 이하의 두께를 갖는 매우 얇은 산화막을 필요로 하므로 전술한 문제점은 보다 심각하게 된다. 5nm 이하의 두께를 갖는 게이트 산화막의 경우, 천연 산화막의 영향에 의해 막의 질이 변질될 뿐만 아니라 막 두께의 조절도 달성하기가 어렵게 된다. 상술한 바와 같이, 게이트 산화막의 두께 감소는 거의 한계에 다다르고 있다.
산화막의 한계를 극복하기 위한 시도로서, 암모니아(NH3)로 질화시키는 방법 및 일산화 질소(NO), 산화이질소(N2O) 또는 이산화 질소(NO2)와 같은 질소 및 산소의 화합물 가스로 산화 질화시키는 방법이 시험되었다.
전자의 방법에 의하면, 고온의 암모니아 분위기에서 산화막을 가열하므로써 산화막보다 미세한 구조를 갖는 질화된 산화막이 형성되며, 그로 인해 응력 저항이 개량된다. 그러나, 암모니아로 질화시키는 방법에 따르면, 다량의 수소(H)가 질소(N)와 함께 산화막으로 유입되어 Si-H 및 Si-N-H와 같은 화합물 종이 생성된다. 상기 화합물 종은 전자 트랩으로서 작용하여 MOSFET의 문턱 전압을 변화시킨다. 이것은 디바이스의 장기간의 신뢰성의 관점에서 문제가 된다. 질소에 의한 미세 전개 효과와 함께 암모니아 문제를 극복하기 위한 방법으로서, 일산화 질소(NO), 산화 이질소(N2O), 이산화 질소(NO2) 등의 분위기하의 고온에서 산화막을 가열시킴으로써 미세 구조를 갖는 산화-질화막을 형성하는 방법이, Makoto Yasuda, Nagaru Fukuda 등에 의해 일본 특허 출원 공개 평성 5-160114호에 발표된 문헌에 개시되어 있다. 상기 방법은 산화막에서 Si-H 및 Si-N-H와 같은 화합물 종을 증가시킴 없이응력 저항을 개량할 수 있으므로, 본 방법은 암모니아를 사용하는 전자의 방법에 비해 매우 신뢰성이 있는 절연막 형성 기술로서 유망한 것으로 생각된다.
반면에, 작업 속도를 증가시키고 또 VLSI의 전력 소비를 절감할 목적으로 MOSFET의 얇은 게이트 산화막에 관한 시도가 있어 왔다. 여기서 직접 터널링에 의한 게이트 누설(gate leak)은 3nm 이하의 막 두께 치수에 있어서 중요시 된다. 이러한 것을 피하기 위한 방법으로서, 미세 구조를 발전시킴으로써 게이트 면적을 감소시키기 위한 방법이 H. S. Momose 등에 의해 1994년에 International Electron Devices Meeting Technical Digest(593-597쪽)에 보고되었다. 절연막 두께가 클 때라도, 게이트 용량을 질화막과 같은 고-유전체 막과 함께 크게 하기 위한 방법이, 예컨대 X. J. Wang 등에 의해 1995년에 VLSI Technology Symoposium Digest (109-110쪽)에 제안되었다.
그러나, 게이트 절연막이 게이트 절연막의 신뢰성을 보장하기 위해 일산화 질소(NO), 산화 이질소(N2O) 또는 이산화 질소(NO2)와 같은 질소 및 산소의 화합물 가스 분위기하에서 산화-질화된 경우에는 산화 및 질화가 동시에 진행된다. 따라서, 막 두께 및 막내의 질소 밀도가 독립적으로 조절될 수 없는 문제뿐만 아니라 막내의 질소 밀도가 증가되기 어렵기 때문에 막이 질화되기 어려운 문제점이 있다. 질화를 목적으로 암모니아을 사용한다면, 다량의 수소(H)가 질소(N)와 함께 산화막으로 유입되어 -H 라디칼과 같은 화합물 종이 생성된다. 이러한 화합물 종은 전자 트랩으로 작용하여 MOSFET의 문턱 전압을 변화시킨다. 이것은 디바이스의 장기간의 신뢰성을 저하시키는 문제점을 가지고 있다.
게이트 산화막의 두께 감소가 3nm 이하의 막 두께로 진행되면, 직접 터널링에 의한 게이트 누설을 억제하는 한편, 질화막을 사용함으로써 큰 게이트 용량이 보장될 수 있다. 그러나, 암모니아로 질화시키거나 또는 암모니아 및 실란계 가스로 CVD하는 것이 이 경우에 사용되고, 이것은 다량의 수소가 막으로 유입되어 다량의 전자 트랩 및 표면 상태를 형성하는 문제를 야기시켰다. 특히, 다량의 전자 트랩이 존재하는 경우, 풀레-프렌켈 전도(Poole-Frenkel conduction)에 의한 전류가 흐르고, 이것은 게이트 누설 증가를 야기시킨다.
게이트 절연막 뿐만 아니라 커패시터 절연막과 같은 절연막은, 디바이스 특성이 누설 전류, 전자 트랩, 표면 상태 등에 의해 열화되는 문제점을 안고 있다.
본 발명은 반도체 전자 디바이스에 사용되는 높은 신뢰성의 절연막을 형성하고자 하는 것이 그 목적이다.
도 1은 본 발명에 사용된 트리알릴아민의 구조식이다.
도 2는 300℃에서 트리알릴아민의 분해 반응에 대한 질량 분광 분석의 결과를 도시하는 그래프이다.
도 3은 본 발명의 절연막 형성 방법의 제 1 실시예에 따른 형성 공정을 도시한 도면이다.
도 4는 본 발명의 절연막 형성 방법의 제 2 실시예에 따른 형성 공정을 도시한 도면이다.
도 5는 본 발명의 절연막 형성 방법의 제 3 실시예에 따른 형성 공정을 도시한 도면이다.
도 6은 본 발명의 절연막 형성 방법의 제 4 실시예에 따른 형성 공정을 도시한 도면이다.
도 7은 본 발명의 절연막 형성 방법의 제 5 실시예에 따른 형성 공정을 도시한 도면이다.
도 8은 본 발명의 절연막 형성 방법의 제 6 실시예에 따른 형성 공정을 도시한 도면이다.
도 9는 본 발명의 절연막 형성 방법의 제 7 실시예에 따른 형성 공정을 도시한 도면이다.
도 10은 본 발명의 절연막 형성 방법의 제 8 실시예에 따른 형성 공정을 도시한 도면이다.
도 11은 본 발명의 절연막 형성 방법의 제 1 실시예의 가열 사이클에 대해 설명하고 있는 그래프이다.
도 12는 본 발명의 절연막 형성 방법의 제 2 실시예의 가열 사이클에 대해 설명하고 있는 그래프이다.
도 13은 본 발명의 절연막 형성 방법의 제 3 실시예의 가열 사이클에 대해 설명하고 있는 그래프이다.
도 14는 본 발명의 절연막 형성 방법의 제 4 실시예의 가열 사이클에 대해 설명하고 있는 그래프이다.
도 15는 본 발명의 절연막 형성 방법의 제 5 실시예의 가열 사이클에 대해 설명하고 있는 그래프이다.
도 16은 본 발명의 절연막 형성 방법의 제 6 실시예의 가열 사이클에 대해 설명하고 있는 그래프이다.
도 17은 본 발명의 절연막 형성 방법의 제 7 실시예의 가열 사이클에 대해 설명하고 있는 그래프이다.
도 18은 본 발명의 절연막 형성 방법의 제 8 실시예의 가열 사이클에 대해 설명하고 있는 그래프이다.
도 19는 본 발명의 절연막 형성 방법을 실시하기 위한 장치의 개략도이다.
따라서, 수소 원자가 절연막으로 유입되는 것을 방지하는 절연막을 수득하고, 전자 트랩 및 표면 상태를 감소시키며 또 풀레-프렝켈 전도에 의한 누설 전류를 감소시키는 방법을 제공하는 것이 본 발명의 목적이다.
상술한 목적을 달성하기 위해서, 최소한 질소를 함유하는 분자 가스에 의해 실리콘 기판상에 절연막을 형성시키는 방법을 제공하는데, 이때 상기 질소 원자를 함유하는 분자 가스는 산소 원자를 전혀 포함하지 않고 질소 원자 및 수소 원자간의 결합(N-H)을 전혀 갖지 않는 화합물이며, 또 분해될 때 단원자 질소를 생성하는 가스이다.
상기 가스는, 에컨대 트리알릴아민((C3H5)3N), 에틸아지드(C2H5N3) 등 또는 이들과 질소(N2), 아르곤(Ar) 등 불활성 가스의 혼합 가스이다.
본 발명의 제 1 실시예의 절연막 형성 방법에 따르면, 질소를 함유하는 분자 가스는 산소를 전혀 포함하지 않으므로, 산화-질화가 질소 및 산소의 화합물 가스, 예컨대 일산화 질소(NO), 산화 이질소(N2O) 및 이산화 질소(NO2)의 분위기에서 실시되는 경우와 달리 산화가 전혀 수반되지 않은 상태에서 질화를 달성할 수 있다. 더욱이, 질소를 함유하는 분자 가스는 질소 및 수소원자간의 결합(N-H)을 전혀 포함하지 않기 때문에, 절연막에서 질화에 의해 수반되는 수소 원자의 함량은 암모니아로 질화시키는 것과는 달리 감소시킬 수 있다. 그 결과, 소량의 전자 트랩 및 표면 상태만을 초래하고 또 풀레-프렝켈 전도 메카니즘에 의한 전류는 감소될 수 있다. 더욱이, 직접 터널링을 일으키는 3nm 이하의 게이트 산화막 막을 형성함이 없이 상기 질화법에 의해 실리콘 기판상에 질화막을 형성함으로써, 큰 게이트 용량은 게이트 누설을 억제하는 한편 큰 게이트 용량이 보장되어 MOSFET의 전류 구동 능력이 향상되게 된다.
또, 질소를 함유하는 분자의 상기 가스가 하나 이상의 아민 또는 아지드인 절연막 형성 방법을 제공한다.
또, 상기 아민이 트리알릴아민인 절연막 형성 방법을 제공한다.
상기 트리알릴아민((C3H5)3N)은 도 1 에서 도시된 구조를 갖는다. 300℃에서 트리알릴아민의 분해에 대한 질량 분광 분석의 결과는 도 2 에 도시하였다. 이 도면은, 질소원자 및 탄소원자간의 결합(N-C)은 분해되기 용이하고 또 단원자 질소가 생성됨을 보여주고 있다.
또, 상기 아지드가 에틸아지드인 절연막 형성 방법을 제공하고 있다.
에틸아지드는 승온하에서 하기의 분해 반응이 일어난다.
C2H5N3→ C2H5+ N3
N3→ N2+ N
상기 분해 반응을 통해 단원자 질소(N)가 생성된다. 질소를 함유하는 분자 가스는 알칼리 금속염이 아니므로 어떠한 알칼리 금속도 절연막으로 유입되지 않는다.
상기 가스는 질소원자 및 수소원자간의 결합(N-H)을 전혀 갖지 않고, 또 수소원자는 생성된 유기 물질로 유입되므로, 암모니아로 질화시키는 것과는 달리 소량의 수소원자만이 질화와 동시에 절연막으로 유입될 수 있다.
본 발명의 제 2, 제 3 및 제 4 실시예의 절연막 형성 방법에 의하면, 아민 또는 아지드가, 제 1 실시예의 상술한 단원자 질소를 생성시키는 질소를 함유하는 분자 가스로서 사용된다. 이 경우, 아민의 질소를 함유하는 분자 가스의 열분해에 의해 생성된 단원자 질소는 유리한 질화 반응을 일으킨다. 특히, 제 2 실시예를 위한 아민으로서 트리알릴아민((C3H5)3N) 및 아지드로서 에틸아지드(C2H5N3)를 사용하는 것이 바람직하다. 에틸아지드는 알칼리 금속 염이 아니므로 절연막내로 알칼리 금속을 포함시킴으로써 생성되는 이동 전하는 제거될 수 있다.
또, 질소를 함유하는 상기 분자 가스가 감압하에서 사용되는 절연막 형성 방법을 제공한다.
본 발명의 제 5 실시예의 절연막 형성 방법에 의하면, 감압하에서 질소를 함유하는 분자 가스를 사용함으로써, 질소를 함유하는 상술한 분자 가스의 열분해가 촉진되고 또 생성된 원자 질소의 수명이 연장되어 질화가 효과적으로 실시될 수 있게 한다. 더욱이, 질소를 함유하는 분자의 상술한 가스 또는 특히 유기 물질의 열 분해에 의해 생성되는 물질이 실리콘 기판 표면에 부착되더라도, 쉽게 제거될 수 있다. 질소를 함유하는 분자의 상술한 가스가 트리알릴아민과 같은 액화 가스인 경우에는, 증기압보다 낮게 압력을 감소시킴으로써 반응 관으로 직접 도입시킬 수 있다. 상술한 바와 같이 배열하므로써, 질화 효율(원하는 두께를 수득하기 위해 필요한 가스의 양)은 개량되고, 또 웨이퍼 표면에 유기 물질이 부착되는 것을 막을 수 있다.
또, 질소를 함유하는 분자의 상기 가스가 상온 및 상압에서 액체이고 또 상기 액체에서 불활성 가스의 폭기에 의해 공급되는 절연막 형성 방법을 제공한다.
본 발명의 제 6 실시예의 절연막 형성 방법에 의하면, 질화 공정은 가스의 증기압 이상인 압력 또는 상압에서 일어나는데, 이는 고-진공 쳄버가 필요하지 않는 단순한 산화 및 질화 반응 쳄버의 사용을 가능케 한다.
또, 질화막이 질소를 함유하는 분자의 상기 가스에 의해 실리콘 기판상에 형성되고 또 그런 다음 산화성 가스를 포함하는 분위기에서 열처리시키는 절연막 형성 방법을 제공한다.
본 발명의 제 7 실시예의 절연막 형성 방법에 따르면, 질화막에서 질소 원자의 현수 결합(dangling bond)은 산화에 의해 감소될 수 있다. 더욱이, 산화막은 질화막 및 실리콘 기판간의 경계면에서 생성되므로, 실리콘 기판 및 절연막간의 경계면이 만족스럽게 만들어 질 수 있다. 따라서, 질화막에서 전자 트랩 및 표면 상태를 더 감소시킬 수 있으며, 또 풀레-프렝켈 전도 메카니즘에 의한 누설 전류를 더 감소시킬 수 있다. 더욱이, 유기 화합물계 질소를 함유하는 분자의 가스가 사용되면, 유기 화합물계 가스로부터 생성되어 실리콘 기판에 부착된 유기 물질을 제거할 수도 있다. 상기와 같이 배열하므로써, 예컨대 게이트 전극을 형성할 때 게이트 전극 및 게이트 절연막간의 경계면의 가장자리로의 유기 물질의 유입을 방지할 수 있다.
또, 실리콘 기판의 표면을 산화시킨 다음, 질소를 함유하는 분자의 상기 가스를 포함하는 분위기에서 열처리시킴으로써 산화막을 생성하는 절연막 형성 방법을 제공한다.
본 발명의 제 8 실시예의 절연막 형성 방법에 따르면, 질화막은 산화막 막 및 실리콘 기판간에 형성되고, 또 소량의 수소만이 질화막에 존재한다. 따라서, 소량의 전자 트랩 및 표면 상태를 갖는 산화-질화막을 형성시킬 수 있다. 더욱이, 산화 및 질화가 별도의 공정에서 실시되므로, 막 두께 및 질소 밀도는 독립적으로 제어될 수 있고 또 질소 밀도는 증가할 수 있다.
본 발명은, 예시일 뿐 본 발명을 한정하는 것이 아닌 하기의 상세한 설명 및 첨부 도면으로부터 보다 완전하게 이해될 수 있다.
실시예
본 발명의 절연막 형성 방법의 바람직한 실시예를 첨부 도면을 참고로 하여 하기에 상세하게 기술한다. 설명을 위해 사용된 수치는 크기, 모양 및 본 발명을 이해할 수 있는 정도로 성분의 배치를 단순히 개략적으로 나타내고 있음을 주의하여야 한다.
우선, 본 발명의 방법을 실시하기 위한 바람직한 장치를 기술한다. 도 19 는 절연막 형성 장치에 대한 개략도이다. 이 장치는 전처리 카세트 실(113), 세정실(114), 산화 및 질화 쳄버(115) 및 후처리 카세트 실(116)을 갖고 있다. 전처리 카세트 실(113) 및 후처리 카세트 실(116)에는 각각의 캐리어(111) 및 (119)를 전치시키거나 지지하기 위한 스테이지(112A) 및 (112D)가 제공되어 있다. 세정실(114) 및 산화 및 질화 쳄버(115)에는 각각 웨이퍼를 전치시키거나 또는 지지하기 위한 스테이지(또는 웨이퍼 홀더) (112B) 및 (112C)가 제공되어 있다. 전처리 카세트 실(113), 세정실(114), 산화 및 질화 쳄버(115) 및 후처리 카세트 실(116)은 경로(117A), (117B) 및 (117C)를 통해 연속적으로 연결되어 있다. 경로(117A), (117B) 및 (117C)는 전처리 카세트 실(113), 세정실(114), 산화 및 질화 쳄버(115) 및 후처리 카세트 실(116)의 내부에 있는 압력 및 분위기가 독자적으로 제어될 수 있도록 각각의 경로를 차폐할 수 있는 밸브(118A), (118B) 및 (118C)가 함께 설치되어 있다. 이 장치는 웨이퍼(110)를 하나씩 또는 몇 개씩 처리할 수 있다.
전처리 카세트 실(113)은 밸브(118A)가 닫힌 채로 개방되고, 웨이퍼(110)는 캐리어(111)에 놓인 채로 전처리 카세트 실(113) 내부에 위치한다. 상기 상태에서, 실내의 분위기는 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체되거나 산소와 습기가 가능한 한 크게 감소되도록(구체적으로 분자 밀도 1012cm-3이하, 바람직하기로는 1011cm-3이하) 고진공 상태로 만들어진다. 세정실(114) 내의 분위기는 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체되거나 산소와 습기가 가능한 한 크게 감소되도록(구체적으로 분자 밀도 1012cm-3이하, 바람직하기로는 1011cm-3이하) 고진공 상태로 만든 다음, 전처리 카세트 실(113)에 놓인 웨이퍼(110)는 경로(117A)를 통해 세정실(114)로 전달된다. 세정실(114)에서는 습식 또는 건식 세정을 실시하여 웨이퍼(110)의 실리콘 표면을 깨끗하게 하고 어떠한 자연 상태의 산화막도 배제시킨다. 세정실(114)은 습식 세정 또는 상압 건식 세정의 경우에 내부적으로 불활성 가스 분위기를 갖게 되므로, 전처리 카세트 실(113)내의 분위기는 불활성 가스에 의해 예비적으로 대체된다. 세정실(114)의 내부는 저압 건식 세정의 경우에 진공으로 되므로, 전처리 카세트 실(113)은 예비적으로 진공으로 된다.
세정 공정 후, 웨이퍼(110)는 경로(117B)를 경유해 산화 및 질화 챔버(115)로 이동된다. 그러므로, 이동 전에, 산화 및 질화 챔버(115) 내의 분위기는 질소 가스 또는 아르곤 가스와 같은 불활성 가스로 예비적으로 대체되거나 산소와 습기가 가능한 한 크게 감소되도록(구체적으로 분자 밀도 1012cm-3이하, 바람직하기로는 1011cm-3이하) 고진공 상태로 만들어진다. 세정실(114)과 산화 및 질화 챔버(115)의 내부를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스의 분위기로 만들거나 고진공 상태로 만들므로써, 깨끗하고 어떠한 자연상태의 산화막도 없는 웨이퍼(110)가 공기 분위기에 노출되지 않고 산화 및 질화 챔버(115)에 도입될 수 있다. 산화 및 질화 챔버(115)은 저항 가열형 노 또는 램프 가열 시스템 장치이어도 좋고, 산화 및 질화반응용 반응 관이 내부에 제공된다. 또한, 산화 및 질화 챔버(115)은 웨이퍼를 하나씩 처리하는 것일 때, 내부 공간이 작으므로 고속으로 분위기를 바꿀 수 있고, 그에 따라 막 두께 조절성을 개선시킬 수 있다. 더욱이, 산화 및 질화 챔버(115)은 저압에서도 산화 및 질화를 실시할 수 있다. 질화시키기 위한 질소를 함유하는 분자의 가스로서 트리알릴아민이 본 실시 형태에서 사용된다. 트리알릴아민은 액화 가스(정상 상태에서의 비점 155℃)이므로, 질소 가스(N2) 또는 아르곤 가스(Ar) 등을 폭기시킴으로써 상압 이상이나 그의 증기압 이상에서 반응 관에 도입된다. 질화막이 100 Pa 이하의 압력에서 형성될 때 트리알릴아민이 증기화되므로 트리알릴아민 가스 자체가 도입될 수 있다. 트리알릴아민 이외에 아민으로서 모노메틸디알릴아민 (C3H5)2N-CH3또는 디메틸모노알릴아민 (C3H5)2N-C3H5를 사용하거나 질소 함유 분자의 가스로서 일반 알킬아민을 사용할 수 있다. 에틸아지드 C2H5N3이외에 아지드로서 알킬아지드와 같은 질소 함유 분자 가스를 일반적으로 사용할 수 있다. 상술한 이들 질소 함유 분자의 가스 각각은 분자량이 증가함에 따라 상온 및 상압에서 액체인 액화 가스로 되는 경향이 있다.
산화 및 질화 공정 후, 웨이퍼(110)는 경로(117C)를 통해 후처리 카세트 실(116)로 이송된다. 웨이퍼(110)는 밸브(118C)가 닫히고 후처리 카세트 실(116)이 상압에 있는 상태에서 꺼내진다. 본 장치는 산화 및 질화 공정까지 실시하지만, 본 발명은 이에 한정되지 않는다. 산화 및 질화 챔버(115)과 후처리 카세트 실(116) 사이에 밸브를 갖는 경로를 통해 챔버에 CVD(Chemical Vapor Deposition)를 제공함으로써 게이트 전극 형성까지의 연속 공정이, 웨이퍼(110)를 공기 분위기에 노출시키지 않고 이루어질 수 있다.
본 장치를 사용함으로써, 웨이퍼(110)는 실리콘 표면을 깨끗하게 유지한 채 산화 및 질화용 반응 관으로 도입될 수 있다. 그러므로, 자연 산화막이 없는 게이트 절연막이 형성될 수 있다.
(제 1 실시예)
본 발명의 절연막 형성의 제 1 실시예가 게이트 전극의 절연막에 적용되는 경우를 설명한다. 도 3 과 도 11 은 본 실시예의 절연막 형성 방법을 설명하기 위한 가열 주기의 그래프 및 공정도를 나타낸다. 도 11 에서 가열 주기는 세로축 좌표를 따라 작도된 노 내부 온도나 웨이퍼 온도와 가로축 좌표를 따라 작도된 공정 시간으로 나타내진다. 본 실시예에서는 저항 가열형 노 또는 램프 가열 시스템 장치가 사용된다.
세정실(114)(도 19 참조)에서 실리콘 기판(1)을 세정함으로써, 그 표면은 깨끗하게되고 어떠한 자연 산화막도 존재하지 않게 된다. 이어서, 세정실내의 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하거나 또는 10-4내지 10-6Pa의 고진공을 형성함으로써, 실리콘 기판(1)을 산소와 수분이 극히 감소된 분위기로 옮긴 다음, 산소 및 수분이 극히 감소된 분위기 중에 유지된 챔버(115)의 산화 및 질화반응용 관에 위치시킨다. 이때 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하거나 또는 10-4내지 10-6Pa의 고진공을 형성함으로써 미리 산소 및 수분을 감소시킨다.
그런 다음, 상기 분위기 중에서 기판의 온도(도 11 의 V1에 해당)를 증가시킨다. 이 공정을 통해, 온도 상승 단계에서 산화가 억제되며 깨끗하고 어떠한 자연 산화막도 존재하지 않는 실리콘 표면이 유지될 수 있다. 이어서, 저항 가열형 노의 경우에는 노 내부 온도를 700 내지 900℃로 상승시키거나, 또는 램프 가열 시스템 장치의 경우에는 웨이퍼 온도가 700 내지 1100℃로 상승하고, 트리알릴아민 또는 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스와 혼합된 트릴알릴아민을 반응 관(도 11 의 H1에 해당)에 도입한다. 이 공정을 통해서, 단원자 질소가 열분해에 의해 발생되므로, 실리콘 기판(1)의 표면이 질화된다. 자연 산화막이 질화 반응 전에 존재하지 않기 때문에, 막 두께가 만족할 정도로 균일한 질화막(2)이 도 3 에 나타낸 바와 같이 상기 질화반응에 의해 형성된다. 트리알릴아민 만이 증기화되어 도입되는 경우에, 상기 공정은 100 Pa 이하의 저압에서 실시된다. 이 경우에, 저압으로 인해 트리알릴아민의 분해가 촉진되고 단원자 질소가 오랫동안 존재하여 질화반응을 효과적으로 실시할 수 있게 된다. 또한, 트리알릴아민의 분해반응을 통해 형성되고 웨이퍼에 달라붙은 유기 물질의 제거가 촉진된다. 주로, 본 질화 공정의 시간, 온도와 압력을 조절함으로써 소망하는 막 두께가 얻어진다. 이러한 질화 공전을 완료한 후, 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하고, 그에 따라 산소 및 수분이 가능한 한 많이 감소된 분위기에서 웨이퍼의 온도(도 11의 V2에 해당)를 감소시킨다. 상기 공정을 통하여, 질화막(2)이 실리콘 기판 표면에 형성된다.
본 절연 막 형성 방법에 따르면, 암모니아에 의한 질화반응과는 달리 질화막에 소량의 수소 원자만이 존재하므로, 소량의 전자 트랩과 표면 상태가 초래된다. 동시에, 풀레-프렝켈 전도 메카니즘으로 인한 게이트 누설이 억제된다. 게이트 산화막의 두께가 직접 터널링영역(산화물 두께: 3nm이하)에 도달할 정도로 게이트 산화막의 두께를 감소시킬 필요가 있을 지라도, 질화막의 유전 상수는 산화막의 유전 상수보다 더 크기 때문에, 질화막으로 구성된 게이트 절연막은 두꺼워 질 수 있다. 그러므로, 만족할 만한 품질을 갖는 질화막을 사용함으로써 게이트 누설이 억제될 수 있다. 더욱이, 이 막은 누설 전류와 전자 트랩이 문제로 되는 커패시터 절연막 등으로서 사용될 수 있다.
(제 2 실시예)
본 발명의 절연막 형성방법의 제 2 실시예를 설명한다. 도 4A, 4B 및 도 12는 본 실시예의 절연막 형성방법을 설명하기 위한 가열 주기의 공정도 및 설명용 그래프를 도시한다.
도 12에서, 가열 주기는 세로좌표축을 따라 작성된 노 내부 온도 및 웨이퍼 온도 그리고 가로좌표축을 따라 작성된 공정 시간으로 나타내진다. 본 실시예에서는 내열 형 노 또는 램프 가열 시스템 장치를 사용한다. 본 실시예에 기재된 산화막은 실리콘 기판과 질화막 사이의 계면 근처에 있는 산화물 종의 반응을 통하여 형성되며 다량의 질소 및 산소를 포함한다.
세정실(114)(도 19 참조)에서 실리콘 기판(11)을 세정함으로써, 그 표면은 깨끗해지고 어떠한 자연 산화막도 존재하지 않게 된다. 이어서, 세정실내의 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하거나 또는 10-4내지 10-6Pa의 고진공을 형성함으로써, 실리콘 기판(11)을 산소와 수분이 극히 감소된 분위기로 옮긴 다음, 산소 및 수분이 극히 감소된 분위기 중에 유지된 챔버(115)의 산화 및 질화 반응용 관에 위치시킨다. 이때 산소 및 수분은 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하거나 또는 10-4내지 10-6Pa의 고진공을 형성함으로써 미리 감소된다.
이어서, 상기 분위기 중에서 기판의 온도(도 12 에서 V1에 해당)를 증가시킨다. 이 공정을 통하여, 온도 상승 단계에서 산화가 억제되고, 깨끗하고 어떠한 자연 산화막도 없는 실리콘 표면이 유지될 수 있다. 이어서, 저항 가열형 노의 경우에는 노 내부 온도를 700 내지 900℃로 상승시키거나, 또는 램프 가열 시스템 장치의 경우에는 웨이퍼 온도를 700 내지 1100℃로 상승시키고, 트리알릴아민 또는 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스와 혼합된 트릴알릴아민을 반응 관(도 12에서 H1에 해당)에 도입된다. 이 공정을 통해서, 단원자 질소가 열분해에 의해 발생되므로, 실리콘 기판(11)의 표면이 질화된다. 실리콘 기판 상에 자연 산화막이 질화막의 형성 전에 억제되기 때문에, 막 두께가 만족할 정도로 균일한 질화막(12)이 도 4A 에 나타낸 바와 같이 상기 질화물 막 형성 공정에 의해 형성된다. 트리알릴아민 만이 증기화되어 도입되는 경우에, 상기 공정은 100 Pa 이하의 저압에서 실시된다. 이 경우에, 저압으로 인해 트리알릴아민의 분해가 촉진되고 단원자 질소가 오랫동안 존재하여 질화반응을 효과적으로 실시할 수 있게 된다. 더욱이, 트리알릴아민의 분해반응을 통해 형성되고 웨이퍼에 달라붙은 유기 물질의 제거가 촉진된다. 주로, 본 질화공정의 시간, 온도 및 압력을 조절함으로써 소망의 막 두께가 얻어진다.
이러한 질화막 형성 공정을 완료한 후, 산화 및 질화용 반응 관의 내부를 다시 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스의 분위기로 만들고, 그 후 기판을 저항 가열형 노의 경우에는 후속 산화 공정의 노 내부 온도(도 12 의 V2에서 실선에 해당)까지 상승 또는 하락시키거나 또는 공기 냉각에 의해 온도를 낮춘 다음, 램프 가열 시스템 장치의 경우에는 후속 산화 공정의 웨이퍼 온도(도 12 의 V2에서 점선에 해당)까지 상승시킨다. 노 내부 온도나 웨이퍼 온도를 600 내지 1000℃로 고정시킨 후, 질화막(12)을 산소 또는 오존과 같은 산화성 가스나 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스와 혼합된 상기 산화성 가스의 분위기에서 산화 공정에 도입한다. 이 공정을 통해서, 도 4B 에 나타낸 바와 같이, 실리콘 기판(11)과 질화막(12) 사이의 계면(11a) 근처에 있는 산화막(13)(막 두께 0.5 내지 1nm)을 형성한다. 이 공정을 통해서, 산소는 질화막(12)에서 질소원자의 현수 결합에 결합되어 산화막(13)을 형성하므로, 절연막과 실리콘 기판(11) 사이의 계면(11a)의 계면 상태는 Si/SiO2계면의 상태와 거의 동일하게 만들어질 수 있다. 이러한 배열은 풀레-프렝켈 전도 메카니즘으로 인한 전류 뿐만 아니라 전자 트랩 및 표면 상태를 줄일 수 있다. 산화막(13)의 막 두께는 이러한 효과를 야기시키는 데 적합하다. 질화막 형성 단계에서 트리알릴아민의 열분해에 의해 웨이퍼 표면에 부착된 유기 물질은 산화되어 제거된다. 이러한 배열은 게이트 절연막의 형성 후 CVD 등에 의해 게이트 전극을 형성하는 데 있어 게이트 전극과 게이트 절연막 사이의 계면 근처에서 어떠한 유기 물질이 포함되지 않도록 할 수 있다.
이러한 산화 반응을 완료한 후, 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 분위기를 대체시키고, 그에 따라 산소 및 수분이 극히 감소된 분위기에서 기판의 온도를 낮춘다(도12의 V3에 해당). 상기 공정을 통해, 절연막을 실리콘 표면에 형성시킨다.
본 절연 막 형성방법에 따르면, 암모니아에 의한 질화 반응과는 달리 질화막에 소량의 수소원자만이 있으므로, 소량의 전자 트랩과 표면상태가 초래된다. 더욱이, 질소원자의 현수 결합은 질화막(12)의 산화반응으로 인해 산소에 결합되기 때문에, 전자 트랩은 제 1 실시예에서 보다 더 줄어든다. 산화막(13)은 실리콘 기판(11)과 질화막(12) 사이의 계면 근처에 형성되기 때문에, 표면 상태가 더 줄어들 수 있다. 동시에, 풀레-프렝켈 전도 메카니즘으로 인한 게이트 누설이 억제된다. 게이트 산화막의 두께가 직접 터널링영역(산화막 두께: 3nm이하)에 도달할 정도로 게이트 산화막의 두께를 감소시킬 필요가 있을 때에도, 질화막의 유전 상수는 산화막의 유전 상수보다 더 크기 때문에, 게이트 절연 질화막의 두께는 두껍게 만들어 질 수 있다. 그러므로, 만족할 만한 품질을 갖는 질화막을 사용함으로써 게이트 누설이 억제될 수 있다.
(제 3 실시예)
본 발명의 절연 막 형성방법의 제 3 실시예를 설명한다. 도 5A와 도 5B 및 도 13은 본 실시예의 절연막 형성방법을 설명하기 위한 가열 주기의 공정도 및 그래프를 도시하고 있다. 본 실시예에서는 저항 가열형 노를 사용하고, 가열 주기는 세로좌표축을 따라 작성된 노 내부 온도와 가로좌표축을 따라 작성된 공정 시간으로 나타내진다. 본 실시예에 기술된 질화막은 실리콘 기판과 산화막 사이의 계면 근처에서 질화물 종류의 반응을 통해 형성되고 다량의 질소와 산소를 포함하는 막(SiON)으로 정의된다.
세정실(114)(도 19 참조)에서 실리콘 기판(21)을 세정함으로써, 그 표면은 깨끗해지고 어떠한 자연 산화막도 존재하지 않게 된다. 이어서, 세정실내의 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하거나 또는 10-4내지 10-6Pa의 고진공을 형성함으로써, 실리콘 기판(21)을 산소와 수분이 극히 감소된 분위기로 옮긴 다음, 산소 및 수분이 극히 감소된 분위기 중에 유지된 챔버(115)의 산화 및 질화 반응용 반응관에 위치시킨다. 이때, 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하거나 또는 10-4내지 10-6Pa의 고진공을 형성함으로써, 산소 및 수분은 미리 감소된다.
이어서, 상기 분위기 중에서 기판의 온도(도 13에서 V1에 해당)를 증가시킨다. 이 공정을 통하여, 온도 상승 단계에서 산화로 인해 막의 품질이 저하된 자연 산화막의 형성이 억제되고, 깨끗하고 어떠한 자연 산화막도 없는 실리콘 표면이 유지될 수 있다. 이어서, 깨끗하고 어떠한 자연 산화막도 없는 실리콘 표면을 갖는 웨이퍼는 산화 및 질화 반응용 반응 관에 도입되고, 600 내지 900℃(도 13에서 H1에 해당)의 온도에서 산화성 가스에 의해 산화되고, 그에 따라 도 5A 에 나타낸 바와 같이 산화막(23)을 형성한다. 특히, 이 공정을 1 Pa 이하의 저압으로 실시함으로써, 웨이퍼는 하나의 원자 층씩 박막층상으로 산화될 수 있다. 더욱이, 수증기(H2O), 오존(O3) 또는 이들 가스와 산소 가스의 혼합물(H2O/O2, O3/O2)에 의해 산화성 가스를 제공함으로써, O3분자나 H2O 분자 자체의 분해를 통해 발생된 산소원자가 O2분자와 비교하여 더 작은 입경을 갖는 산화물 종으로서 사용된다. 작은 직경을 갖는 산화물 종의 존재에 의해, 본 산화 공정을 통해 얻어진 산화막(23)은, 산소 분자만으로 형성되는 막의 경와 비교하여 더 조밀하게 되고 계면 평활성을 갖는다. 이들 분위기에서 산화 속도가 크기 때문에, 박막상 산화 반응을 위해 1 Pa 이하의 저압에서 산화 반응을 실시하는 것이 더 좋다. 상기 산화반응을 통해 형성된 산화막(23)은 막 두께의 변화와 매끄러운 계면의 변화가 적다. 이러한 배열로 인해, 하기 설명되는 질화 공정에서 막 두께와 질소 밀도의 변화가 감소될 수 있다. 상기 산화물 막 형성 단계에서 압력과 시간을 조절함으로써, 소망하는 전체 절연막 두께가 주로 얻어짐을 주목하여야 한다.
이러한 산화 공정에 이어, 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체시키고, 산소와 수분이 극히 감소된 분위기에서 웨이퍼의 온도(도 13 에서 V2에 해당)를 상승시킨다. 이 공정을 통해서 약간의 산화 반응까지도 억제되므로, 막 두께와 질소 밀도의 후속적 변화가 감소될 뿐만 아니라 본 절연막내로의 수소 원자의 포함이 억제된다. 그러므로, 수소에 기인한 표면 상태와 전자 트랩과 같은 장치의 열화 가능성을 또한 억제시킨다. 트리알릴아민 또는 트리알릴아민과 질소, 아르곤 등의 불활성 가스의 혼합물을 700 내지 1000℃(도 13 의 H2에 해당)에서 반응 관에 도입한다. 이 공정을 통해서, 열 분해에 의해 단원자 질소가 발생되므로, 도 5B 에 나타낸 바와 같이, 실리콘 기판(21)과 산화막(23) 사이의 계면(21a) 근처에 질화막(22)(막 두께 0.5 내지 3 nm)이 형성된다. 절연막과 실리콘 기판(21) 사이의 계면에서의 응력이 적절히 유지되도록 질화막(22)의 두께가 조절되고, 홀 트랩(hole traps)의 증가와 캐리어 이동도의 감소는 억제된다. 막 두께의 변화는 작고 계면은 질화 공정 전에 매끄러우므로, 질화막(22)의 막 두께와 질소 밀도의 변화는 적다. 트리알릴아민 만이 증기화 및 도입되는 경우에, 100 Pa 이하의 저압에서 공정이 실시된다. 이 경우에 저압으로 인해 트리알릴아민의 분해가 촉진되고 단원자 질소는 수명이 길어, 질화반응이 효과적으로 실시될 수 있게 된다. 트리알릴아민의 분해 반응을 통해 발생되어 웨이퍼에 달라붙은 유기 물질의 제거가 촉진된다.
이 질화 공정을 완료한 후, 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 분위기가 대체되고, 그에 따라 산소 및 수분이 극히 감소된 분위기에서 웨이퍼의 온도(도13에서 V4에 해당)가 하락된다. 상기 공정을 통해, 절연막을 형성된다.
본 실시예에 따르면, 질화막(22)을 갖는 절연막이 산화막(23) 및 실리콘 기판(21) 사이에 형성될 수 있다. 본 실시예에서는 암모니아에 의한 질화 반응과는 달리 질화막(22)에 소량의 수소만이 존재하므로, 소량의 전자 트랩 및 표면 상태가 초래된다. 더욱이, N2O와 같은 질소 및 산소의 화합물 가스 분위기에서 막을 산화-질화시키는 경우, 산화 및 질화 반응이 동시에 진행된다. 따라서 막 두께 및 막내의 질소 밀도는 독립적으로 제어되기 어렵고 또한 질소 밀도가 증가되기 어렵다. 상기와 반대로, 본 실시예의 절연막 형성 방법에 따르면, 산화 및 질화 반응은 독립적으로 실시될 수 있다. 따라서 막 두께 및 질소 밀도도 독립적으로 제어될 수 있고 또 질소 밀도는 증가될 수 있다.
(제 4 실시예)
본 발명의 절연막 형성방법의 제 4 실시예를 설명한다. 도 6a와 도 6b 및 도 14는 본 실시예의 절연막 형성방법을 설명하기 위한 가열 주기의 공정도 및 설명용 그래프를 도시한다. 도 14의 설명용 그래프에서, 가열 주기는 세로좌표축을 따라 기입된 광학 고온도계 등에 의해 측정된 웨이퍼 온도 및 가로좌표축을 따라 기입된 공정 시간과 함께 도시한다. 본 실시예에서는 램프 가열 시스템 장치를 절연막 형성 장치로서 사용한다. 본 실시예에 기술된 질화막은 실리콘 기판 및 산화막 사이의 계면 근처에 있는 질화물 종의 반응을 통하여 형성되며 다량의 질소 및 산소를 포함하는 막(SiON)으로 정의됨을 주목하여야 한다.
세정실(114)(도 19 참조)에서 실리콘 기판(31)를 세정함으로써, 그 표면은 깨끗하고 어떠한 자연 산화막도 존재하지 않게 된다. 이어, 세정실 중의 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하거나 또는 10-4내지 10-6Pa의 고진공을 형성함으로써, 실리콘 기판(31)를 산소와 수분이 극히 감소된 분위기로 옮긴 다음, 산소 및 수분이 극히 감소된 분위기중에 유지된 챔버(115)의 산화 및 질화 반응용 관에 위치시킨다. 이때 산소 및 수분의 감소는 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하거나 또는 10-4내지 10-6Pa의 고진공을 형성함으로써 미리 실시한다.
이어서, 상기 분위기중에서 원료의 온도(도 14에서 V1에 해당)를 상승시킨다. 이 공정을 통하여, 온도 상승 단계에서 산화에 의해 막의 품질이 열화된 자연 산화막의 형성이 억제되며 또 깨끗하고 어떠한 자연 산화막이 존재하지 않는 실리콘 표면이 유지될 수 있다. 램프 가열 시스템 장치는 단시간내에 온도를 상승시키거나 감소시킬 수 있기 때문에, 자연 산화막 형성이 또한 감소된다. 이어서, 깨끗하고 어떠한 자연 산화막도 존재하지 않는 실리콘 표면을 갖는 웨이퍼를 산화 및 질화 반응용 관으로 도입하고, 700 내지 1000℃의 온도(도 14에서 H1에 해당)에서 산화시킴으로써 도 6a에 도시한 바와 같은 산화막(33)을 형성한다. 특히, 상기 공정을 1 Pa 이하의 저압에서 실시함으로써, 웨이퍼는 한개 원소층 씩 박막층상으로 산화될 수 있다. 또한 수증기(H2O), 오존(O3) 또는 산소 가스와 혼합된 이들 가스 (H2O/O2, O3/O2)에 의한 산화성 가스를 제공함으로써, O3또는 H2O 분자 자체의 분해를 통해 생성된 산소원자가 O2분자 보다 작은 입경을 갖는 산화물 종으로 사용된다. 이들 산화물 종으로 인하여, 본 산화 공정을 통해 수득한 산화막(33)은 조밀하게되고 막이 산소 분자만으로 형성되는 경우와 비교하여 계면 평활성을 갖는다. 상기 분위기에서는 산화 속도가 크기 때문에 박막상 산화를 위해서는 1 Pa 이하의 저압에서 산화를 실시하는 것이 좋다. 상술한 바와 같은 산화반응을 통하여 형성된 산화막(33)은 막 두께 변화가 적고 매끈한 계면을 갖는다. 이러한 배열을 가짐으로써, 후술하는 질화 공정에서의 막 두께 및 질소 밀도 변화가 감소될 수 있다. 소망하는 전체 절연막 두께는, 주로 산화막 형성 단계에서 압력과 시간을 조정함으로써 달성할 수 있음을 알 수 있다.
상기 산화 공정에 이어, 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하고, 공기 냉각에 의하여 웨이퍼 온도를 저하시킨 다음, 산소 및 수분이 극히 감소된 분위기에서 온도(도 14의 V2에 해당)를 상승시킨다. 상기 공정을 통해, 약간 산화반응도 억제되고, 따라서 막 두께 및 질소 밀도 변화가 감소될 수 있을 뿐만 아니라 본 절연막에 수소원자가 도입되는 것이 억제된다. 따라서, 수소에 기인한 표면 상태 및 전자 트랩과 같은 디바이스의 열화 발생 가능성이 억제된다. 램프 가열 시스템 장치는 단시간내에 온도를 상승시키거나 감소시킬 수 있기 때문에, 산소 및 수소가 도입되는 것이 감소된다. 이어서, 트리알릴아민 또는 질소, 아르곤 등의 불활성 가스와 트리알릴아민의 혼합물을 700 내지 1150℃의 온도(도 14의 H2에 해당)에서 반응관에 도입한다. 이 공정을 통해, 열분해에 의해 단원자 질소가 생성되어 질화막(32) (0.5 내지 3 nm의 막 두께)이 도 6b에 도시한 바와 같이 산화막(33)과 실리콘 기판(31) 사이의 계면(31a) 근처에서 형성된다. 절연막과 실리콘 기판(31) 사이의 계면에서의 응력이 적당하고 또 홀 트랩(hole trap)량의 증가 및 캐리어 이동도의 감소가 억제되도록, 상기 질화막(32)의 막 두께를 조정한다. 램프 가열 시스템 장치는 단시간내에 열처리를 완료할 수 있기 때문에, 질화막(32)의 막 두께 및 질소 밀도는 쉽게 제어된다. 산화막(33)의 막 두께 변화가 적고 또 산화막(33)과 실리콘 기판(31) 사이의 계면이 매끈하기 때문에, 상기 질화 공정을 통하여 형성된 질화막(32)의 두께 및 질소 밀도의 변화는 감소된다. 트리알릴아민만이 증기화되어 도입된 경우, 상기 공정은 100 Pa 이하의 저압에서 실시된다. 이 경우, 저압이기 때문에, 트리알릴아민의 분해가 촉진되고 단원자 질소의 수명이 길어서 질화반응이 효과적으로 실시될 수 있게 된다. 트리알릴아민의 분해반응을 통해 생성되어 웨이퍼에 달라붙은 유기 물질의 제거도 또한 촉진될 수 있다.
상기 질화 공정을 완료한 후, 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체함으로써, 산소 및 수분이 극히 감소된 분위기에서 웨이퍼 온도(도 14에서 V3 해당)를 낮춘다. 상기 공정들을 거침으로써 절연막 형성이 완성된다.
본 실시예에 따르면, 질화막(32)을 갖는 절연막이 산화막(33) 및 실리콘 기판(31) 사이에서 형성될 수 있다. 본 실시예에서는, 암모니아에 의한 질화반응과는 달리 질화막(32)에 소량의 수소만이 존재하므로 소량의 전자 트랩 및 표면 상태가 초래된다. 또한 N2O와 같은 질소 및 산소의 화합물 가스 분위기에서 막을 산화-질화시키는 경우, 산화 및 질화는 동시에 진행된다. 따라서 막 두께 및 막의 질소 밀도는 독립적으로 제어되기 어렵고 또 질소 밀도가 증가되기 어렵다. 이와는 반대와, 본 실시예의 절연막 형성 방법에 따르면, 산화 및 질화는 독립적으로 실시될 수 있다. 따라서 막 두께 및 질소 밀도도 독립적으로 제어될 수 있고 또 질소 밀도는 증가될 수 있다.
(제 5 실시예)
본 발명의 절연막 형성 방법의 제 5 실시예를 설명한다. 도 7a 내지 7c 및 도 15는 본 실시예의 절연막 형성 방법을 설명하기 위한 공정도 및 설명용 그래프를 도시한다. 도 15의 설명용 그래프에서, 가열 주기는 세로좌표를 따라 기입된 내부 노 온도 및 가로좌표를 따라 기입된 공정 시간과 함께 표시된다. 본 실시예에서는 저항 가열형 노가 절연막 형성장치로 사용된다. 본 실시예에 기술된 질화막은 실리콘 기판와 산화막 사이의 계면 근처에 있는 질화물 종의 반응을 통해 형성된 것으로 다량의 질소와 산소를 포함하는 막(SiON)으로 정의된다.
세정실(114)(도 19 참조)에서 실리콘 기판(41)를 세정함으로써, 그 표면은 깨끗하고 어떠한 자연 산화막도 존재하지 않게 된다. 이어서, 세정실 내의 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하거나 또는 10-4내지 10-6Pa의 고진공을 형성함으로써, 실리콘 기판(41)를 산소와 수분이 극히 감소된 분위기로 옮긴 다음, 산소 및 수분이 극히 감소된 분위기중에 유지된 챔버(115)의 산화 및 질화 반응용 관에 위치시킨다. 이때, 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하거나 또는 10-4내지 10-6Pa의 고진공을 형성함으로써, 산소 및 수분의 감소를 미리 실시한다.
이어서, 상기 분위기중에서 기판의 온도(도 15에서 V1에 해당)를 증가시킨다. 이 공정을 통해, 온도 상승 단계에서 산화에 의해 막의 질이 열화된 자연 산화막의 형성이 억제되며 또 깨끗하고 어떠한 자연 산화막도 존재하지 않는 실리콘 표면이 유지될 수 있다. 이어서, 깨끗하고 어떠한 자연 산화막도 존재하지 않는 실리콘 표면을 갖는 웨이퍼를 산화 및 질화 반응용 관으로 도입하고, 600 내지 900℃의 온도(도 15에서 H1에 해당)에서 산화성 가스에 의해 산화시킴으로써, 도 7a에 도시한 바와 같은 산화막(43)을 형성한다. 특히, 상기 공정을 1 Pa 이하의 저압에서 실시함으로써, 웨이퍼는 한개 원자층 씩 박막층상으로 산화될 수 있다. 또한 수증기(H2O), 오존(O3) 또는 산소 가스와 혼합된 이들 가스(H2O/O2, O3/O2)에 의해 산화성 가스를 제공함으로써, O3분자 또는 H2O 분자로 부터 생성된 산소원자가 O2분자 보다 작은 입경을 갖는 산화물 종으로 사용된다. 이들 산화물 종으로 인하여, 본 산화 공정을 통하여 수득한 산화막(43)은, 산소 분자만으로 형성되는 경우와 비교하여, 막이 조밀하게 되고 계면 평활성을 갖는다. 상기 분위기에서는 산화 속도가 크기 때문에, 박막상 산화를 위해서는 1 Pa 이하의 저압에서 산화를 실시하는 것이 좋다. 상술한 바와 같은 산화반응을 통해 형성된 산화막(43)은 막 두께 변화가 적고 매끈한 계면을 갖는다. 이러한 배열을 가짐으로써, 후술하는 질화 공정에서의 막 두께 및 질소 밀도 변화가 감소될 수 있다. 소망하는 전체 절연막 두께는 주로 산화막 형성 단계에서 압력과 시간을 조절하므로써 얻어짐을 주목하여야 한다.
상기 산화 공정에 이어서, 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하고, 산소 및 수분이 극히 감소된 분위기에서 온도(도 15의 V2에 해당)를 증가시킨다. 상기 공정을 통하여, 약간의 산화반응 조차도 억제되고, 막 두께 및 질소 밀도 변화가 감소될 수 있을 뿐만 아니라 본 절연막에 수소원자가 포함되는 것이 억제된다. 따라서, 수소에 기인한 표면 상태 및 전자 트랩과 같은 디바이스의 열화가 생길 가능성도 억제된다. 이어서, 트리알릴아민 또는 트리알릴아민과 질소, 아르곤 등의 불활성 가스의 혼합물을 700 내지 1000℃의 온도(도 15의 H2에 해당)에서 반응관에 도입한다. 이 공정을 통해, 단원자 질소가 열분해에 의해 생성되어, (0.5 내지 3 nm의 막 두께) 질화막(42)이 도 7b에 도시한 바와 같이 산화막(43)과 실리콘 기판(41) 사이의 계면(41a) 근처에서 형성된다. 절연막과 실리콘 기판(41) 사이의 계면에서의 응력이 적당하고 또 홀 트랩량의 증가 및 캐리어 이동도의 감소가 억제되도록, 상기 질화막(42)의 막 두께를 조절한다. 산화막의 두께 변화가 적고 또 질화 공정전의 계면이 매끈하기 때문에, 질화막(42)은 막 두께 및 질소 밀도 변화가 적다. 트리알릴아민 만이 증기화되어 도입된 경우, 상기 공정은 100 Pa 이하의 저압에서 실시된다. 이 경우, 저압이기 때문에, 트리알릴아민의 분해가 촉진되고 단원자 질소의 수명이 길어서 질화반응이 효과적으로 실시될 수 있게 된다. 트리알릴아민의 분해반응을 통해 생성되어 웨이퍼에 달라붙은 유기 물질의 제거도 또한 촉진된다.
상기 질화 공정을 완료한 후, 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체함으로써, 산소 및 수분이 극히 감소된 분위기에서 원료의 온도(도 15에서 V3에 해당)를 낮춘 다음, 700 내지 950℃의 온도(도 15의 H3에 해당)에서 재산화시킨다. 이 공정을 통해, 도7c에 도시한 바와 같이 (1 내지 5 nm의 막 두께) 산화막(44)이 형성된다. 이 경우에, 여기서의 산화막은, 실리콘 기판와 질화막 사이의 계면 근처에 있는 산화물 종의 반응을 통해 형성되며, 다량의 질소 및 산소 성분을 함유하는 막(SiON)으로 정의된다.
산화물 종의 확산이 질화막(42)내의 질소원자에 의해 영향을 받는 것을 막기 위한 시도에서, 상기 재산화 공정은 큰 확산 계수를 갖는 수증기(H2O) 또는 산소원자(O)를 사용해야 한다. 그러나, 수증기를 사용한 재산화 공정에 따르면, 기판상의 계면에 다량의 전자 트랩이 형성되므로, 이것은 디바이스의 장기간 신뢰성 면에서 불리하다. 산소원자가 오존(O3)의 분해에 의해 생성될 수 있기 때문에, 오존 분위기(O3) 또는 오존과 산소 가스의 혼합물(O3/O2)에서 재산화 공정을 실시하는 것이 바람직하다. 상기 분위기에서는 산화 속도가 커지만, 산화물 종의 확산 계수를 감소시킴없이 산화 속도를 감소시키는 것에 의해 막 두께 조절 능력을 향상시키기 위해서는, 1 Pa 이하의 저압에서 얇은 산화막(44)을 형성한다. 본 산화반응을 통해, 질화막(42)중에서 질소 원자의 소량의 현수 결합이 초래되어, 전자 트랩 및 풀레-프렝켈 전류가 감소될 수 있다. 더욱이, 절연막 및 실리콘 기판(41) 사이의 계면(41a)은, 표면 상태를 줄어들게 하고, 또 계면(41a)상에서 변형 변화에 기인한 홀 트랩 및 Si2=NH와 같은 질소와 관련된 화합물 종의 증가와 같은 질화공정에 의해 동반되는 문제점, 또는 MOS 계면에 수직하는 방향으로 전계가 작은 영역에서 캐리어 이동도의 감소를 해결될 수 있도록, Si/SiO2계면과 유사한 구조를 갖도록 제조된다. 산화막(44)의 두께는 상기 효과를 유발하기에 적합하다. 더욱이, 상기 진행된 질화 공정에서 트리알릴아민의 분해에 의해 생성되어 웨이퍼 표면에 달라붙은 유기 물질은 본 산화반응에 의하여 제거될 수 있다. 이 배열은 게이트 절연막의 형성후 CVD 등에 의해 게이트 전극을 형성하는 동안 게이트 전극과 게이트 절연막 사이의 계면 근처에 있는 임의의 유기 물질이 들어가는 것을 방지할 수 있다.
상기 재산화 공정후, 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체함으로써, 산소 및 수분이 극히 감소된 분위기에서 기판의 온도(도 15에서 V4에 해당)를 낮춘다. 상기 공정들을 통해 절연막 형성을 완료한다.
본 실시예에 따르면, 질화막(42)을 갖는 절연막은 산화막(43, 44) 사이에 형성될 수 있다. 본 실시예에서는 암모니아에 의한 질화반응과는 달리 질화막(42)에 소량의 수소만이 존재하므로, 소량의 전자 트랩과 표면 상태가 초래된다. 또한 N2O와 같은 질소 및 산소의 화합물 가스 분위기에서 막을 산화-질화시키는 경우, 산화 및 질화는 동시에 진행된다. 따라서 막 두께 및 막에서 질소 밀도는 독립적으로 제어되기 어렵고 또 질소 밀도는 증가되기 어렵다. 상기와 반대와, 본 실시예의 절연막 형성 방법에 따르면, 산화 및 질화는 독립적으로 실시될 수 있다. 따라서 밀름 두께 및 질소 밀도도 독립적으로 제어될 수 있고 또 질소 밀도는 증가될 수 있다. 더욱이, 본 구조에 따르면, 산화막(44)은 질화막(42)과 실리콘 기판(41) 사이에 존재한다. 따라서, 절연막 및 실리콘 기판(41) 사이의 계면(41a)은, 표면 상태를 줄어들게 하고, 또 계면(41a)상에서 변형 변화에 기인한 홀 트랩 및 Si2=NH와 같은 질소와 관련된 화합물 종의 증가와 같은 질화공정에 의해 동반되는 문제점, 또는 MOS 계면에 수직하는 방향으로 전계가 작은 영역에서 캐리어 이동도의 감소를 해결될 수 있도록, Si/SiO2계면과 유사한 구조를 갖도록 제조된다. 또한 막 두께 및 질소 밀도에서 변화가 작기 때문에 만족스런 유전 파괴 특성이 얻을 수 있다.
(제 6 실시예)
본 발명의 절연막 형성방법의 제 6 실시예를 설명한다. 도 8a 내지 도 8c 및 도 16은 본 실시예의 절연막 형성방법을 설명하기 위한 가열 주기의 공정도 및 설명용 그래프를 도시한다. 도 16의 설명용 그래프에서, 가열 주기는 세로좌표축을 따라 기입된 광학 고온도계 등에 의해 측정된 웨이퍼의 온도 및 가로좌표축을 따라 기입된 공정 시간으로 도시한다. 본 실시예에서는 램프 가열 시스템 장치를 절연막 형성 장치로서 사용한다. 본 실시예에 기판된 질화막은 막(SiON)으로 정의하는 데, 이것은 실리콘 기판 및 산화막 사이의 계면 근처에 있는 질화물 종의 반응을 통해 형성되며 다량의 질소 및 산소를 포함한다.
세정실(114)(도 19 참조)에서 실리콘 기판(51)를 세정함으로써, 그 표면은 깨끗하고 어떠한 자연 산화막도 존재하지 않게 된다. 이어서, 세정실내의 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하거나 또는 10-4내지 10-6Pa의 고진공을 형성함으로써, 실리콘 기판(51)를 산소와 수분이 극히 감소된 분위기로 옮긴 다음, 산소 및 수분이 극히 감소된 분위기중에 유지된 챔버(115)의 산화 및 질화 반응용 관에 위치시킨다. 이때, 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하거나 또는 10-4내지 10-6Pa의 고진공을 형성함으로써, 산소 및 수분의 감소를 미리 실행한다. 이어서, 상기 분위기중에서 기판의 온도(도 16에서 V1에 해당)를 상승시킨다. 이 공정을 통해, 온도 상승 단계에서 산화에 기인한 열화된 막 물성을 갖는 자연 산화막의 형성이 억제되며 또한 깨끗하고 어떠한 자연 산화막도 존재하지 않는 실리콘 표면이 유지될 수 있다. 램프 가열 시스템 장치는 단시간 내에 온도를 상승시키거나 감소시킬 수 있기 때문에, 자연의 산화막 생성이 또한 감소된다. 이어서, 깨끗하고 어떠한 자연 산화막도 존재하지 않는 실리콘 표면을 갖는 웨이퍼를 산화 및 질화 반응용 관으로 도입하고 700 내지 1000℃의 온도(도 16에서 H1에 해당)에서 산화시킴으로써 도 8a에 도시한 바와 같은 산화막(53)을 형성한다. 특히, 상기 공정을 1 Pa 이하의 저압에서 실시함으로써 웨이퍼는 한개 원자층 씩 박막층상으로 산화될 수 있다. 또한 수증기(H2O), 오존(O3) 또는 산소 가스와 혼합된 이들 가스 (H2O/O2, O3/O2)에 의한 산화성 가스를 제공함으로써 O3분자 또는 H2O 분자로 부터 생성된 산소원자가 O2분자 보다 작은 입경을 갖는 산화물 종으로 사용된다. 이들 산화물 종으로 인하여, 본 산화 공정을 통해 수득한 산화막(53)은 막이 산소 분자만으로 형성되는 경우와 비교하여 조밀하게 되고 계면 평활성을 갖는다. 상기 분위기에서는 산화 속도가 크기 때문에, 박막상 산화를 위해서는 1 Pa 이하의 저압에서 산화를 실시하는 것이 좋다. 상술한 바와 같은 산화반응을 통해 형성된 산화막(53)은 막 두께 변화가 적고 매끈한 계면을 갖는다. 이러한 배열을 가짐으로써, 후술하는 질화 공정에서의 막 두께 및 질소 밀도 변화가 감소될 수 있다. 소망하는 전체 절연막 두께는 주로 산화막 형성 단계에서 압력과 시간을 조절함으로써 달성할 수 있음을 주목하여야 한다.
상기 산화 공정에 이어서, 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하고 공기 냉각에 의하여 웨이퍼 온도를 저하시킨 다음 산소 및 수분이 극히 감소된 분위기에서 온도(도 16의 V2에 해당)를 상승시킨다. 상기 공정을 통해, 약간의 산화반응도 억제되고, 막 두께 및 질소 밀도 변화가 감소될 수 있을 뿐만 아니라 본 절연막에 수소원자가 포함되는 것이 억제된다. 따라서, 수소에 기인한 표면 상태 및 전자 트랩과 같은 디바이스의 열화가 생길 가능성이 억제된다. 램프 가열 시스템 장치는 단시간내에 온도를 상승시키거나 감소시킬 수 있기 때문에, 산소 및 수소가 포함되는 것이 더욱 억제된다. 이어서, 트리알릴아민 또는 트리알릴아민과 질소, 아르곤 등의 불활성 가스의 혼합물을 700 내지 1150℃의 온도(도 16의 H2에 해당)에서 반응관에 도입한다. 이 공정을 통해, 열분해에 의해 단원자 질소가 생성되어 질화막(52) (0.5 내지 3 nm의 막 두께)이 산화막(53)과 실리콘 기판(51) 사이의 계면(51a) 근처에서 형성된다. 절연막과 실리콘 기판(51) 사이의 계면에서의 응력을 적당하게 하고 또한 홀 트랩량의 상승 및 캐리어 이동도 감소가 억제되도록 상기 질화막(52)의 막 두께를 조절한다. 램프 가열 시스템 장치는 단시간내에 열처리를 실시할 수 있기 때문에, 질화막(52)의 막 두께 및 질소 밀도는 쉽게 제어된다. 산화막(53)의 막 두께 변화가 적고 또 산화막(53)과 실리콘 기판(51) 사이의 계면이 매끈하기 때문에, 상기 질화 공정을 통해 형성된 질화막(52)의 두께 및 질소 밀도의 변화는 감소된다. 트리알릴아민만이 증기화되어 도입된 경우, 상기 공정은 100 Pa 이하의 저압에서 실시된다. 이 경우, 저압이기 때문에, 트리알릴아민의 분해가 촉진되고 단원자 질소의 수명이 길어서 질화반응이 효과적으로 실시될 수 있게 된다. 트리알릴아민의 분해반응을 통해 생성되어 웨이퍼에 달라붙은 유기 물질의 제거도 또한 촉진될 수 있다.
상기 질화 공정이 완료된 후, 상기 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하고, 산소와 수분이 극도로 감소된 분위기에서 공기 냉각에 의해 기판의 온도를 낮추고 다시 램프 가열에 의해 기판을 (도 16 의 V3과 해당)온도로 높이고 나서 (도 16 의 H3과 해당하는) 700 내지 1000℃의 온도에서 재산화시킨다. 상기 공정을 통해, 도 8c 에 명시된 바와 같이 (1 내지 5㎚의 막 두께를 갖는) 산화막(54)이 형성된다. 이 경우에, 산화막(54)은 실시예 5의 산화막과 유사하다. 산화물 종의 확산이 질화막(52)의 질소원자에 의해 영향을 받지 않도록 하기 위하여 상기 재산화 공정에서 수증기(H2O) 또는 높은 확산 계수를 갖는 산소원자(O)를 사용해야 한다. 그러나, 수증기를 사용한 재산화 공정에 따르면, 다량의 전자 트랩이 기판상의 계면에 형성되며, 이것은 디바이스의 장기간의 신뢰성의 관점에서 불리하다. 산소원자는 오존(O3)을 분해시켜 생성될 수 있기 때문에, 오존(O3) 또는 오존과 산소 가스가 혼합된 분위기(O3/O2)에서 재산화 공정을 실시하는 것이 바람직하다. 이들 분위기에서 산화 속도는 높지만, 산화물 종의 확산 계수를 감소시키지 않고 산화 속도를 감소시킴으로써, 막의 두께 조절능력을 향상시키기 위하여 박막 산화막(54)은 1Pa 이하의 낮은 압력에서 형성된다. 본 산화반응를 통해, 질화막(52)의 질소원자의 소량의 현수 결합이 초래되며, 그 결과 전자 트랩 및 풀레-프렝켈 전류가 감소될 수 있다. 더욱이, 절연막 및 실리콘 기판(51) 사이의 계면(51a)은, 표면 상태를 줄어들게 하고, 또 계면(51a)상에서 변형 변화에 기인한 홀 트랩 및 Si2=NH와 같은 질소와 관련된 화합물 종의 증가와 같은 질화공정에 의해 동반되는 문제점, 또는 MOS 계면에 수직하는 방향으로 전계가 작은 영역에서 캐리어 이동도의 감소를 해결될 수 있도록, Si/SiO2계면과 유사한 구조를 갖도록 제조된다. 산화막(54)의 두께는 상기 효과를 유발하기에 적합하다. 더욱이, 상기 진행된 질화 공정에서 트리알릴아민의 분해에 의해 생성되어 웨이퍼 표면에 달라붙은 유기 물질은 본 산화반응에 의하여 제거될 수 있다. 이 배열은 게이트 절연막의 형성후 CVD 등에 의해 게이트 전극을 형성하는 동안 게이트 전극과 게이트 절연막 사이의 계면 근처에 있는 임의의 유기 물질이 들어가는 것을 방지할 수 있다.
상기 재산화 공정후, 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체함으로써, 산소 및 수분이 극히 감소된 분위기에서 기판의 온도(도 16에서 H3에 해당)는 낮아진다. 상기 공정들을 통해 절연막 형성을 완료한다.
본 실시예에 따라서, 질화막(52)을 갖는 절연막이 산화막(53)과 (54) 사이에 형성될 수 있다. 본 실시예에서, 암모니아에 의해 질화될 때와는 달리 단지 소량의 수소가 질화막(52)에 존재하며, 따라서 소량의 전자 트랩 및 표면 상태가 야기된다. 또한, N2O와 같은 질소와 산소의 화합물 가스 분위기에서 막을 산화-질화시킬 때, 산화 및 질화는 동시에 진행된다. 따라서, 막의 두께 및 질소 밀도를 독립적으로 조절하기 힘들며, 질소 밀도를 상승시키기도 어렵다. 이와는 반대로, 본 절연막 형성 공정에 따르면, 산화 및 질화를 독립적으로 실시할 수 있다. 따라서, 막 두께 및 질소 밀도를 독립적으로 조절할 수 있으며, 질소 밀도를 상승시킬 수 있다.
더욱이, 본 구조에 따르면, 산화막(54)은 질화막(52)과 실리콘 기판(51) 사이에 존재한다. 따라서, 절연막 및 실리콘 기판(51) 사이의 계면(51a)은, 표면 상태를 줄어들게 하고, 또 계면(51a)상에서 변형 변화에 기인한 홀 트랩 및 Si2=NH와 같은 질소와 관련된 화합물 종의 증가와 같은 질화공정에 의해 동반되는 문제점, 또는 MOS 계면에 수직하는 방향으로 전계가 작은 영역에서 캐리어 이동도의 감소를 해결될 수 있도록, Si/SiO2계면과 유사한 구조를 갖도록 제조된다. 또한 막 두께 및 질소 밀도에서 변화가 작기 때문에 만족스런 유전 파괴 특성이 얻을 수 있다.
(제 7 실시예)
제 7 실시예에서는 본 발명의 절연막 형성 공정을 설명한다. 도 9A 내지 9E 및 도 17 은 본 실시예의 절연막 형성 공정을 설명하는 공정도 및 설명용 그래프을 나타낸다. 도 17 의 설명용 그래프에서, 가열 주기는 내부로 온도를 세로 좌표축에, 공정 시간을 가로 좌표축에 표시하여 도시한다. 본 실시예에서는 저항 가열형로를 사용한다. 본 실시예에 기술된 질화막은, 실리콘 기판과 산화막 사이의 계면 근처에서 질화물 종의 반응을 통하여 형성되고 다량의 질소 및 산소를 포함하는 막(SiON)으로 정의된다는 사실을 주목하여야 한다.
세정실(114)(도 19 참조)에서 실리콘 기판(61)을 세정하여, 표면을 깨끗하게 하고 어떠한 천연 산화막도 존재하지 않게 한다. 이어서, 세정실의 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하거나, 또는 10-4내지 10-6Pa의 고진공을 형성시킴으로써, 실리콘 기판(61)을 산소 및 수분이 극도로 감소된 분위기 내로 옮기고 나서 산소 및 수분이 극도로 감소된 분위기중에 유지된 쳄버(115)의 산화 및 질화 반응용 관에 놓고, 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하거나 또는 10-4내지 10-6Pa의 고진공을 형성시킴으로써, 산소 및 수분의 감소를 미리 실행한다.
이어서, 상기 분위기중에서 기판의 온도를 (도 17에서 V1에 해당) 상승시킨다. 이 공정을 통해, 온도 상승 단계에서 산화에 의해 막의 질이 열화된 자연 산화막의 형성이 억제되며 또 깨끗하고 어떠한 자연 산화막도 존재하지 않는 실리콘 표면이 유지될 수 있다. 내부 노의 온도가 700℃이하이기 때문에, 실리콘 기판(61)의 표면은 심지어 질소 가스 분위기에서도 질화되지 않는다. 이어서, 깨끗하고 어떠한 자연 산화막도 존재하지 않는 실리콘 표면을 갖는 웨이퍼를 산화 및 질화 반응용 관으로 도입하고 300 내지 700℃의 온도(도 17에서 H1)에서 천천히 산화시킴으로써 도 9a 에 도시한 바와 같은 (0.3 내지 1㎚의 막 두께를 갖는) 산화막(63)을 형성한다. 특히, 상기 공정을 1Pa 이하의 저압에서 실시함으로써 웨이퍼는 한 개 원자층씩 박막층상으로 산화될 수 있다. 또한 수증기(H2O), 오존(O3) 또는 산소 가스와 혼합된 이들 가스(H2O/O2, O3/O2)에 의한 산화성 가스를 제공함으로써, O3분자 또는 H2O 분자 자체의 분해를 통해 생성된 산소원자가 O2분자 보다 작은 입경을 갖는 산화물 종으로 사용된다. 이들 산화물 종으로 인하여, 본 산화 공정을 통해 수득한 산화막(63)은 막이 산소 분자만으로 형성되는 경우와 비교하여 조밀하게 되고 계면 평활성을 갖는다. 상기 분위기에서는 산화 속도가 크기 때문에 박막상 산화를 위해서는 1 Pa 이하의 저압에서 산화를실시하는 것이 좋다. 상술한 바와 같은 산화 반응을 통해 형성된 산화막(63)은 막 두께 변화가 적고 매끈한 계면을 갖는다. 이러한 배열을 가짐으로써, 후술하는 질화 공정에서의 막 두께 및 질소 밀도 변화가 감소될 수 있다.
상기 산화 공정에 이어서, 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하고, 웨이퍼를 산소 및 수분이 극히 감소된 분위기에서 (도 17 의 V2에 해당하는) 온도로 상승시킨다. 이어서, 트리알릴아민 또는 트리알릴아민과 질소, 아르곤 등의 불활성 가스의 혼합물을 700 내지 1000℃의 온도(도 17 의 H2에 해당)에서 반응관에 도입한다. 이 공정을 통해, 열분해에 의해 단원자 질소가 생성되어, (0.5 내지 3㎚의 막 두께를 갖는) 질화막(62) 이 도 9b 에 도시한 바와 같이 산화막(63)과 실리콘 기판(61) 사이의 계면(61a) 근처에 형성된다. 질화 공정 이전에 산화막의 막 두께 변화가 적고 계면(61a)이 매끈하기 때문에, 질화막(62)의 두께 및 질소 밀도의 변화는 작다. 트리알릴아민 만이 증기화되어 도입된 경우, 상기 공정은 100Pa 이하의 저압에서 실시된다. 이 경우, 저압이기 때문에, 트리알릴아민의 분해가 촉진되고 단원자 질소의 수명이 길어서 질화 반응이 효과적으로 실시될 수 있게 된다. 트리알릴아민의 분해 반응을 통해 생성되어 웨이퍼에 달라붙은 유기 물질의 제거도 또한 촉진될 수 있다.
상기 질화 공정이 완료된 후, 상기 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하고, 산소와 수분이 극도로 감소된 분위기에서 (도 17 의 V3과 해당) 기판의 온도를 낮추고, (도 17 의 H3과 해당) 700 내지 950℃의 온도에서 산화시킨다. 상기 공정을 통해, 도 9c 에 명시된 바와 같이 (1 내지 5㎚의 막 두께를 갖는) 산화막(64)이 형성된다. 이 경우, 산화막(64)은 실시예 5 에서 정의된 산화막과 유사하다. 산화물 종의 확산이 질화막(62)의 질소원자에 의해 영향을 받지 않도록 하기 위한 시도로서, 상기 산화 공정에서 수증기(H2O) 또는 높은 확산 계수를 갖는 산소원자(O)를 사용해야 한다. 그러나, 수증기를 사용한 산화 공정에 따르면, 다량의 전자 트랩이 기판상의 계면에 형성되며, 이것은 디바이스의 장기간의 신뢰성의 관점에서 불리하다. 산소원자는 오존(O3)을 분해시켜 생성될 수 있기 때문에, 오존(O3) 또는 오존과 산소 가스가 혼합된 분위기(O3/O2)에서 산화 공정을 실시하는 것이 바람직하다. 이들 분위기에서 산화 속도는 높지만, 산화물 종의 확산 계수를 감소시키지 않고 산화 속도를 감소시킴으로써 막의 두께 조절능력을 향상시키기 위하여 얇은 산화막(64)은 1 Pa 이하의 낮은 압력에서 형성된다. 이 경우, 산화 반응은 산화용 오존을 사용하여 비교적 저온에서 실시될 수 있으며, 따라서 질소 밀도 프로파일의 재분배가 일어나기 힘들다. 희망하는 총 절연막 두께를 얻기 위하여, 압력 및 시간을 주로 상기 산화 공정에서 조절한다. 본 산화 공정을 통해, 질화막(62)에서 질소원자의 소량의 현수 결합이 초래되어, 그 결과 전자 트랩 및 풀레-프렝켈 전류가 감소될 수 있다.
상기 재산화 공정후, 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체함으로써, 산소 및 수분이 극히 감소된 분위기에서 기판의 온도 (도 17 에서 V4에 해당)를 상승시킨다. 트리알릴아민 또는 트리알릴아민과 질소 가스(N2), 아르곤 가스(Ar) 등의 불활성 가스의 혼합물을 700 내지 1000℃의 (도 17의 H4에 해당하는) 온도에서 산화 및 질화 반응용 관에 도입한다. 이 공정을 통해, 열분해에 의해 단원자 질소가 생성되어 (0.5 내지 3㎚의 막 두께의) 질화막(65)이 도 9D 에 도시한 바와 같이 산화막(64)과 실리콘 기판(61) 사이의 계면(61a) 근처에 형성된다. 질화막(65)의 두께를 조정하여 절연막과 실리콘 기판(61) 사이의 계면에서의 응력을 적합하도록 하고 정공 트랩의 상승 및 캐리어 이동성의 감소를 억제시킨다. 질화 공정 이전에 전체 절연막의 두께 변화가 적고 계면이 매끈하기 때문에, 상기 질화 공정을 통해 형성된 질화막(65)의 두께 및 질소 밀도의 변화는 작다. 트리알릴아민 만이 증기화되어 도입된 경우, 상기 공정은 100Pa 이하의 저압에서 실시된다. 이 경우, 저압이기 때문에, 트리알릴아민의 분해가 촉진되고 단원자 질소의 수명이 길어서 질화 반응이 효과적으로 실시될 수 있게 된다. 트리알릴아민의 분해 반응을 통해 생성되어 웨이퍼에 달라붙은 유기 물질의 제거도 또한 촉진된다.
상기 공정이 완료된 후, 상기 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하고, 산소와 수분이 극도로 감소된 분위기에서 기판의 온도(도 17 의 V5와 해당)를 낮추고 나서 (도 17 의 H5과 해당하는) 700 내지 950℃의 온도에서 재산화시킨다. 상기 공정을 통해, 도 9E에 명시된 바와 같이 (1 내지 5㎚의 막 두께를 갖는) 산화막(66)이 형성된다. 산화물 종의 확산이 질화막(62) 및 (65)의 질소원자에 의해 영향을 받지 않도록 하기 위한 시도에서, 상기 재산화 공정에서 수증기(H2O) 또는 높은 확산 계수를 갖는 산소원자(O)를 사용해야 한다. 그러나, 수증기를 사용한 재산화 공정에 따르면, 다량의 전자 트랩이 기판상의 계면에 형성되며, 이것은 디바이스의 장기간의 신뢰성의 관점에서 불리하다. 산소원자는 오존(O3)을 분해시켜 생성될 수 있기 때문에, 오존(O3) 또는 오존과 산소 가스가 혼합된 분위기(O3/O2)에서 재산화 공정을 실시하는 것이 바람직하다. 이들 분위기에서 산화 속도는 높지만, 산화물 종의 확산 계수를 감소시키지 않고 산화 속도를 감소시킴으로써 막의 두께 조절능력을 향상시키기 위하여 얇은 산화막(66)은 1Pa 이하의 낮은 압력에서 형성된다. 이 경우, 산화 반응은 산화용 오존을 사용하여 비교적 저온에서 실시될 수 있으며, 따라서 질소 밀도 프로파일의 재분배가 일어나기 힘들다. 본 산화 공정을 통해, 질화막(65)내에 질소원자의 소량의 현수 결합이 초래되며, 그 결과 전자 트랩 및 풀-프렌켈 전류가 감소될 수 있다. 더욱이, 절연막 및 실리콘 기판(61) 사이의 계면(61a)은, 표면 상태를 줄어들게 하고, 또 계면(61a)상에서 변형 변화에 기인한 홀 트랩 및 Si2=NH와 같은 질소와 관련된 화합물 종의 증가와 같은 질화공정에 의해 동반되는 문제점, 또는 MOS 계면에 수직하는 방향으로 전계가 작은 영역에서 캐리어 이동도의 감소를 해결될 수 있도록, Si/SiO2계면과 유사한 구조를 갖도록 제조된다. 산화막(66)의 두께는 이러한 효과를 초래하기에 적당하다.
상기 산화 공정 후에, 상기 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하고, 산소와 수분이 극도로 감소된 분위기에서 기판의 온도(도 17 의 V6과 해당하는)를 낮춘다. 상기 공정을 통해 절연막의 형성이 완료된다.
본 실시예에 따라서, 질화막(62)와 (65)을 갖는 절연막은 실리콘 기판(61)상에서 각각 산화막(63, 64, 66) 사이에 형성될 수 있다. 본 실시예에서, 암모니아에 의해 질화될 때와는 달리 단지 소량의 수소가 질화막(62)와 (65)에 존재하며, 따라서 소량의 전자 트랩 및 표면 상태가 초래된다. 또한, N2O와 같은 질소와 산소의 화합물 가스 분위기에서 막을 산화-질화시킬 때, 산화 및 질화는 동시에 진행된다. 따라서, 막의 두께 및 질소 밀도를 독립적으로 조절하기 힘들며, 질소 밀도를 상승시키기도 어렵다. 이와는 반대로, 본 절연막 형성 공정에 따르면, 산화 및 질화를 독립적으로 실시할 수 있다. 따라서, 막 두께 및 질소 밀도를 독립적으로 조절할 수 있으며, 질소 밀도를 상승시킬 수 있다. 또한, 본 절연막 구조에 따르면, 붕소 및 수소가 게이트에서 기판으로 확산되는 것이 질화막(62)와 (65)의 존재에 의해 억제되며, 따라서 소위 ″붕소의 침투″로 인한 디바이스의 품질 저하의 확산, 및 산화실리콘 막층 사이의 수분에 기인한 핫 캐리어를 방지할 수 있다. 특히 본 절연막 구조에서, 질화막(65)내의 질소 밀도는 질화막(62)과 비교하여 상대적으로 낮으며, 또 산화막(66)은 질화막(65)와 실리콘 기판(61) 사이에 형성된다. 상기 배열을 통해, 상기 문제가 효과적으로 해결될 뿐만 아니라, Si/SiO2계면상에서의 변형 변화에 기인한 홀 트랩 및 Si2=NH와 같은 질소와 관련된 화합물 종의 증가 또는 MOS 계면에 수직하는 방향으로 전계가 작은 영역에서 캐리어 이동도의 감소와 같은 질화 공정에 수반되는 문제점이 해결될 수 있다. 또한, 본 실시예의 형성 방법에 의해 막 두께 및 질소 밀도의 변이가 작고, 따라서 만족스러운 유전성 파괴 특성을 얻을 수 있다.
(제 8실시예)
제 8실시예에서는 본 발명의 절연막 형성 공정을 설명한다. 도 10A 내지 10E 및 도 18은 본 실시예의 절연막 형성 공정을 설명하는 공정도 및 설명용 그래프을 나타낸다. 도 18의 설명용 그래프에서, 가열 주기는 광학 고온도계 등에 의해 측정된 웨이퍼 온도를 세로 좌표축에, 공정 시간을 가로 좌표축에 표시하여 도시한다. 본 실시예에서는 램프 가열 시스템 장치를 사용한다. 본 실시예에 기술된 질화막은 막(SiON)으로 정의되는 데, 이것은 실리콘 기판과 산화막 사이의 계면 근처에서 질화물 종의 반응을 통해 형성되고 다량의 질소 및 산소를 포함하는 점을 주목해야 한다.
세정실(114)(도 19 참조)에서 실리콘 기판(71)을 세정하므로써, 표면을 깨끗하게 하고 어떠한 자연 산화막도 없게 한다. 이어서, 세정실의 분위기를 질소 가스 또는 아르곤 가스와 같은 불활성 가스로 대체하거나, 또는 10-4내지 10-6Pa의 고진공을 형성하므로써, 기판을 산소 및 수분이 극도로 감소된 분위기 내로 옮긴다. 그런 다음, 쳄버(115)(도 19 참조)의 분위기를 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체하거나 또는 10-4내지 10-6Pa의 고진공을 미리 형성시킴으로써, 실리콘 기판(71)을 산소 및 수분이 극도로 감소된 분위기중에 유지된 산화 및 질화 반응용 관에 위치시킨다.
이어서, 상기 분위기중에서 기판을 (도 18 에서 V1에 해당하는) 온도로 상승시킨다. 이 공정을 통해, 온도 상승 단계에서 산화에 의해 막 품질이 열화된 자연 산화막의 생성이 억제되며 또 깨끗하고 어떠한 자연 산화막도 존재하지 않는 실리콘 표면이 유지될 수 있다. 내부로 온도가 700℃이하이기 때문에, 실리콘 기판(71)의 표면은 심지어 질소 가스 분위기에서도 질화되지 않는다.
이어서, 깨끗하고 어떠한 자연적인 산화막도 존재하지 않는 실리콘 표면을 가진 웨이퍼가 산화 및 질화 반응용 관으로 도입되고 300 내지 700℃의 온도에서 서서히 산화되고 (도 18 의 H1) 나서 도 10A 에 개시된 바와 같이 (0.3 내지 1nm의 막 두께를 갖는) 산화막(73)을 형성한다. 특히, 1 Pa이하의 저압에서 이 공정을 실행하므로써 웨이퍼는 한개 원자층씩 박막층상으로 산화될 수 있다. 더욱이, 수증기 (H2O), 오존 (O3) 또는 산소 가스와 이들 가스의 혼합물 (H2O/O2, O3/O2)에 의해 산성화 가스를 공급하므로써, O3분자 또는 H2O 분자 자체로 부터 발생한 산성화 가스가 O2분자보다 작은 직경을 갖는 산화물 종으로서 사용된다. 이들 산성물 종으로 인해, 본 산화공정에 의해 얻어진 산화막(73)은, 오직 산소 분자만으로 형성된 막의 경우와 비교하여 조밀하게 되고 계면 평활성을 갖는다. 이들 분위기 중에서 산화 속도가 크기 때문에, 박막상 산화를 위해서는 1 Pa 이하의 저압에서 산화반응을 실시하는 것이 좀 더 바람직하다. 상기 기술한 산화 반응을 통해 형성된 산화막(73)은 막 두께 변화가 작고 매끄러운 계면을 갖는다. 이러한 배열에 의해, 막 두께 변화과 이후 설명하게 될 질화 공정에서의 질소의 밀도는 줄어들 수 있다.
이러한 산화 공정에 뒤이어서, 분위기를 질소가스(N2) 또는 아르곤가스(Ar)와 같은 불활성 가스로 대치하고, 그로 인해 기판의 온도가 산소와 수분이 극도로 감소된 분위기중에서 저하된 후, (도 18 의 V2에 해당하는) 램프 가열에 의해 다시 상승한다. 이들 과정을 통해, 미세한 산화도 억제되고, 막 두께의 실질적인 변화와 질소 밀도는 줄어들 수 있는 한편, 본 절연막에 수소원자가 포함되는 것을 억제할 수 있다. 따라서, 수소에 기인한 표면상태 및 전자 트랩과 같은 디바이스의 열화발생의 가능성이 또한 억제된다. 램프 가열 시스탬 장치는 짧은 시간내에 온도를 올리거나 내릴 수 있으므로, 기판의 산화 및 기판내로의 수소 유입이 훨씬 줄어들게 된다. 이어서, 트리아릴아민 또는 질소, 아르곤 등과 같은 불활성 가스와 트리아릴아민의 혼합물을 700 내지 1150℃의 온도에서 반응관내로 도입한다(도 18 의 H2에 해당). 이 과정을 통해, 단원자 질소가 열분해에 의해 발생하고, 따라서 (0.5 내지 3 nm의 막 두께를 갖는) 질화막(72)이, 도 10B 에 개시된 바와 같이 산화막(73)과 실리콘 기판(71) 사이의 계면(71a) 부근에 형성된다. 램프 가열 시스템 장치는 짧은 시간내에 열처리를 완성할 수 있기 때문에 질화막(72)의 막 두께와 질소 밀도를 조절하는 것이 용이하다. 산화막의 두께 변화는 작고 계면(71a)는 질화공정 이전에 매끄러우므로, 따라서 질화막(72)은 막 두께의 변화와 질소 밀도의 변화가 작다. 오직 트리아질아민만이 증기화되어 유입되는 경우에는, 공정은 100 Pa 이하의 저압에서 실행된다. 이 경우 저압이기 때문에, 트리아릴아민의 분해가 촉진되고 단원자 질소의 수명이 길어서, 질화가 효율적으로 실시될 수 있게 한다. 트리아릴아민의 분해반응을 통해 발생하여 웨이퍼에 달라 붙은 유기 물질의 제거를 또한 촉진한다.
이 공정을 완료한 이후에 분위기는 질소 가스(N2) 또는 아르곤 가스(Ar)와 같은 불활성 가스로 대체되고, 그로인해 산소 및 습기가 극단적으로 적은 분위기하에서 기판의 온도는 떨어지며 (도 18 의 V3에 해당) 그 후에 램프 가열 시스템 장치에 의해 온도는 다시 상승하여 700 내지 1000℃의 온도에서 산화된다 (도 18 의 H3에 해당). 이러한 공정을 통해, 도 10C 에 개시된 바와 같이, 산화막(74)가 형성된다. 산화물 종의 확산이 질화막내의 질소원자에 의해 영향받는 것을 방지하기 위한 시도로서, 상기 산화공정은 큰 확산계수를 갖는 수증기(H2O) 또는 단원자 산소(O)를 사용하여야 한다. 그러나 수증기를 이용한 산화공정에 따르면, 다량의 전자 트랩이 기판상의 계면에 형성되고, 이것은 디바이스의 장기간의 신뢰성 면에서 불리하다. 단원자 산소가 오존(O3)의 분해에 의해 생성될 수 있기 때문에, 산화공정은 오존(O3) 또는 산소가스와 오존의 혼합 가스(O3/O2)의 분위기에서 실행된다. 산화 속도는 이들 분위기에서 크지만, 박막 산화막(74)는 산화물 종의 확산계수를 줄이지 않고 산화 속도를 줄이므로써 막 두께 조절성을 향상시키기 위하여, 박막 산화막(74)를 1 Pa 이하의 저압에서 형성한다. 이러한 경우에, 산화용 오존를 사용한 덕택에 산화는 상대적으로 낮은 온도에서 실행할 수 있고, 따라서 질소 밀도 프로파일의 재분배가 일어나기 어렵다. 램프 가열 시스템 장치는 상승된 온도에서 짧은 시간내에 산화반응을 완료할 수 있기 때문에, 산화물 종의 확산계수는 더욱 상승할 수 있고 따라서 산화물 종의 확산은 질소원자에 의해 영향을 받지 않는다. 바람직한 전체 절연막을 얻기 위하여, 압력과 시간은 주로 산화공정에 조절된다. 본 산화공정을 통해, 질화막(72)내의 질소원자의 소량의 현수 결합이 초래되고 따라서 전자 트랩과 풀레-프렝켈 전류가 줄어들 수 있다.
이러한 산화공정 이후, 분위기는 질소가스(N)나 아르곤가스(Ar)와 같은 불활성가스에 의해 대체되고 기판의 온도는 공기 냉각에 의해 낮아지고 난 후 산소와 수증기가 극단적으로 적은 분위기내에서 램프 가열에 의해 다시 올라간다 (도 18 의 V4에 해당). 트리아릴아민 또는 트리아릴아민과 질소나 아르곤과 같은 불활성 가스와의 혼합물이 700 내지 1150℃의 온도에서 반응관내로 유입된다 (도 18 의 H4에 해당). 이러한 공정을 통해 (0.5 내지 3 nm의 막 두께를 갖는) 질화막(75)이 도 10D 에 개시되어 있는 바와 같이 산화막(74)와 실리콘 기판(71) 사이의 계면(71a) 부근에 형성된다.
질화막(75)의 막 두께는, 절연막과 실리콘 기판(71) 사이의 계면상에 응력을 적당하게 하고 홀 트랩의 상승와 케리어 이동성의 저하를 억제하도록 조절된다. 램프 가열 시스템 장치는 짧은 시간내에 열처리를 완료할 수 있으므로, 막 두께 및 질화막(75)의 질소 밀도를 조절하기 용이하다. 전체 절연막의 막 두께 변화가 작고 계면이 질화 반응 이전에 매끄럽기 때문에, 질화막(75)의 막 두께 및 질소 밀도의 변화는 작다. 오직 트리아릴아민만이 증기화되어 유입된 경우에는, 이 공정은 100 Pa 이하의 낮은 압력에서 실시된다. 이러한 경우에, 저압이기 때문에, 트리아릴아민의 분해는 촉진되고 단원자 질소는 긴 수명을 가지므로, 질화 반응이 효율적으로 행해질 수 있게 된다. 더욱이, 트리아릴아민의 분해 반응를 통해 생성되어 웨이퍼에 달라붙은 유기 물질의 제거가 또한 촉진된다.
이러한 공정의 완료이후, 분위기는 질소가스(N2) 또는 아르곤가스(Ar)와 같은 불활성 가스에 의해 대체되고 이로인해 기판의 온도는 공기 냉각에 의해 낮아진 후, 산소와 수증기가 극단적으로 줄어든 분위기하에서 램프 가열에 의해 다시 상승하고(도 18 의 V5에 해당) 700 내지 1000℃이 온도에서 재산화 시킨다(도 18 의 H5에 해당). 이러한 과정을 통해 도 10E 에 개시되어 있는 바와같이 (1 내지 5 mm의 막 두께를 갖는) 산화막(76)이 형성된다.
산화물 종의 확산이 질화막(72) 및 (75)내에 있는 질소원자에 의해 영향을 받는 것을 막기 위한 시도로서, 이러한 재-산화공정은 큰 확산계수를 갖는 수증기(H2O) 또는 단워자 산소(O)를 사용하여야 한다. 그러나 수증기를 이용한 재산화공정에 따르면, 다량의 전자 트랩이 기판상의 계면에 형성되는데 이것은 디바이스의 장기간의 신뢰성 측면에서 불리하다. 단원자 산소가 오존(O3)을 분해하므로써 발생하기 때문에, 오존(O3)이나 산소가스와 오존의 혼합가스(O3/O2)의 분위기하에서 재산화공정을 실행하는 것이 더 바람직하다. 이들 분위기하에서 산화 속도가 크지만, 산화물 종의 확산계수를 줄이지 않고 산화 속도를 줄임으로써 막 두께 조절성을 향상시키기 위하여, 박막 산화막(76)을 1 Pa 이하의 저압하에서 형성한다. 이러한 경우에, 산화는 산소가 아닌 오존을 가지고 실행되기 때문에 산화는 상대적으로 낮은 온도에서 이뤄지고, 따라서 질소 밀도 프로파일의 재분배가 일어나기는 어렵다. 램프 가열 시스템 장치는 짧은 시간내에 승온에서 산화를 완료하기 때문에 산화물 종의 확산계수가 더 상승할 수 있고, 따라서 산화물 종의 확산은 질소원자에 의해 영향을 받지 않는다. 본 산화 반응을 통해, 질화막(75)내의 질소원자의 소량의 현수 결합이 초래되고, 따라서 전자 트랩과 풀레-프렝켈 전류는 줄어들 수 있다. 따라서, 절연막 및 실리콘 기판(71) 사이의 계면(71a)은, 표면 상태를 줄어들게 하고, 또 계면(71a)상에서 변형 변화에 기인한 홀 트랩 및 Si2=NH와 같은 질소와 관련된 화합물 종의 증가와 같은 질화공정에 의해 동반되는 문제점, 또는 MOS 계면에 수직하는 방향으로 전계가 작은 영역에서 캐리어 이동도의 감소를 해결될 수 있도록, Si/SiO2계면과 유사한 구조를 갖도록 제조된다. 산화막(76)의 막 두께는 이러한 효과를 야기시키기에 적합하다.
이러한 산화공정 이후, 분위기는 질소가스 또는 아르곤가스와 같은 불활성 가스에 의해 대치되며, 이로인해 기판의 온도는 산소 및 수증기가 극단적으로 줄어든 분위기내에서 낮아진다 (도 18 의 V6에 해당함). 절연막의 형성은 상기 공정들을 통해 완료된다.
본 실시예에 따르면, 산화막(73)과 다른 산화막들(74) 및 (76) 사이에 질화막(72) 및 (75)를 갖는 절연막이 실리콘 기판(71)상에 형성될 수 있다. 본 실시예에서, 아미노산에 의한 질화와는 달리 질화막내에 소량의 수소가 존재하고, 소량의 전자 트랩 및 표면상태가 초래된다. 더욱이, 막을 N2O와 같은 질소 및 산소의 화합물 가스 분위기를 가지고 산화-질화시킬 때는 산화 및 질화가 동시에 진행된다. 따라서 막 두께와 막내 질소 밀도를 독립적으로 조절하기는 어렵고, 또한 질소 밀도가 상승되기는 어렵다. 이와는 반대로, 본 절연막 생성 방법에 따르면, 산화와 질화는 독립적으로 실행될 수 있으며, 따라서 막 두께 및 질소 밀도는 독립적으로 조절될 수 있으며, 질소 밀도가 상승될 수 있다. 더욱이, 본 절연막 구조에 따르면, 게이트측으로 부터 기판으로의 붕소 및 수소의 확산은 질화막(72) 및 (76)의 존재에 의해 억제되며, 소위 ″붕소의 침투″에 따른 디바이스 열화의 확장 및 내부층 실리콘 산화막내의 습기에 기인한 핫 케리어를 방지할 수 있다. 본 절연막 구조에서 특히, 질화막(75)내의 질소 밀도는 질화막(72)에 비해 상대적으로 낮으며, 산화막(76)이 질화막(75) 및 실리콘 기판(71)사이에 형성된다. 이러한 배열로 인해, 상기 문제가 효과적으로 해결될 뿐만 아니라, 또 Si/SiO 계면에서의 변형 변화에 기인한 홀 트랩의 증가 및 Si2=NH와 같은 질소와 관련된 화합물 종의 증가와 같은 질화공정에 의해 동반되는 문제점, 또는 MOS 계면에 수직하는 방향으로 전계가 작은 영역에서 캐리어 이동도의 감소와 같은 질화공정에 의해 동반되는 문제점을 해결할 수 있다. 더욱이, 본 실시예의 형성방법의 수단에 의해, 막 두께와 질소 밀도에 작은 변화만이 있으므로, 만족스러운 유전 파괴 특성이 얻어질 수 있다.
제 7 실시예와 제 8 실시예의 질화막은 두개의 층을 갖는 것으로 한정되지 않고, 산화막/질화막/산화막의 다층을 제공하는 것도 받아들여질 수 있음을 주목하여야 한다. 이러한 다층 배열로, 게이트로 부터 기판으로의 붕소 및 수소의 확산이 억제될 수 있다.
또한, 제 1 실시예 내지 제 8 실시예에서 질소를 포함하는 분자의 가스가 트리아릴아민에 한정되지는 않는다. 상기 가스는 산소원자를 포함하지 않고 질소원자와 수소원자 사이의 결합(N-H)을 포함하지 않는 화합물의 가스로서, 승온에서 분해되어 단원자 질소를 생성하는 가스이면 되며, 아지드를 예로들 수 있다. 절연막내에서의 이동 전하를 줄인다는 점에서 알카린 염이 아닌 아지드, 예를들면, 에틸아지드 (C2H5N3)를 사용하는 것이 더 바람직하다.
따라서 이제까지 기술된 본 발명은 같은 내용의 것이 여러 방법으로 변화될 수 있다. 그러한 변화는 발명의 정신과 범주로 부터 이격된 것으로 간주되어 질 수 없으며, 그러한 모든 변형은 당업자에 자명한 것으로서의 그러한 모든 변형은 이하 청구항의 범주내에 포합되는 것으로 의도된다.
본 발명에 따라 형성된 절연막은 누설 전류와 전자 트랩이 문제가 되는 커패시터 절연막으로서 사용될 수 있고, 만족스런 유전 파괴 특성을 얻을 수 있다.

Claims (15)

  1. 질소를 포함하는 분자 가스에 의해 실리콘 기판상에 절연막을 형성하는 방법에 있어서,
    상기 분자는 산소 원자를 포함하지 않고 N-H의 원자 결합을 갖지 않는 화합물인 특정 분자를 포함하는 절연막 형성방법.
  2. 제 1항에 있어서, 상기 특정 분자는 분해될 때 단원자 질소를 발생시키는 절연막 형성 방법.
  3. 제 2항에 있어서, 상기 특정 분자는 알킬아민 또는 알킬아지드인 절연막 형성 방법.
  4. 제 2항에 있어서, 상기 알킬아민이 트리알릴아민인 절연막 형성 방법.
  5. 제 1항에 있어서, 상기 알킬아지드가 에틸아지드인 절연막 형성 방법.
  6. 제 1항에 있어서, 싱기 가스가 부압하에서 사용되는 절연막 형성 방법.
  7. 제 1항에 있어서, 상기 특정 분자는 상온 및 상압에서 액체이고 상기 액체분자에 불활성 가스를 폭기함으로써 공급되는 절연막 형성 방법.
  8. 제 1항에 있어서, 질화막이 상기 가스에 의해 실리콘 기판에 형성되고 난 후에 상기 산화성 가스를 포함하는 환경에서 열처리되는 절연막 형성 방법.
  9. 제 1항에 있어서, 산화막이 실리콘 기판의 표면의 산화에 의해 형성된 후 상기 가스를 포함하는 환경에서 열처리되는 절연막 형성 방법.
  10. 제 8 또는 9항에 있어서, 상기 실리콘 기판이 냉각된 후 상기 산화성 가스 또는 상기 가스를 포함하는 환경에서 각각 열처리되는 절연막 형성 받법.
  11. 제 8 또는 9항에 있어서, 수중기 또는 오존이 상기 산화성 가스로서 사용되거나 또는 실리콘 기판의 표면 산화를 위해 사용되는 절연막 형성 방법.
  12. 제 1항에 있어서, 상기 실리콘 기판상의 절연막 형성전에 자연적 산화막이 실리콘에 형성되지 않도록, 실리콘 기판이 대기에 노출되지 않고 절연막 형성실에서 처리되는 절연막 형성 방법.
  13. 제 1항에 있어서, 상기 실리콘 기판이 가열된 다음, 상기 가스는 상기 절연막 형성을 위한 절연막 형성실의 불활성 가스 또는 진공 상태를 바꾸고 난 후, 상기 가스는 상기 실리콘 기판이 냉각되기 전에 상기 불활성 가스 환경 또는 진공 상태로 치환되는 절연막 형성 방법.
  14. 실리콘 기판에 절연막을 형성하는 방법에 있어서,
    제 1항의 상기 절연막 형성 방법이 두 산화 공정사이에 이루어지는 실리콘 기판의 절연막 형성 방법.
  15. 실리콘 기판에 절연막을 형성하는 방법에 있어서,
    제 1항의 상기 절연막 형성 방법 후 산화 공정이 제 15항의 상기 정연막 형성방법이 완료된 후 수행되는 실리콘 기판의 잘얀막 형성 방법.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5792700A (en) * 1996-05-31 1998-08-11 Micron Technology, Inc. Semiconductor processing method for providing large grain polysilicon films
US5879965A (en) * 1997-06-19 1999-03-09 Micron Technology, Inc. Plastic lead frames for semiconductor devices, packages including same, and methods of fabrication
JP3875455B2 (ja) 1999-04-28 2007-01-31 株式会社東芝 半導体装置の製造方法
KR100505401B1 (ko) * 1999-06-21 2005-08-04 주식회사 하이닉스반도체 반도체 소자의 표면처리방법
TW525263B (en) * 2000-09-28 2003-03-21 Chartered Semiconductor Mfg Formation of interfacial oxide layer at the Si3N4/Si interface by H2/O2 annealing
KR100399946B1 (ko) * 2001-06-30 2003-09-29 주식회사 하이닉스반도체 유동성 절연막의 열처리 방법
US7358198B2 (en) 2002-03-08 2008-04-15 Kabushiki Kaisha Toshiba Semiconductor device and method for fabricating same
KR100469126B1 (ko) * 2002-06-05 2005-01-29 삼성전자주식회사 수소 함유량이 적은 박막 형성방법
JP2005530344A (ja) * 2002-06-12 2005-10-06 アプライド　マテリアルズ　インコーポレイテッド プラズマ窒化ゲート誘電層における窒素プロフィルを改善する方法
KR100464424B1 (ko) * 2002-07-05 2005-01-03 삼성전자주식회사 누설 전류를 감소시킬 수 있는 게이트 절연막 형성방법
JP4372443B2 (ja) 2003-04-01 2009-11-25 東京エレクトロン株式会社 処理装置および処理方法
US6974779B2 (en) * 2003-09-16 2005-12-13 Tokyo Electron Limited Interfacial oxidation process for high-k gate dielectric process integration
KR100766229B1 (ko) * 2005-05-30 2007-10-10 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
JP5283833B2 (ja) * 2005-09-29 2013-09-04 株式会社東芝 半導体装置の製造方法
JP2007201083A (ja) * 2006-01-25 2007-08-09 Elpida Memory Inc キャパシタの製造方法
JP2007201507A (ja) * 2007-05-01 2007-08-09 Tokyo Electron Ltd 基板処理方法および基板処理装置
JP2010021378A (ja) * 2008-07-11 2010-01-28 Tokyo Electron Ltd シリコン酸窒化膜の形成方法および形成装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05160114A (ja) * 1991-12-06 1993-06-25 Oki Electric Ind Co Ltd 絶縁膜形成方法
US5256810A (en) * 1992-10-14 1993-10-26 The Standard Oil Company Method for eliminating nitriding during acrylonitrile production
DE19638125A1 (de) * 1996-09-18 1998-03-19 Wacker Chemie Gmbh Aminogruppen aufweisende Organosiliciumverbindungen, deren Herstellung und Verwendung

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Publication number Publication date
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TW367560B (en) 1999-08-21

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