JP4503095B2 - 半導体素子の製造方法 - Google Patents

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Description

本発明は、半導体素子製造におけるSi系表面の洗浄を含む製造方法及び装置に係る。
従来、半導体Si基板はウェット洗浄が行われていた。しかし、乾燥時のウォーターマークの完全除去、極薄酸化膜エッチング制御ができない、装置が大型化する等の問題があった。また、半導体基板のウェット洗浄後、大気に露出する時間が長いと表面に自然酸化膜の形成や炭素原子が吸着され、Si単結晶の成膜がされない、凹凸のある膜になる、ゲート絶縁膜界面での不純物準位の発生等の問題が生じる。
そこで、成膜前に750℃以上のＵＨＶ真空加熱あるいはＨ2雰囲気で800℃以上の加熱を行い表面の酸化膜を除去していた。しかし、デバイスの微細化が進み誘電体絶縁膜/金属電極を用いると、デバイスはより低温で作成されることが必要となる。今後、650℃以下の温度でのデバイス作成が要求される。したがって、ウェット洗浄では限界があり、真空中で半導体基板の成膜前処理を行うドライ洗浄方法が必要となってきている。例えば、アルゴンプラズマによる逆スパッタ法（特開平10-147877）。しかし、この方法では、半導体基板表面のSi−Si結合も切断されると考えられる。この場合、Siの欠損部分には直ちに酸化膜が形成され、Siの未結合手には汚染物質が付着しやすく、また、スパッタされた酸化物や汚染物質が側壁に再付着するなどの問題が生じ、この結果、後工程に悪影響（エピタキシャル成長の阻害、シリサイド界面に高抵抗部分を形成）を与える。
さらにデバイスへの損傷も問題となる。また、特開2001-102311には、ハロゲンや水素を含むガスをプラズマ化してラジカルのみを取り出して、ラジカルで半導体基板を洗浄する技術が開示されている。しかしながら、Hラジカルで半導体基板を洗浄する場合、チャンバからの金属汚染の問題、下地Siのエッチレートが大きく、エッチングされ過ぎる問題がある。また、反応生成物のHFは再付着し易いため、十分なF除去効果が得られない。また、Fラジカルで半導体基板を洗浄する場合、Si表面及びSiO2表面にFが残り、Si-F結合エネルギーは大きいので650℃以下の加熱では除去することができなかった。この状態で材料ガス（SiH4ガス）を流して半導体基板に成膜（UHF-epiの場合）すると、バッチ間でインキュベーションタイム（表面に実際に成膜が始まるまでの時間）がばらつく問題を生じた。ばらつくとバッチ間の膜厚の時間コントロールが難しくなる。特開2001-144028には、半導体基板をフッ素含有種を含むプラズマに露出して洗浄し、次に半導体基板をフッ素を捕捉する大気に露出してフッ素残留物を除去する技術が開示されている。フッ素を捕捉する大気は水素含有種を含むガスのプラズマ分解によって形成される。
しかしながら、半導体基板をプラズマに露出しているため、Si−Si結合も切断される。この場合、Siの欠損部分には直ちに酸化膜が形成され、Siの未結合手には汚染物質が付着しやすく、また、スパッタされた酸化物や汚染物質が側壁に再付着するなどの問題が生じ、この結果、後工程に悪影響（エピ成長の阻害、シリサイド界面に高抵抗部分を形成）を与える。さらにデバイスへの損傷も問題となる。また、本公知例は、プラズマにより積極的にガスを分解して、水素基（Hラジカル）および水素イオンを生成する構成である。水素基（Hラジカル）および水素イオンによって、基板表面のフッ素残留物を除去しようとすると、チャンバからの金属汚染の問題、下地Siエッチレートが大きく、エッチングし過ぎるなどの問題がある。また、反応生成物のHFは再付着し易いため、十分なF除去効果が得られない。特開2002-217169には、高速ガス流の摩擦応力による物理的作用とを併用して異物を除去する洗浄工程を真空一貫で行う装置が開示されている。本公知例では、真空搬送での不純物の吸着や自然酸化の発生が抑制され、生産効率が向上することが記載されている。しかしながら、異物を除去できたとしても表面原子層オーダでは自然酸化膜や表面ラフネスが残ってしまう。すなわち、真空一貫での搬送によるデバイス特性向上の効果を得るためには、表面を原子層オーダで制御する洗浄技術と、その表面を所望の原子で終端する技術と、大気に晒さずに搬送し成膜することが必要である。これにより、半導体／誘電絶縁膜接合における界面準位や膜中の固定電荷が少ない良好なデバイス特性が得られると考えられる。
特開平10-147877号公報 特開2001-102311号公報 特開2001-144028号公報 特開2002-217169号公報
従来技術では、表面洗浄処理を行う装置は、次の成膜工程まで大気搬送を伴うため大気中成分が基板表面に吸着し、界面に自然酸化膜や炭素原子等の不純物が残留するため、デバイス特性を劣化する。そのため、基板表面の不純物洗浄処理後は、速やかに次工程の装置で処理を行うか、大気に晒すことなく真空中で搬送し、次工程の成膜ができる装置の開発が待たれていた。
本発明者らは、上述の目的を達成するために検討を行った結果、半導体基板をF2(水素を含まないガス)でフッ素ラジカルを発生させた雰囲気に露出する表面洗浄処理により基板表面をフッ素で終端する工程と、又は半導体基板をHFガス（水素を含むガス）でフッ素ラジカルを発生させた雰囲気に露出する表面洗浄処理により基板表面を水素またはフッ素で終端する工程と、上記工程でフッ素終端した表面もしくは水素とフッ素が終端した表面に水素ラジカルを露出し、又は真空トランスファーチャンバーを介して半導体基板を水素化合物ガスに露出し、その後、Hf等の各種誘電体材料をスパッタ成膜することにより、界面に炭素や水分、金属不純物が無く成膜できることを見いだした。更に上記水素ラジカルへの露出又は水素化合物への露出工程後、水素終端された表面を大気に晒すことなくプラズマ及びラジカル酸化もしくは窒化し、各種誘電体材料をスパッタ成膜し、再度プラズマ及びラジカル酸化もしくは窒化することにより、界面に炭素や水分、金属不純物が無くHfO、HfON、HfN等の各種誘電絶縁膜を形成でき、良好なデバイス特性が得られることを見いだした。上記フッ素終端化又は水素若しくはフッ素終端化工程では、フッ素ラジカルで半導体基板表面の自然酸化膜、不純物除去を行うことにより、基板表面に損傷を与えず平坦性を損ねることなく表面洗浄ができること、さらに、上記フッ素終端化又は水素若しくはフッ素終端化工程でSi表面にフッ素終端している場合には、水素ラジカルを露出すること、もしくは水素化化合物の熱分解温度以下の温度に保持して露出することにより、フッ素（F）を除去し、表面を一律に水素（H）終端する方法によって、次の成膜工程を再現性良く行うことを見いだした。
本発明の成膜装置は真空トランスファーチャンバーを有しており、水素終端された表面を大気に晒すことなく誘電体材料（Hf、HfSi、HfLa等）をスパッタ成膜できるため、界面への炭素や水分の吸着が抑制される。
本発明の成膜装置は、水素終端された表面もしくは誘電体材料をスパッタ成膜した表面を大気に晒すことなくプラズマ及びラジカル酸化、窒化、酸窒化できるため、界面への炭素や水分の吸着が抑制され、不純物無く表面を改質できる。
本発明の装置は、一連のプロセスを真空一貫で行うためのコントローラを各プロセス装置と搬送装置毎に設けられており、すなわち、搬送コントローラは、装置からの入力信号を入力部で信号を受け取り、プロセッサでフローチャートで動作させるようにプログラムされた搬送用プログラムを動かし、次の動作指示を装置に出力できるようになっている。また、プロセスコントローラは、各成膜装置からの入力信号を受け取り、プロセッサでフローチャートで動作させるようにプログラムされた成膜プログラムを動かし、次の動作指示を装置に出力できるようになっている。
本発明により、半導体基板表面の自然酸化膜及び炭素や水分などの汚染物質を除去し、更に、成膜後の表面も汚染物質を除去することができた。また成膜時の、バッチ間のインキュベーションタイム（表面に実際に成膜が始まるまでの時間）のばらつきがなくなった。そして、バッチ間の膜厚の時間コントロールが容易になった。半導体基板表面の自然酸化膜や汚染を除去するために、ハロゲンを構成元素とするラジカルを含む雰囲気に露出する第１の工程の後、Fが残留した金属、半導体あるいは誘電体を含む半導体基板表面を水素化化合物ガスに晒して、半導体基板表面の残留Fと反応させ、それによってFを表面から除去すると同時に表面をH終端することができた。このための特別な装置を必要とせず、半導体基板の金属汚染やプラズマダメージを生じることも無い。また、効率よく所定の部位とだけ反応して所定の効果を得ることができるため、コストも低減でき、処理速度の向上が図れた。すなわち、簡単で低コストの装置構成で、半導体基板表面の洗浄を、金属汚染やプラズマダメージ無く、効率よく、短時間で行えた。これにより、第１の工程後に高品質な単結晶Si、SiGe膜を再現性良く得ることができた。また、第１、第２の工程後、大気に晒すことなく誘電体材料をスパッタ成膜、もしくは第２の工程後、第４の工程により酸化、窒化、酸窒化した後、大気に晒すことなく誘電体材料をスパッタ成膜し、再度第４の工程により酸化、窒化、酸窒化した半導体／絶縁膜接合は、界面の不純物が大気搬送の場合よりも少ないため、従来の酸化膜同等の界面準位密度、膜中の固定電荷密度が得られ、ヒステリシスが小さいＣ−Ｖ曲線が得られ、リーク電流が小さくなり、良好なデバイス特性を得ることができた。
本発明で使用する成膜装置の構成例を示す模式図である。 本発明で使用する装置に設置されているコントローラの模式図である。 本発明で使用するプラズマ表面洗浄装置の構成例を示す模式図である。 本発明で使用するＵＶ、Ｘ線励起ラジカル表面洗浄装置の構成例を示す模式図である。 本発明で使用する触媒化学励起ラジカル表面洗浄装置の構成例を示す模式図である。 本発明で使用する搬送コントローラプログラムのフローチャートである。 本発明で使用する成膜コントローラプログラムのフローチャートである。 本発明の実施例１によって得られたＣ−Ｖ曲線である。 本発明の実施例１によって得られた界面準位密度と固定電荷密度の水素終端工程有り無しの比較例である。 本発明の実施例１によって得られた界面準位密度と固定電荷密度の従来の酸化膜との比較例である。 本発明の実施例１によって得られた等価酸化膜厚（EOT）とリーク電流の関係を示すグラフである。 本発明の実施例２によって得られた等価酸化膜厚（EOT）とリーク電流の関係を示すグラフである。 本発明の成膜装置で製造されたＭＯＳ−ＦＥＴの構造を示す図である。
本発明の実施例を以下に説明する。
実施例１
第１図は、成膜装置１の構成を示し、中央のトランスファーチャンバー６０の周囲に表面洗浄装置１０、ＣＶＤ成膜装置２０、酸化・窒化装置３０、誘電体スパッタ装置４０及びロードロック装置５０が配置されている。これら装置１０〜４０は、成膜基板（又はそれが配置されたトレイ）の通過・移動できる通路により、トランスファーチャンバー６０に連通しているが、その通路各々には密閉シャッターが設けられシャッターの開閉が搬送コントローラ７０で制御されている。又、装置１０〜５０内の基板の搬送・処理は、搬送プロセッサ又それぞれのプロセスコントローラ７０〜７４により制御されている。
本実施例では、第１図に示した成膜装置１において、第３図に示される表面洗浄装置１０を用いた第１の工程を行いSi基板上に形成された自然酸化膜を除去した後、第２の工程を行いＣＶＤ成膜装置２０を用いて水素終端させ、スパッタ装置４０で誘電体材料をスパッタ成膜する第３の工程を行い、酸化・窒化装置３０で誘電体材料を酸化する第４の工程を行うプロセスについて述べる。サンプルとして用いた基板は清浄空気中に放置して自然酸化膜が形成されている直径300mmのSi単結晶基板５である。ロードロック装置５０の真空引きによりトランスファーチャンバー内は１Ｐａ以下に真空化されている。この基板を真空トランスファーチャンバー６０を介して表面洗浄装置１０の基板ホルダー１４上に搬送し、密閉シャッターを閉じる。
次に第３図に示される表面洗浄装置１０において、供給管Gas1にArをキャリアガスとしたハロゲンガスF2を100sccmプラズマ室１１に供給し、プラズマ室１１でプラズマを発生させ、プラズマをラジカルシャワープレート１２を介して反応室１３に流し、供給管Gas2にHFもしくはH2を反応室１３に供給した。圧力は50Pa、基板ホルダー１４上のＳｉ単結晶基板Ｓの基板温度は300℃でHFを100sccmもしくはH2を50sccm供給する。圧力を低くすると酸化膜のエッチングレートが増加し、温度を低くするとエッチングレートは減少する。このフッ素ラジカルを基板表面に晒すことにより、表面の平坦性を損ねることなく自然酸化膜を除去することができた。この際、基板表面はフッ素終端を含む。その後、密閉シャッターを開放して基板５を洗浄装置１０から真空トランスファーチャンバー６０を通してＣＶＤ成膜装置２０に移動させることで大気に晒すことなく水素終端化の第２の工程を行うためのＣＶＤ成膜装置２０に洗浄後の基板５を搬送し、基板温度300℃でSiH4を100sccm供給する。ここで圧力は3E-3Paである。この工程により、洗浄の第１の工程で残留するF終端を水素で置換し水素終端とすることができた。さらに第３の工程を行うため、第１図に示されるＣＶＤ成膜装置２０から真空のトランスファーチャンバー６０を通して誘電体スパッタ装置４０に水素終端表面を大気に晒すことなく搬送し、HfもしくはHfSi等をスパッタ成膜した結果、それらの誘電体膜が生成され、大気搬送に比べて界面に炭素や金属等の不純物が存在しないことが確認された。また、成膜した誘電体材料を酸化するため真空のトランスファーチャンバー６０を通して酸化・窒化装置３０に誘電体材料表面を大気に晒すことなく搬送し、プラズマ及びラジカル酸化を行い、デバイス特性評価を行った結果、第８図、第９図、第１０図、第１１図に示すデータが得られた。
第８図は、本発明の実施例１によって得られたＣ−Ｖ曲線である。実施例１と従来の技術により作成したサンプルの誘電体スパッタ成膜上に電極を設けて電圧を印加し、キャパシタンスを測定した結果を図８に示す。従来の技術と比較し、従来が３０ｍＶ程のヒステリシスであったものが、ヒステリシスが１０ｍＶと小さい結果が得られている。
第９図は、本発明の実施例１によって得られた界面準位密度と固定電荷密度の水素終端工程有り無しの比較例である。水素終端有り無しの場合でサンプルを作成し、Ｃ−Ｖ曲線から界面準位密度と固定電荷密度を計算した結果、１×１０11cm-2以下の固定電荷密度、１×１０11cm-2以下の界面準位密度であり、水素終端有無では同等であることがわかった。
大気搬送を含む場合よりも界面の不純物が少ないため、従来の酸化膜同等の界面準位密度、膜中の固定電荷密度が得られており、ヒステリシスが小さい良好なＣ-Ｖ曲線が得られ、リーク電流が小さくできた。
第３図の表面洗浄装置は、プラズマ発生室１１と処理室１３の間をシャワープレート１２で分離することにより、処理室１３ではラジカルを主とした処理が可能となり、HF2 -イオンによるエッチング反応が支配的なため基板５への損傷なくSiO2とSiとの選択比が高い自然酸化膜除去処理を行うことができる。また、ラジカル生成は、図４に示すＵＶ、Ｘ線励起装置や、図５に示す触媒化学励起でも発生することができる。
プラズマ室に導入するGas1は、キャリアガスとしてAr、Kr、Xr、Heを用いたF2もしくはHFガスを用いてプラズマを発生させ、シャワープレートを介すことにより、処理室１３にはラジカルが導入される。さらに処理室１３に導入するGas2は、HFもしくはH2ガスを用いることにより、表面の自然酸化膜を除去することができる。
実施例２
本実施例では、第１図に示した成膜装置１を用いて、第３図に示される表面洗浄装置１０を用いた第１の工程を行いSi基板上に形成された自然酸化膜を除去した後、第２の工程を行いＣＶＤ成膜装置２０を用いて水素終端させ（ここまでは実施例１と同じ処理）、その後処理後の基板をトランスファーチャンバー６０を通して酸化・窒化装置３０に移して、第４の工程の酸化、窒化もしくは酸窒化を行った後、誘電体材料をスパッタ成膜する第３の工程を行い、再度トランスファーチャンバー６０を通して酸化・窒化装置３０に移して、第４の工程の酸化、窒化もしくは酸窒化を行うプロセスについて述べる。サンプルとして用いた基板は清浄空気中に放置して自然酸化膜が形成されている直径300mmのSi単結晶基板５である。この基板を真空トランスファーチャンバー６０を介して表面洗浄装置１０に搬送する。次に第３図に示される表面洗浄装置１０において、供給管Gas1にArをキャリアガスとしたハロゲンガスF2を100sccm供給し、プラズマ室１１でプラズマを発生させ、供給管Gas2にHFもしくはH2を供給した。圧力は50Pa、基板温度は300℃でHFを100sccmもしくはH2を50sccm供給する。圧力を低くすると酸化膜のエッチングレートが増加し、温度を低くするとエッチングレートは減少する。これを基板表面に晒すことにより、表面の平坦性を損ねることなく自然酸化膜を除去することができた。その後、真空トランスファーチャンバー６０を通して大気に晒すことなく第２の工程を行うＣＶＤ成膜装置２０に搬送し、基板温度300℃でSiH4を100sccm供給する。ここで圧力は3E-3Paである。この工程により、第１の工程で残留するF終端を水素終端とすることができた。
さらに第４の工程を行うため、ＣＶＤ成膜装置２０かつトランスファーチャンバーを通して第１図に示される酸化・窒化装置３０に水素終端表面を大気に晒すことなく基板を搬送し、プラズマ及びラジカル酸化、窒化、酸窒化した。そして、酸化・窒化装置３０からトランスファーチャンバー６０を通して更に誘電体スパッタ装置４０に大気に晒すことなく搬送し、HfもしくはHfSiをスパッタ成膜した結果、Hf誘電体膜が生成され大気搬送に比べて界面に炭素や金属等の不純物が存在しないことが確認された。また、成膜した誘電体材料を酸化するため真空のトランスファーチャンバー６０を通して酸化・窒化装置３０に誘電体材料表面を大気に晒すことなく搬送し、プラズマ及びラジカル酸化を行い、デバイス特性評価を行った結果、第１２図に示すように、大気搬送を含む場合よりもリーク電流が小さくできた。
第１０図は、本発明の実施例２によって得られた界面準位密度と固定電荷密度の従来の酸化膜との比較例である。実施例２と従来の技術により作成したサンプルのＣ−Ｖ曲線から界面準位密度と固定電荷密度を計算した結果、１×１０11cm-2以下の固定電荷密度、１×１０11cm-2以下の界面準位密度であり、従来の技術と同等の特性を得ることができた。
実施例３
本実施例では、第１図に示した成膜装置１を用いて、第３図に示される表面洗浄装置１０を用いた第１の工程を行うことにより、Si基板上に形成された自然酸化膜を除去した後、表面を水素終端面とする先の実施例１と２と異なる手法について述べる。サンプルとして用いた基板は、Si基板上にSiO2膜を付け、約径３μmの円形のSi部分を残したテストパターンを形成されている。上記実施例１と同様の方法により、表面洗浄装置１０で自然酸化膜を除去した後、同一の表面洗浄装置１０において、基板温度300℃で供給管Gas2からSiH4を5sccm供給し、圧力を10Paに保持し、10sec処理した。即ち、フッ素洗浄後にSiH4による処理を基板表面に施す。その後、真空トランスファーチャンバー６０を通して第２の工程を行うCVD装置２０に搬送し、基板温度600℃、SiH4を10sccm供給し、圧力を10-2Paで保持し、10min処理した。
洗浄の第１の工程後のSiH4処理なしの実施例１と２では、インキュベーションタイムが相対的に長く、水素化合物が完全でなく基盤処理のバッチ間で成膜開始時間にバラツキがある。第１の工程後、SiH4処理を行った実施例３では、インキュベーションタイムが相対的に短く、完全に水素終端され、バッチ間で成膜開始時間が揃っている。第１の工程で表面洗浄行うことにより、SiもしくはSiGeの成膜時間を短縮し、再現性良く成長させることができた。これは、表面に吸着している不純物が除去され、更に表面を水素終端面とすることにより、SiもしくはSiGeの成長を促進させたためである。
実施例３では、同一装置内もしくは大気に晒すことなくCVD成膜装置に搬送後、基板表面を水素化化合物の熱分解温度以下に保持し水素化合物ガスに基板を露出することによって、フッ素終端工程で付着した半導体基板表面のFが除去され、半導体基板（パターンが形成され、SiやSiO2などが混在する基板であっても）表面が一律に水素終端される。また、Si、SiGe等の膜を成膜する場合には、ＣＶＤ装置を用いて水素終端もしくはＦ終端面に対し、前記水素化化合物の熱分解温度以上に基板温度を上昇させSiH4、GeH4ガスに晒すことにより、単結晶成長することができる。
水素化合物へ露出する工程は、フッ素終端工程後の基板温度を水素化化合物の熱分解温度以下、すなわちSiH4の場合、450℃以下、GeH4の場合、280℃以下、Si2H6の場合、300℃以下と設定することにより、表面が一律に水素終端される。
水素化合物へ露出する工程で水素終端処理に使用可能なガスが充たすべき条件として、（１）〜（４）が挙げられる。
（１）６５０℃以下の温度で熱解離する水素化ガス。
（２）生成物のメタルハロゲン化物が揮発性。
（３）メタルはデバイスの汚染源にならないこと。望ましくは、後の成膜工程で使われるガス。
（４）Cを含まないこと。表面にカーボン化合物が堆積すると成膜を阻害する。
これら（１）〜（４）の条件をすべてみたす水素化合物ガスとして、SiH4、GeH4やSi2H6がある。付ける膜がドープされている場合は、AsH3、PH3、B2H6も考えられる。（H2は結合エネルギーが大きく、半導体基板表面に付着したハロゲンとの反応では解離しないため、H2をハロゲンと反応させて除去するためには８００℃以上にしなければならない。しかし、デバイスの要請から半導体基板の温度は６５０℃以下である必要がある。また、水素ガスの場合、Ｆとの反応速度が遅く、しかも、反応生成物のHFは再付着し易いため、十分なＦ除去効果が得られない。）
さらに水素化合物ガスへ露出する工程の水素終端処理では、半導体基板表面のFと反応して、これを除去し、H終端するための、水素化化合物ガス（SiH4）に半導体基板基板を露出する温度、圧力、時間の条件は、成膜時のSiH4ガス安定化の条件とは異なり、以下の要件を満たす必要がある。
（１）温度
水素化化合物ガスの熱分解温度以下の温度の半導体基板の表面にフッ素などのハロゲンがあると、ハロゲンとの反応でのみ水素化化合物ガスが分解する。たとえば、SiH4は４５０℃で熱分解するので、ハロゲンの付着した基板の温度が４５０℃未満のとき、SiH4は基板表面でハロゲンと反応して分解する。SiH4は基板の温度が４５０℃以上になると基板表面で熱分解して、基板の表面にSiの核を生成し、上に付けられる膜の結晶構造を乱し、また、膜のドープ量や濃度比コントロールの妨げになる。（成膜時、放電前に高温の基板上にSiH4が流れる瞬間があるが、バッチ間で毎回条件を一定にでき、かつ短時間なので問題とならない。）したがって、水素化化合物ガスに露出する半導体基板の温度は、水素化化合物ガスの熱分解温度よりも低い温度に設定する必要がある。（但し、反応が十分に進む程度に高い温度が望ましい。）
水素化化合物ガスがSiH4のとき、基板温度は約450℃以下。
水素化化合物ガスはGeH4のとき、基板温度は約280℃以下。
水素化化合物ガスはSi2H6のとき、基板温度は約300℃以下。
（２）圧力
圧力10-2Pa〜101Paの範囲。反応するに十分高く、再付着しない程度に低い必要がある。成膜時の圧力は、UHV-epi 10-2〜100Pa、PCVD-depo 10-1〜102Pa、PVD 10-1〜100Pa。
（３）時間
Fで終端したSi表面にSiH4ガスを、少なくとも２nmのSiエッチングに相当する時間である1min流して、Fを除去すると同時に表面をHで終端する。
第１図の成膜装置１は、一連のプロセスを真空一貫で行うためのコントローラを各プロセス装置と搬送装置毎に設けられており、すなわち、搬送コントローラ７０は、装置からの入力信号を入力部で信号を受け取り、プロセッサでフローチャートで動作させるようにプログラムされた搬送用プログラムを動かし、真空トランスファーを通しての基板の各プロセス装置への移動の動作指示を装置に出力できるようになっている。また、プロセスコントローラＡ〜Ｄ（７１〜７４）は、プロセス装置からの入力信号を受け取り、処理をフローチャートで動作させるようにプログラムされたプログラムを動かし、動作指示を装置に出力できるようになっている。コントロール７０又は７１〜７４の構成は第２図に示すもので、入力部８２、プログラム及びデータを有する記憶部８３、プロセッサ８４及び出力部８５からなり、基本的にはコンピュータ構成であり、対応の装置を制御している。
第６図に搬送コントローラ７０とプロセスコントローラＡ〜Ｄ７１〜７４の行う制御を示す。ステップ６１０で自然酸化膜付きSi基板が準備される。搬送コントローラ７０はロードロック装置５０によるトランスになるよう制御する（ステップ６１１）。更に表面洗浄装置１０の真空度を１Ｅ−４Ｐａ以上になるように指示をし、基板Ｓを表面洗浄装置１０内にトランスファーチャンバー６０を介して移動し、基板ホルダー上に配置する。プロセスコントローラＡ７１は、前述の実施例１、２又は３に記載の表面洗浄処理を基板５に行う手順を制御する（ステップ６１３）。
搬送コントローラ７０は、ＣＶＤ成膜装置２０の真空度を１Ｅ−４Ｐａ以下になるよう真空排気する制御を行い、表面洗浄装置１０内の基板５をトランスファーチャンバー６０を介してＣＶＤ成膜装置２０内に配置する。
プロセスコントローラＢ７２は、ＣＶＤ成膜装置２０内で上述した実施例１、２及び３の水素終端処理を行う制御をする（ステップ６１５）。実施例１のようにその後直ちに誘電体スパッタ成膜をするか、実施例２のように酸化・窒化成膜処理を行うかに従って、搬送コントローラの制御は異なる（ステップ６１６）。実施例１の場合は、搬送コントローラは、誘電体スパッタ装置４０の真空度を１Ｅ−４Ｐａ以下にして、ＣＶＤ成膜装置２０内で水素終端された基板５を、トランスファーチャンバー６０を介して誘電体スパッタ装置４０内に移動させる（ステップ６１９）。
プロセスコントローラＤ７３は、誘電体スパッタ装置４０内で、実施例１、２又は３の成膜処理を行う制御をする（ステップ６２０）。実施例１のように搬送コントローラ７０は酸化・窒化装置３０内の真空度を１Ｅ−４Ｐａ以下にして、誘電体スパッタ装置４０内の基板５を酸化・窒化装置３０内へトランスファーチャンバー６０を介して移動させる（ステップ６２１）。プロセスコントローラＣ７４は、酸化・窒化装置３０内で実施例１の処理を行う制御をする（ステップ６２２）。その後、搬送コントローラ７０は、ロードロック装置５０によりトランスファーチャンバー６０内を大気に開放する（ステップ６２３）。
一方、実施例２の場合、搬送コントローラ７０は酸化・窒化装置３０内の真空度を１Ｅ−４Ｐａ以下にして、ＣＶＤ成膜装置２０内の水素終端基板５を酸化・窒化装置３０内へトランスファーチャンバー６０を介して移動させる（ステップ６１７）。プロセスコントローラＣ７４は、酸化・窒化装置３０内で実施例２又はその処理を行う制御をする（ステップ６１８）。酸化・窒化処理後の制御は実施例１と同じである。以上で発明に従う装置の制御は終了する。
第７図は、上述した実施例３の表面洗浄装置１０内の処理ステップ２１と２２及びＣＶＤ装置２０内の処理ステップ２３を示す。ステップ２１は実施例１と２と同じ内容の処理で、ステップ２２で追加的に基板温度３００℃で供給管Gas2からSiH4を５sccm供給し、圧力を１０Ｐａにし、１０secの処理がされる。その後、基板５はＣＶＤ装置２０に移されて、水素終端処理を行う。処理を、基板温度６００℃、SiH4を１０sccm供給し、圧力を１０-2Ｐａで保持し、１０minの処理がステップ２３でされる。
上述の本発明の処理によって、第１３図のMOS電界効果トランジスタ（ＦＥＴ）９０が製造された。Ｓｉ基板９１におけるソース領域９２とドレイン領域９３との間のゲート電極９４下の誘電体ゲート絶縁膜９５として、HfO膜が用いられた。このゲート絶縁膜９５として、他に、HfN、HfON、HfLaO、HfLaN、HfLaON、HfAlLaO、HfAlLaN、HfAlLaON、LaAlO、LaAlN、LaAlON、LaO、LaN、LaONが採用され得、比誘電率は３．９〜１００の範囲にある。そして固定電荷密度は０〜１×１０11cm-2である。又、ゲート絶縁層の膜厚は０．５nm〜５．０nmである。又、界面準位密度は１×１０11cm-2以下である。そして、このゲート絶縁膜は第８図の改善されたヒステリシス特性（１０mV）を呈する。
ここで、「固定電荷」とは、固定酸化膜電荷とも称するが、SiO2膜中に存在し、電界などで移動せず固定された状態の電荷を云う。固定酸化膜電荷は酸化膜の構造欠陥により生じ、酸化膜の形成状態や熱処理に依存する。また通常Si−SiO2界面近傍にはシリコンの未結合手（ダングリングボンド）に起因するプラスの固定電荷が存在する。固定酸化膜電荷は、ＭＯＳ構造のＣ−Ｖ特性をゲート電圧軸に沿って平行移動させる。固定電荷密度は、Ｃ−Ｖ法で測定される。
第１３図のＭＯＳ−ＦＥＴのゲート電極９４として、Ti、Al、TiN、TaN、W等の金属、ポリシリコン（Ｂ（ボロン）−ｄｏｐｅ：ｐ−Ｔｙｐｅ又はＰ（リン）−ｄｏｐｅ：ｎ−Ｔｙｐｅ）又はＮｉ−ＦＵＳＩ（フルシリサイド）が用いられる。
本発明に従って、大気に晒すことなくHf等の誘電膜をスパッタ成膜し酸化・窒化した半導体／絶縁膜接合は、固定電荷や界面準位が待機搬送の接合よりも少ないため、第８図のようなヒステリシスが小さいＣ−Ｖ曲線が得られ、リーク電流が小さくなり、良好なデバイス特性が得られた。「界面準位」とは、異種の半導体接合界面、半導体と金属や絶縁体との接合界面に形成される電子のエネルギー準位を云う。界面では半導体面は原子間の結合が切れた状態になるためダングリングボンドと呼ばれる未結合状態ができ、電荷を捕獲できるエネルギー準位を形成する。界面の不純物や欠陥も電荷を捕獲するエネルギー準位、即ち界面準位を形成する。一般に、界面準位は応答時間が遅く、また不安定であり、デバイス特性に悪影響を及ぼすことが多い。界面準位が少ないほどよい界面といえる。界面準位密度はＣ−Ｖ法で測定される。

Claims (21)

  1. プラズマ発生室と処理室との間がシャワープレートで分離された構成の表面洗浄装置の該プラズマ発生室に少なくともＦ2又はＨＦを含むガスを導入して該プラズマ発生室にプラズマを発生させ、該プラズマ中のラジカルを該プラズマ発生室から該シャワープレートを介して半導体基板の配置された該処理室に導入すると共に、少なくともＨ2ガス又はＨＦガスを含むガスを該処理室に導入して、該半導体基板の表面を洗浄する第１の工程、及び
    該第１工程を経た半導体基板の表面を水素化合物に露出させる工程であって、該基板の温度が該水素化合物の熱分解温度より低くされている第２の工程とからなる半導体素子の製造方法。
  2. 請求項１の方法において、該第１と第２の工程は表面洗浄装置内で行われる半導体素子の製造方法。
  3. 請求項１の方法において、前記第２の工程の後、半導体成分を含む水素化合物に露出させ、該基板の温度が露出した該半導体成分を含む水素化合物の熱分解温度以上である第５の工程を更に含む半導体素子の製造方法。
  4. 請求項１の方法において、該第１の工程及び第２の工程は、表面洗浄装置内で行われ、その後、半導体基板をＣＶＤ装置内に搬送し、半導体成分を含む水素化合物に露出する第５の工程を更に含む半導体素子の製造方法。
  5. 請求項４の方法において、該第５の工程を経た該半導体基板の表面上に誘電体膜を形成する第３の工程を更に含む半導体素子の製造方法。
  6. 請求項５の方法において、該第３の工程は該第５の工程を経た該半導体基板の表面上にＨｆ、ＨｆＳｉ、ＨｆＬａ、ＨｆＡｌＬａ、ＬａＡｌ、Ｌａのいずれか１つ以上をスパッタ成膜することで該誘電体膜を形成している半導体素子の製造方法。
  7. 請求項５の方法において、該誘電体膜を酸化、窒化、又は酸窒化して絶縁膜に変える第４の工程を更に含む半導体素子の製造方法。
  8. 請求項７の方法において、該第１、第２、第５、第３、および第４の工程中に、該半導体基板を該トランスファーチャンバを介して移動して、該基板表面を大気に晒すことなく該第１、第２、第５、第３、および第４の工程が行なわれている半導体素子の製造方法。
  9. 請求項７の方法において、該絶縁膜はＭＯＳＦＥＴのゲート絶縁膜である半導体素子の製造方法。
  10. 請求項２の方法において、前記第２の工程は、６５０℃以下の温度で熱分解する水素化合物を用いる半導体素子の製造方法。
  11. 請求項３の方法において、前記第５の工程は、該半導体成分を含む水素化合物の熱分解温度以上に基板温度を上昇させ、基板上に半導体単結晶を成長させる半導体素子の製造方法。
  12. 請求項１の方法において、該第２の工程はＣＶＤ装置内で行なわれ、該半導体基板は該第１の工程後に該洗浄装置からトランスファーチャンバーを介して該ＣＶＤ装置に移送され、該第１の工程洗浄後の半導体基板表面を大気に晒すことなく第２の工程により水素化合物に露出することからなる半導体素子の製造方法。
  13. 請求項１の方法において、該第２の工程を経た該半導体基板の表面上に誘電体膜を形成する第３の工程を更に含む半導体素子の製造方法。
  14. 請求項１３の方法において、該第３の工程は該第２の工程を経た該半導体基板の表面上にＨｆ、ＨｆＳｉ、ＨｆＬａ、ＨｆＡｌＬａ、ＬａＡｌ、Ｌａのいずれか１つ以上をスパッタ成膜することで該誘電体膜を形成している半導体素子の製造方法。
  15. 請求項１３の方法において、該誘電体膜を酸化、窒化、又は酸窒化して絶縁膜に変える第４の工程を更に含む半導体素子の製造方法。
  16. 請求項１５の方法において、該第１の工程〜第４の工程中に、該半導体基板を該トランスファーチャンバを介して移動して、該基板表面を大気に晒すことなく該第１の工程〜第４の工程が行なわれている半導体素子の製造方法。
  17. 請求項１５の方法において、該絶縁膜は半導体デバイスのゲート絶縁膜である半導体素子の製造方法。
  18. 請求項１の方法において、前記第２の工程は、６５０℃以下の温度で熱分解する水素化合物を用いる半導体素子の製造方法。
  19. 請求項１の方法において、前記第２の工程の後、該基板表面を酸化、窒化、又は酸窒化して絶縁膜に変える第６の工程と、該第６の工程で形成された絶縁膜上に誘電体膜を形成する第３の工程と、第３の工程で形成された誘電体を酸化、窒化、又は酸窒化して絶縁膜に変える第４の工程を更に含む半導体素子の製造方法。
  20. トランスファーチャンバー（６０）、該トランスファーチャンバーに開閉シャッターを介して結合された第１の処理装置（１０）と第２の処理装置、及び
    該トランスファーチャンバー内の基板搬送機構と該開閉シャッターを制御する搬送コントローラ（７０）と該第１と第２の処理装置での基板処理工程を制御するプロセスコントローラ（７１，７２）からなる半導体素子の製造装置において、
    該搬送コントローラは、該第１の処理室装置に基板を搬送し、該第１の処理装置での処理の終了後に該基板を該トランスファーチャンバーを介して該第２の処理装置に搬送するよう、該搬送機構と開閉シャッターを制御するプログラムを有する記憶部を含み、
    該第１の処理装置は、プラズマ発生室と処理室との間がシャワープレートで分離された構成の表面洗浄装置であり、該プロセスコントローラは該プラズマ発生室に少なくともＦ2又はＨＦを含むガスを導入させ該プラズマ発生室にプラズマを発生させ、該プラズマ中のラジカルを該プラズマ発生室から該シャワープレートを介して該処理室に導入すると共に、少なくともＨ2ガス又はＨＦガスを含むガスを該処理室に導入するよう該第１の処理装置を制御するプログラムを有する記憶部を含み、
    該プロセスコントローラの記憶部は更に、該第２の処理装置内に移送された半導体基板の表面を水素化合物に露出させ、該半導体基板温度が該水素化合物の熱分解温度より低くなるよう、該第２の処理室を制御するプログラムを有していることを特徴とする半導体素子の製造装置。
  21. 請求項２０の製造装置において、該第１の処理装置内の表面洗浄処理工程と該第２の処理装置内の水素化合物露出処理工程とを該基板を大気に晒すことなく真空一貫で行うよう、該トランスファーチャンバを通しての該基板の移動の際に該基板搬送機構と開閉シャッターとを、該搬送コントローラは制御している半導体素子の製造装置。
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