KR101157938B1 - 반도체 소자 제조 방법 - Google Patents

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마나부 이케모토
히로키 다테
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캐논 아네르바 가부시키가이샤
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Abstract

Hf0 등을 포함하는 유전체 절연막은 기판 표면을 불소 라디칼에 노출함으로써 반도체 기판의 표면을 세정하는 단계; 불소 라디칼 또는 수소화물(SiH4 등)에 의한 수소 말단처리 공정을 수행하는 단계; Hf 등을 스퍼터링하는 단계; 및 산화/질화를 수행하는 단계에 의해 형성된다. 이런 단계들은 기판을 대기에 노출하지 않고 수행되어, 더 적은 자기이력을 가진 C-V 곡선을 얻을 수 있고 적합한 소자 특성들을 가진 MOS-FET를 구현할 수 있다.
유전체 절연막, 반도체 기판, MOS-FET

Description

반도체 소자 제조 방법{Method of fabricating a semiconductor device}
본 발명은 Si-계 표면을 세정하는 단계를 포함하는 반도체 소자의 제조 방법 및 제조 장치에 관한 것이다.
반도체 Si 기판을 습식 세정하는 것은 통상적인 관행이 되어왔다. 그러나, 건조하는 동안 형성된 워터마크의 완전한 제거 및 초 박막 산화물의 식각의 조절을 할 수 없고; 장치는 크기가 증가하는 등의 문제가 있어 왔다. 또한, 반도체 기판이 반도체 기판의 습식 세정 후 장기간 동안 대기에 노출되는 경우, 반도체 기판의 표면은 그 위에 자연 산화막이 형성되고 거기에 탄소 원자들을 흡착하여 Si 단결정의 막 증착이 불가능해지고; 거친 표면이 형성되고; 게이트 절연막과의 계면에서 불순물 준위가 증가하는 것을 포함하는 문제를 일으킨다.
이런 문제들의 관점에서, 반도체 기판의 표면상의 산화막의 제거는 막 증착 이전에 750℃ 이상에서 UHV 진공 가열 또는 800℃ 이상에서 H2 대기에서 가열에 의해 실시되었다. 그러나, 소자의 소형화가 진행됨에 따라, 유전체 절연막 금속 전극이 사용되어, 소자가 저온에서 제조될 것을 필요로 한다. 이제부터, 650℃ 이하의 온도에서 소자 제조가 필요할 것이다. 따라서, 습식 세정은 제약들이 있고 건식 세정법이 막 증착 이전에 반도체 기판을 가공하는데 필수적이 되었다. 이런 건식 세정법의 한 예는 아르곤 플라즈마를 사용하는 리버스 스퍼터링 방법이다(일본특허출원 공개공보 제 H10-147877호). 그러나, 이 방법에 의하면, 반도체 기판의 표면에서 Si-Si 결합이 파괴되는 것으로 생각된다. 이런 경우, 산화막이 Si 결핍 부분에 즉시 형성되고; 오염 물질이 Si의 끊어진 결합에 부착되기 쉽고; 측벽에 대한 스퍼터링에 의해 산화물과 오염 물질의 재부착이 일어나는 등의 문제가 발생한다. 이것이 이후 공정에 악영향(에피택실 성장에 대한 방해 및 규화물 계면에서 고 저항 부분의 형성을 포함)을 일으킬 것이다.
소자에 대한 손상 또한 문제가 된다. 일본특허출원 공개공보 제 2001-102311호는 할로겐 또는 수소를 함유하는 기체를 플라즈마로 변형시켜 라디칼만을 추출하고 라디칼로 반도체 기판을 세정하는 기술을 개시한다. 그러나, H 라디칼에 의한 반도체 기판의 세정의 경우, 사용된 챔버에 의한 금속 오염 및 Si 기본층의 높은 식각 속도에 의한 과다식각을 포함하는 문제가 일어난다. 또한, 반응 생성물로서 HF의 재부착이 일어나기 때문에, 충분한 F 제거 효과를 얻을 수 없다. F 라디칼에 의한 반도체 기판의 세정의 경우, 650℃ 이하의 온도로 가열하여 Si 표면 및 SiO2 표면상에 존재하는 F를 제거하는 것은 불가능한데 이는 Si-F 결합 에너지가 높기 때문이다. 원료 기체(SiH4 기체)를 그 조건에서 반도체 기판 위로 흐르게 함으로써 반도체 기판 위에 막 증착(UHF-epi의 경우)에서, 배양 시간(즉, 표면 위로 막 증착이 실제로 시작될 때까지의 시간)의 변화가 배치들 사이에 발생하는 문제가 발생하였다. 이런 변화는 배치들 사이에서 막 두께의 시간 제어를 어렵게 만든다. 일본특허출원 공개공보 제 2001-144028호는 기판을 세정하기 위해 반도체 기판을 불소-함유 종들을 함유하는 플라즈마에 노출하고 반도체 기판을 불소를 포획하는 대기에 노출함으로써 불소 잔류물을 제거하는 기술을 개시한다. 불소 포획 대기는 수소-함유 종들을 함유하는 기체의 플라즈마 분해에 의해 제조된다.
그러나, 반도체 기판은 플라즈마에 노출되기 때문에, Si-Si 결합도 깨진다. 이런 경우에, 산화막이 Si 결핍 부분에 즉시 형성되고; 오염 물질이 Si의 끊어진 결합에 부착이 되기 쉽고; 측벽에 대한 스퍼터링에 의해 산화물과 오염 물질의 재부착이 일어나는 문제가 발생한다. 이것이 이후 공정에 악영향(에피택실 성장에 대한 방해 및 규화물 계면에서 고 저항 부분의 형성을 포함)을 일으킬 것이다. 소자에 대한 손상 또한 문제가 된다. 이런 공지된 예에 따라, 기체는 수소 그룹(예를 들어, H 라디칼) 및 수소 이온을 발생시키기 위해 플라즈마에 의해 강제적으로 분해된다. 수소 그룹(예를 들어, H 라디칼) 및 수소 이온에 의해 기판 표면에 있는 불소 잔류물을 제거함에 있어서, 사용된 챔버에 의한 금속 오염 및 Si 기본층의 높은 식각 속도에 의한 과다식각을 포함하는 문제가 일어난다. 또한, 반응 생성물로서 HF의 재부착이 일어나기 때문에, 충분한 F 제거 효과를 얻을 수 없다. 일본특허출원 공개공보 제 2002-217169호는 외래 물질을 원위치에서 제거하기 위한 세정 공정을 고속 기체 흐름에 의해 발생된 마찰 응력의 물리적 작용과 조합으로 수행하는 장치를 개시한다. 이 공지된 예의 설명에 따라, 불순물들의 흡착과 자연 산화의 발생은 진공하에서 운송에 의해 억제되어, 생산 효율을 향상시킨다. 그러나, 외래 물질이 제거될 수 있을지라도, 자연 산화막 및 표면 거칠기는 표면 원자 층 상태로 존재한다. 즉, 원위치 운송에 의해 소자 특성들을 향상시키는 효과를 얻기 위해서, 원자 층 상태로 표면을 제어할 수 있는 세정 기술, 표면을 원하는 원자로 말단처리하는 기술 및 막 증착을 위해서 대기에 노출하지 않고 운송하는 기술을 제공하는 것이 필요하다. 이런 기술들에 의해, 반도체/유전체 절연 접합부에서 감소된 계면 상태 및 막에서 감소된 고정 전하를 포함하는 적합한 소자 특성을 얻을 수 있다고 생각된다.
특허문헌 1: 일본특허출원 공개공보 제 H10-147877호
특허문헌 2: 일본특허출원 공개공보 제 2001-102311호
특허문헌 3: 일본특허출원 공개공보 제 2001-144028호
특허문헌 4: 일본특허출원 공개공보 제 2002-217169호
종래기술로서, 표면 세정 공정을 수행하는 장치는 대기 중에서 후속 막 증착 단계로 운반을 필요로 하고, 대기의 성분들은 기판 표면상에 흡착되어 자연 산화막 및 탄소 원자들을 포함하는 불순물이 계면에 존재하게 한다. 따라서, 소자 특성의 저하가 일어난다. 이런 이유 때문에, 장치는 기판 표면의 불순물 세정 공정 이후, 후속 단계에서 사용된 소자를 기판상에서 즉시 가공을 시작하게 하거나 후속 막 증착 단계가 수행되도록 하기 위해 대기에 노출하지 않고 진공하에서 기판을 운송하도록 발전되는 것이 기대되어 왔다.
상기 목적을 완성하기 위해서 본 발명의 발명자들에 의해 수행된 연구의 결과로서, 계면에 탄소, 습기 및 금속 불순물이 제거된 막은 다음을 포함하는 공정: 반도체 기판이 F2(수소를 함유하지 않는 기체)를 사용하여 발생된 불소 라디칼을 가진 대기에 노출되는 표면 세정 공정에 의해 반도체 기판의 표면을 불소로 말단처리하는 단계 또는 반도체 기판이 HF 기체(수소를 함유하는 기체)를 사용하여 발생된 불소 라디칼을 가진 대기에 노출되는 표면 세정 공정에 의해 반도체 기판의 표면을 수소 또는 불소로 말단처리하는 단계; 상기 단계들 중 하나에 의해 불소 또는 수소 및 불소로 마무리된 표면을 수소 라디칼에 노출하는 단계 또는 반도체 기판을 진공 운반 챔버를 통해 수소화물 기체에 노출하는 단계; 및 Hf를 포함하는 다양한 유전 물질들 중 임의의 하나의 스퍼터 막 증착을 수행하는 단계에 의해 증착될 수 있다는 것이 밝혀졌다. 각각의 계면에서 탄소, 수분 및 금속 불순물이 없는 HfO, HfON, HfN 등의 다양한 유전체 절연막 중 임의의 하나를 형성하여, 다음을 포함하는 공정: 수소 라디칼 또는 수소화물에 노출하는 단계 이후에 대기에 노출하지 않고 말단을 수소로 처리한 표면(hydrogen-terminated surface)을 플라즈마 및 라디칼 산화 또는 질화하는 단계; 다양한 유전 물질들 중 임의의 하나의 스퍼터 막 증착을 수행하는 단계; 및 다시 플라즈마 및 라디칼 산화 또는 질화를 수행하는 단계에 의해 적합한 소자 특성을 얻을 수 있다는 것이 밝혀졌다. 또한, 불소 또는 수소 또는 불소에 의한 말단처리 단계에서, 표면 세정은 불소 라디칼에 의한 반도체 기판 표면상에 존재하는 자연 산화막 및 불순물을 제거함으로써 기판 표면을 손상시키지 않고 기판 표면의 평탄성을 손상시키지 않고 수행될 수 있으며; Si 표면이 불소 또는 수소 또는 불소에 의한 말단처리의 단계에 의해 불소로 말단처리될 때, 후속 막 증착 단계는 수소 라디칼에 노출하거나 수소화된 화합물의 열 분해 온도 이하에서 고정된 수소화물에 노출함으로써 불소(F)의 제거를 포함하는 표면을 수소로 균일하게 말단처리하는 방법에 의해 높은 재생률로 수행될 수 있다는 것이 밝혀졌다.
본 발명에 따른 막 증착 장치는 진공 운반 챔버를 가지며 수소로 말단처리된 표면을 대기에 노출하지 않고 유전 물질(Hf, HfSi, HfLa 등)의 스퍼터 막 증착을 수행할 수 있어서, 막의 계면에 대한 탄소 및 수분의 흡착을 억제한다.
본 발명에 따른 막 증착 장치는 수소로 말단처리된 표면 또는 대기에 노출하지 않고 유전 물질의 스퍼터 증착에 의해 증착된 막의 표면의 플라즈마 및 라디칼 산화, 질화 또는 산질화할 수 있기 때문에, 탄소와 수분이 계면에 흡착하는 것을 억제하여, 불순물들이 없이 표면을 변형할 수 있다.
본 발명에 따른 장치는 일련의 원위치 공정을 수행하기 위한 컨트롤러들을 포함하며, 컨트롤러들은 가공 장치와 운반 장치를 포함하는 장치들 중 각각 하나에 각각 제공된다. 즉, 운반 컨트롤러는 입력부에서 장치로부터 입력 신호를 받아, 프로세서가 작업이 흐름도에 따라 수행되도록 프로그램된 운반 프로그램을 수행하게 하고, 다음 작업을 수행하도록 장치에 지시를 출력하도록 구성된다. 공정 컨트롤러들은 막 증착 장치들 중 각각의 하나로부터 입력 신호를 받아, 프로세서가 작업이 흐름도에 따라 수행되도록 프로그램된 막 증착 프로그램을 수행하게 하고, 다음 작업을 수행하도록 장치에 지시를 출력하도록 구성된다.
본 발명은 자연 산화막과 반도체 기판 표면상에 존재하는 탄소와 수분과 같은 오염 물질들을 제거할 수 있을 뿐만 아니라 막 증착에 의해 기판상에 존재하는 오염 물질들을 제거할 수 있게 한다. 또한, 배치들 사이의 배양 시간(즉, 표면 위로 막 증착이 실제로 시작될 때까지의 시간)의 변화는 막 증착에서 제거된다. 또한, 배치들 사이의 막 두께의 시간 제어는 쉽게 이루어진다. 다음을 포함하는 공정: 구성 원소로서 할로겐을 포함하는 라디칼을 함유하는 대기에 반도체 기판을 노출하는 제 1 단계를 수행하는 단계; 및 F 잔류물을 가진 금속, 반도체 또는 유전 물질을 함유하는 반도체 기판 표면을 수소화 화합물 기체에 노출시켜 기체가 반도체 기판 표면상의 잔류물 F과 반응시키는 단계에 의해 반도체 기판 표면으로부터 F를 제거하고 반도체 기판 표면으로부터 자연 산화막과 오염물을 제거하기 위해 H로 표면을 말단처리할 수 있다. 이 공정은 임의의 특별한 장치를 필요로 하지 않고 금속 오염 및 플라즈마 손상으로부터 반도체 기판을 보호할 수 있다. 본 발명은 기판의 단지 소정의 일부와의 반응을 효과적으로 일으킴으로써 원하는 효과를 얻을 수 있기 때문에, 비용을 줄이고 가공 속도를 향상시킬 수 있다. 즉, 반도체 기판 표면의 세정은 단순화되고 비용이 덜 드는 장치 배치를 사용하여 금속 오염과 플라즈마 손상 없이 효과적으로 짧은 시간에 이루어진다. 따라서, 제 1 단계 이후 높은 재생률로 고품질의 단결정 Si 막 또는 SiGe 막을 얻을 수 있다. 제 1 및 제 2 단계 이후 대기에 노출하지 않고 유전 물질의 스퍼터 막 증착을 수행하는 단계를 포함하는 공정 또는 제 2 단계 이후 산화, 질화 또는 산질화의 제 4 단계를 수행하는 단계; 대기에 노출하지 않고 유전 물질의 스퍼터 막 증착을 수행하는 단계; 및 다시 산화, 질화 또는 산질화의 제 4 단계를 수행하는 단계를 포함하는 공정에 의해 형성된 반도체/절연체 접합부는 대기 하에서의 운송의 경우와 비교해서 계면에서 불순물들이 감소하였다. 따라서, 통상적인 산화막의 계면 상태 밀도와 고정 전하 밀도와 필적하는 계면 상태 밀도와 고정 전하 밀도, 더 적은 자기이력을 가진 C-V 곡선 및 감소된 누설 전류를 얻을 수 있어서, 적합한 소자 특성들을 얻을 수 있다.
도 1은 본 발명에서 사용된 막 증착 장치의 예시적 배치를 나타내는 개략도이다;
도 2는 본 발명에서 사용된 장치에 제공된 컨트롤러를 나타내는 개략도이다;
도 3은 본 발명에서 사용된 플라즈마 표면 세정 장치의 예시적 배치를 나타내는 개략도이다;
도 4는 본 발명에서 사용된 UV- 또는 X-레이 여기 라디칼 표면 세정 장치의 예시적 배치를 나타내는 개략도이다;
도 5는 본 발명에서 사용된 촉매 화학적 여기 라디칼 표면 세정 장치의 예시적 배치를 나타내는 개략도이다;
도 6은 본 발명에서 사용된 운반 컨트롤러 프로그램의 흐름도이다;
도 7은 본 발명에서 사용된 막 증착 컨트롤러 프로그램의 흐름도이다;
도 8은 본 발명의 실시예 1에 의해 얻은 C-V 곡선을 나타내는 도면이다;
도 9는 수소에 의한 말단처리 단계가 있는 공정 및 수소에 의한 말단처리 단계가 없는 공정 사이의 본 발명의 실시예 1에 의해 얻은 계면 상태 밀도와 고정 전 하 밀도에 대한 예시적 비교를 나타내는 도면이다;
도 10은 본 발명의 실시예 1 및 통상적인 산화막에 의해 얻은 계면 상태 밀도 및 고정 전하 밀도 사이의 예시적 비교를 나타내는 도면이다;
도 11은 본 발명의 실시예 1에 의해 얻은 등가 산화물 두께(EOT) 및 누설 전류 사이의 관계를 나타내는 그래프이다;
도 12는 본 발명의 실시예 2에 의해 얻은 등가 산화물 두께(EOT) 및 누설 전류 사이의 관계를 나타내는 그래프이다;
도 13은 본 발명에 따른 막 증착 장치에 의해 제조된 MOS-FET의 구조를 나타내는 도면이다.
본 발명의 실시예들은 이하에서 기술될 것이다.
실시예 1
도 1은 중앙 운반 챔버(60) 주위에 배치된 표면 세정 장치(10), CVD 막 증착 장치(20), 산화/질화 장치(30), 유전체 스퍼터 장치(40) 및 로드 락 장치(50)를 포함하는 막 증착 장치의 배치를 나타낸다. 이런 장치(10, 20, 30 및 40)는 막 증착을 위해 기판이 통과되어 이동하게 하는 통로(또는 그 위에 기판을 운반하는 트레이)를 통해 운반 챔버(60)와 연결된다. 통로에 밀폐된 셔터가 각각 제공되고, 밀폐 된 셔터의 닫힘과 열림은 운반 컨트롤러(70)에 의해 제어된다. 장치(10, 20, 30, 40 및 50)에서 기판의 운반 또는 가공은 운반 프로세서 또는 개별 공정 컨트롤러(70 내지 74)에 의해 제어된다.
본 실시예에서, 설명은 도 1에 나타낸 막 증착 장치(1)에서의 공정에 관한 것으로, Si 기판상에 형성된 자연 산화막을 제거하기 위해 도 3에 나타낸 표면 세정 장치(10)를 사용하여 제 1 단계를 수행하는 단계; CVD 막 증착 장치(20)를 사용하여 수소에 의해 말단처리되게 하는 제 2 단계를 수행하는 단계; 스퍼터 장치(40)에 의해 유전 물질의 스퍼터 막 증착을 수행하는 제 3 단계 및 산화/질화 장치(30)에 의해 유전 물질을 산화하는 제 4 단계를 수행하는 단계를 포함한다. 샘플로 사용된 챔버는 깨끗한 공기에서 방치함으로써 자연 산화물 막으로 코팅된 300nm의 지름을 가진 Si 단결정 기판이다. 운반 챔버의 내부는 로드 락 장치(50)에 의해 진공을 일으켜 1Pa 이하의 진공으로 배출되었다. 기판은 진공 운반 챔버(60)를 통과해 표면 세정 장치(10)의 기판 홀더(14) 위로 운반되고, 결합된 밀폐 셔터에 의해 닫힌다.
뒤이어, 도 3에 나타낸 표면 세정 장치(10)에서, 플라즈마 챔버(11)에 공급 파이프(Gas 1)로부터 100sccm으로 운반 기체로서 Ar를 사용하여 할로겐 기체 F2를 공급하여 플라즈마 챔버(11)에 플라즈마를 발생시켰다. 그런 후에 플라즈마가 라디칼 샤워 플레이트(12)를 통과해 가공 챔버(13)로 흘러가게 하였고, 가공 챔버(13)에 공급 파이프(Gas 2)로부터 HF 또는 H2를 공급하였다. 압력이 50Pa이고 기판 홀더(14) 위의 Si 단결정 기판(5)의 기판 온도가 300℃인 조건하에서 HF를 100sccm으로 공급하거나 H2를 50sccm으로 공급하였다. 산화막의 식각 속도는 압력이 낮아짐에 따라 증가한다. 식각 속도는 온도가 낮아짐에 따라 감소한다. 기판 표면을 불소 라디칼에 노출함으로써, 자연 산화막은 표면 평탄성에 대한 손상 없이 제거될 수 있었다. 이렇게 얻은 기판 표면은 불소에 의한 말단처리를 포함한다. 그 후에, 밀폐된 셔터를 열었고 기판(5)을 진공 운반 챔버(60)를 통해 세정 장치(10)로부터 CVD 막 증착 장치(20)로 이동시켜, 대기에 노출하지 않고, 수소에 의한 말단처리의 제 2 단계를 수행하도록 구성된 CVD 막 증착 장치(20)에 세정된 기판(5)을 운반시켰다. 여기서, 압력은 3E-3 Pa이었다. 이 단계는 수소에 의한 세정의 제 1 단계 이후 남아있는 F 말단처리를 대체할 수 있어서, F 말단처리를 수소에 의한 말단처리로 변화시켰다. 또한, 제 3 단계를 수행하기 위해서, 수소-말단처리 표면을 대기에 노출하지 않고, 기판을 도 1에 나타낸 CVD 막 증착 장치(20)로부터 유전체 스퍼터 장치(40)로 진공 운반 챔버(60)를 통해 운반시켰다. Hf, HfSi 등의 스퍼터 막 증착의 결과로서, 이런 물질의 유전막이 형성되었다. 이렇게 형성된 유전막은 대기 중에서 운반의 경우와 비교해서 이의 계면에서 탄소 또는 금속과 같은 불순물이 제거된 것을 확인하였다. 그 이후, 유전 물질의 증착된 막을 산화시키기 위해 유전 물질 표면을 대기에 노출하지 않고 기판을 진공 운반 챔버(60)를 통해 산화/질화 장치(30)로 운반하고 그 안에서 플라즈마 및 라디칼 산화시켰다. 소자 특성을 평가한 결과, 도 8 내지 11에 나타낸 데이터를 얻었다.
도 8은 본 발명의 실시예 1에 의해 얻은 C-V 곡선이다. 실시예 1 및 종래기술의 샘플들로 제조한 스퍼터 증착 유전막에 전극을 각각 제공하고 이들의 개별 커패시턴스를 측정하기 위해 전압을 인가하였다. 측정의 결과는 도 8에 나타내었다. 결과에 따라, 실시예 1은 약 30mV의 자기이력을 나타내는 종래기술과 비교해서 10mV 정도로 적은 자기이력을 나타내었다.
도 9는 수소에 의한 말단처리 단계가 있는 공정 및 수소에 의한 말단처리 단계가 없는 공정 사이의 본 발명의 실시예 1에 의해 얻은 계면 상태 밀도와 고정 전하 밀도에 대한 예시적 비교를 나타낸다. 샘플들은 수소에 의한 말단처리가 있는 공정 및 수소에 의한 말단처리가 없는 공정에 의해 제조하였다. 개별 샘플들의 계면 상태 밀도 및 고정 전하 밀도는 C-V 곡선으로부터 계산하였다. 그 결과로, 고정 전하 밀도는 1x1011cm-2 이하였고 계면 상태 밀도는 1x1011cm-2 이하여서, 수소에 의한 말단처리가 있는 공정에 의해 얻은 고정 전하 밀도와 계면 상태 밀도는 수소에 의한 말단처리가 없는 공정에 의해 얻은 것들에 필적하였다는 것을 증명하였다.
계면에 존재하는 불순물들의 양이 대기 하에서 운송중인 경우보다 더 적기 때문에, 통상적인 산화막의 계면 상태 밀도 및 고정 전하 밀도와 필적하는 계면 상태 밀도와 고정 전하 밀도 및 더 적은 자기이력을 가진 C-V 곡선을 얻을 수 있을 뿐만 아니라 누설 전류를 감소시킬 수 있었다.
도 3에 나타낸 표면 세정 장치는 플라즈마 발생 챔버(11) 및 가공 챔버(13)가 샤워 플레이트(12)에 의해 서로 분리되는 배치를 가져서 가공 챔버(13)가 주로 라디칼을 사용하여 가공을 수행 할 수 있게 한다. HF2 -이온을 기초로 한 식각 반응이 지배적이기 때문에, SiO2 및 Si 사이에 높은 선택비를 가진 자연 산화막 제거 가공이 기판(5)에 손상을 주지 않고 수행될 수 있다. 라디칼은 도 4에 나타낸 UV- 또는 X-레이 여기 장치 또는 도 5에 나타낸 촉매 화학적 여기에 의해 발생할 수 있다.
플라즈마 발생 챔버 속에 주입하기 위한 기체 1은 플라즈마를 발생시키기 위해 운반 기체로서 Ar, Kr, Xr 또는 He를 이용한 F2 또는 HF 기체를 사용한다. 플라즈마를 샤워 플레이트를 통해 통과시킴으로써, 라디칼이 가공 챔버(13) 속으로 주입되다. 또한, 가공 챔버(13) 속에 주입하기 위한 기체 2는 HF 또는 H2 기체를 사용하여 기판상에 존재하는 자연 산화막을 제거할 수 있다.
실시예 2
본 실시예에서, 설명은 도 1에 나타낸 막 증착 장치(1)에서의 공정에 관한 것으로, Si 기판상에 형성된 자연 산화막을 제거하기 위해 도 3에 나타낸 표면 세정 장치(10)를 사용하여 제 1 단계를 수행하는 단계; CVD 막 증착 장치(20)를 사용하여 수소에 의해 말단처리되게 하는 제 2 단계를 수행하는 단계(실시예 1과 동일한 가공); 산화, 질화 또는 산질화의 제 4 단계를 수행하기 위해 운반 챔버(60)를 통해 이렇게 가공된 기판을 산화/질화 장치(30) 속으로 이동시키는 단계; 유전 물질의 스퍼터 막 증착의 제 3 단계를 수행하는 단계; 및 산화, 질화 또는 산질화의 제 4 단계를 수행하기 위해 기판을 운반 챔버(60)를 통해 산화/질화 장치(30) 속으로 다시 이동시키는 단계를 포함한다. 샘플로서 사용된 기판은 깨끗한 공기 속에 유지시킴으로써 자연 산화막으로 코팅된 지름 300mm의 Si 단결정 기판(5)이다. 기판을 진공 운반 챔버(60)를 통해 표면 세정 장치(10) 속으로 운반시켰다. 뒤이어, 도 3에 나타낸 표면 세정 장치(10)에서, 공급 파이프(Gas 1)에 100sccm으로 운반 기체로서 Ar를 사용하여 할로겐 기체 F2를 공급하여 플라즈마 챔버(11)에 플라즈마를 발생시켰고 공급 파이프(Gas 2)에 HF 또는 H2를 공급하였다. 압력이 50Pa이고 기판 온도가 300℃인 조건하에서 HF를 100sccm으로 공급하거나 H2를 50sccm으로 공급하였다. 산화막의 식각 속도는 압력이 낮아짐에 따라 증가한다. 식각 속도는 온도가 낮아짐에 따라 감소한다. 기판 표면을 플라즈마에 노출함으로써, 자연 산화막은 표면 평탄성에 대한 손상 없이 제거될 수 있었다. 그 후, 기판(5)을 대기에 노출하지 않고 진공 운반 챔버(60)를 통해 제 2 단계를 수행하도록 구성된 CVD 막 증착 장치(20)에 운반시켰다. SiH4는 300℃로 설정된 기판 온도로 100sccm으로 공급하였다. 여기서, 압력은 3E-3 Pa이었다. 이 단계는 제 1 단계 이후 남아있는 F 말단처리를 수소에 의한 말단처리로 변화시킬 수 있었다.
또한, 제 4 단계를 수행하기 위해서, 수소-말단처리된 표면을 대기에 노출하지 않고 기판을 도 1에 나타낸 CVD 막 증착 장치(20)로부터 산화/질화 장치(30)로 진공 운반 챔버(60)를 통해 운반시키고 플라즈마 및 라디칼 산화, 질화 또는 산질화시켰다. 그 후, 기판을 대기에 노출하지 않고 운반 챔버(60)를 통해 산화/질화 장치(30)로부터 유전체 스퍼터 장치(40)로 운반시켰다. Hf 또는 HfSi의 스퍼터 막 증착의 결과로서, Hf의 유전막이 형성되었다. 이렇게 형성된 유전막은 대기 하에서의 운반의 경우와 비교해서 이의 계면에서 탄소 또는 금속과 같은 불순물이 제거된 것을 확인하였다. 그 후, 기판을 유전 물질의 증착된 막을 산화시키기 위해 유전 물질 표면을 대기에 노출하지 않고 진공 운반 챔버(60)를 통해 산화/질화 장치(30)로 운반하고 그 안에서 플라즈마 및 라디칼 산화시켰다. 소자 특성을 평가한 결과, 누설 전류는 도 12로부터 볼 수 있듯이, 대기 하에서 운반을 포함하는 경우와 비교해서 감소할 수 있었다.
도 10은 본 발명의 실시예 2에 의해 얻은 계면 상태 밀도와 고정 전하 밀도 및 종래의 산화물 막의 계면 상태 밀도와 고정 전하 밀도 사이의 예시적 비교를 나타낸다. 실시예 2 및 종래기술에 따라 제조된 개별 샘플들의 계면 상태 밀도 및 고정 전하 밀도는 C-V 곡선으로부터 계산하였다. 그 결과로, 고정 전하 밀도는 1x1011cm-2 이하였고 계면 상태 밀도는 1x1011cm-2 이하여서, 실시예 1에 따라 얻은 특성들은 종래기술에 따라 얻은 특성들에 필적하였다는 것을 증명하였다.
실시예 3
본 실시예에서, 설명은 도 1에 나타낸 막 증착 장치를 사용하여 상기 실시예 1 및 2와 다른 방법에 관한 것으로, Si 기판상에 형성된 자연 산화막을 제거하기 위해 도 3에 나타낸 표면 세정 장치(10)를 사용하여 제 1 단계를 수행하는 단계; 및 수소로 표면을 말단처리하는 단계를 포함한다. 샘플로서 사용된 기판은 약 3㎛의 지름을 가진 덮이지 않은 원형 Si 영역을 형성하는 검사 패턴을 가진 SiO2 막으로 코팅된다. 상기 실시예 1과 동일한 방식으로 표면 세정 장치(10)에 의한 자연 산화막의 제거 후, 기판을 기판 온도가 300℃이고 압력이 10Pa로 유지되는 조건하에서 공급 파이프 기체 2로부터 5sccm으로 SiH4를 공급하여 동일한 표면 세정 장치(10)에서 10초 동안 가공하였다. 즉, 기판 표면은 불소로 세정한 후 SiH4로 가공 하였다. 그 후, 기판을 진공 운반 챔버(60)를 통해 제 2 단계를 수행하도록 구성된 CVD 장치(20)로 운반하고 기판 온도가 600℃이고 압력이 10-2Pa로 유지되는 조건하에서 10sccm으로 SiH4를 공급한 CVD 장치(20)에서 10분 동안 가공하였다.
실시예 1 및 2는 세정의 제 1 단계 후 SiH4에 의해 가공하지 않았고, 배양 시간은 비교적 길고 수소화물은 불완전하게 존재하여, 기판 가공 배치들 사이의 막 증착 시작시간의 변화를 일으키게 한다. 제 1 단계 이후 SiH4에 의한 가공을 수행하는 실시예 3으로, 표면은 수소로 완전하게 말단처리되고, 배치들 사이에 막 증착 시작시간에 변화가 없다. 제 1 단계에서 표면 세정을 수행함으로써, Si 또는 SiGe 막 증착 시간을 단축하고 막이 높은 재생률로 성장하게 할 수 있었다. 이것은 Si 또는 SiGe의 성장은 기판상에 흡수된 불순물들의 제거뿐만 아니라 수소에 의한 표면의 말단처리에 의해 촉진되기 때문이다.
실시예 3에 따라, 기판은 수소화물 기체에 노출되고 이의 기판 표면 온도는 동일한 장치에서 또는 대기에 노출되지 않고 CVD 막 증착 장치로 운반된 후 수소화된 화합물의 열 분해 온도 이하로 유지되고, 이로 인해 불소 말단처리 단계에서 반도체 기판 표면에 부착하는 F는 제거되고 반도체 기판(Si, SiO2 등이 패터닝에 의해 기판상에 공존할 때)의 표면은 수소로 균일하게 말단처리된다. Si, SiGe 등의 막 증착의 경우에, 단결정은 기판 온도를 수소화된 화합물의 열 분해 온도 이상의 온도로 기판 온도를 올리고 수소- 또는 F-말단처리 표면을 SiH4 또는 GeH4 기체에 노출함으로써 CVD 장치를 사용하여 성장될 수 있다.
수소화물에 노출하는 단계에서, 표면은 불소 말단처리 단계를 거친 기판의 온도를 수소화된 화합물의 열 분해 온도 이하의 온도; 구체적으로, 수소화물이 SiH4인 경우, 450℃이하, 수소화물이 GeH4인 경우, 280℃이하 및 수소화물이 Si2H6인 경우, 300℃이하로 설정함으로써 수소에 의해 균일하게 말단처리된다.
수소화물에 노출하는 단계에서 수소 말단처리 가공을 위해 사용될 수 있는 기체에 의해 충족될 조건은 다음 조건(1) 내지 (4)를 포함한다:
(1) 기체는 650℃이하의 온도에서 열 분해를 일으키는 수소화된 기체이다;
(2) 휘발성 금속 할로겐화물은 반응 생성물로서 생산된다;
(3) 금속은 소자에 대한 오염원으로 작용하지 않는다. 바람직하게는, 기체는 이후 막 증착 단계에서 사용될 기체이다; 및
(4) 기체는 탄소가 없다. 탄소 화합물의 증착은 막 증착을 방해한다.
모든 조건(1) 내지 (4)를 충족하는 수소화물 기체는 SiH4, GeH4, Si2H6를 포함한다. 증착될 막이 도핑될 때, AsH3, PH3 또는 B2H6의 사용이 가능하다. (H2는 높은 결합 에너지를 가지며 반도체 기판 표면에 부착하는 할로겐과의 반응에 의해 분해되지 않는다. 이런 이유 때문에, 800℃ 이상의 온도가 할로겐과의 반응에 의해 H2를 제거하기 위해 필요하다. 그러나, 소자는 반도체 기판의 온도는 650℃ 이하여야 한다는 것을 필요로 한다. 수소 기체는 F와 낮은 반응 속도를 가지며 HF를 생산하 며, HF는 반응 생성물로서 재부착하기 쉽다. 따라서, F 제거의 만족스러운 효과는 얻을 수 없다.)
또한, 수소화물 기체에 노출하는 단계에서의 수소 말단처리 공정에서, 막 증착을 위해 사용된 SiH4 기체를 안정화하기 위한 조건들과 달리, 온도, 압력 및 시간 조건은 다음 조건을 만족할 필요가 있고 이 조건하에서 반도체 기판이 F를 제거하고 H로 표면을 말단처리하기 위해 반도체 기판 표면상에서 F와 반응하도록 수소화된 화합물 기체(SiH4)에 노출된다.
(1) 온도
불소와 같은 할로겐이 수소화된 화합물 기체의 열 분해 온도 이하의 온도에서 반도체 기판의 표면에 존재하는 경우, 수소화된 화합물 기체는 할로겐과의 반응에 의해서만 분해된다. 예를 들어, SiH4가 450℃에서 열 분해되기 때문에, 할로겐이 부착되는 기판의 온도가 450℃ 미만일 때 SiH4는 기판 표면에서 할로겐과 반응하여 분해된다. 기판 온도가 450℃ 이상이 될 때, SiH4는 기판 표면에서 열 분해되어 기판 표면에서 Si의 핵 형성을 일으켜 그 위에 증착될 막의 결정 구조를 무질서하게 하고 막의 도펀트의 양과 농도 비가 제어되는 것을 막을 것이다. (막 증착하는 동안, SiH4는 방전 이전에 고온에서 기판 위로 잠시 흐르나 문제가 되지 않는데 이는 가공 조건이 배치 각 시간 동안 일정하게 설정될 수 있는 반면 이런 흐름의 지속은 짧기 때문이다.) 따라서, 수소화된 화합물 기체에 노출된 반도체 기판의 온도는 수 소화된 화합물 기체의 열 분해 온도 미만으로 설정될 필요가 있다. (바람직하게는, 기판 온도는 반응이 적절하게 진행되게 할 정도의 고온이다.)
수소화된 화합물 기체가 SiH4인 경우, 기판 온도는 450℃이하이다.
수소화된 화합물 기체가 GeH4인 경우, 기판 온도는 280℃이하이다.
수소화된 화합물 기체가 Si2H6인 경우, 기판 온도는 300℃이하이다.
(2) 압력
압력은 10-2 Pa 내지 101 Pa이다. 압력은 반응이 일어날 정도로 높고 재 부착이 일어나지 않을 정도로 낮을 필요가 있다. 막 증착을 위한 압력은 UHV-epi의 경우 10-2 내지 100 Pa이고, PCVD-depo의 경우 10-1 내지 102 Pa이고 PVD의 경우 10-1 내지 100 Pa이다.
(3) 시간
SiH4 기체는 F를 제거하기 위한 2nm의 Si 식각과 동일한 적어도 1분 동안 F로 말단처리된 Si 표면 위로 흐르게 되며 동시에 H로 표면을 말단처리한다.
도 1에 나타낸 막 증착 장치(1)는 일련의 원위치 공정을 수행하기 위한 컨트롤러들을 포함하고, 컨트롤러들은 가공 장치와 운반 장치를 포함하는 장치들 중 각각 하나에 제공된다. 즉, 운반 컨트롤러(70)는 입력부에 결합된 장치로부터 입력 신호를 수신하고, 프로세서가 작업이 흐름도에 따라 수행되도록 프로그램된 운반 프로그램을 실행시키고, 진공 운반을 통해 한 가공 장치로부터 다른 가공 장치로 기판을 이동시키기 위한 지시를 장치에 출력하도록 구성된다. 공정 컨트롤러 A 내지 D(71 내지 74)는 가공 장치들 중 각각 하나로부터 입력 신호를 수신하고, 프로세서가 작업이 흐름도에 따라 수행되도록 프로그램된 운반 프로그램을 실행시키고, 작업을 수행하기 위해 가공장치에 지시를 출력하도록 구성된다. 도 2는 컨트롤러(70) 또는 입력부(82), 프로그램 및 데이터를 가진 저장부(83), 프로세서(84) 및 출력부(85)를 포함하는 컨트롤러(71 내지 74) 중 각각의 배치를 나타낸다. 기본적으로, 각 컨트롤러는 관련 가공 장치를 제어하기 위한 컴퓨터 구성을 가진다.
도 6은 운반 컨트롤러(70) 및 공정 컨트롤러(A 내지 D)(71 내지 74)에 의해 수행되는 제어를 나타낸다. 자연 산화막으로 코팅된 Si 기판은 단계(610)에 제공된다. 운반 컨트롤러(70)는 운반 챔버가 로드락 장치(50)에 의해 제어되도록 제어를 수행한다(단계 611). 또한, 운반 컨트롤러(70)는 표면 세정 장치(10)의 진공도를 1E-4 Pa이상으로 조절하는 지시를 내리고 기판(S)이 운반 챔버(60)를 통해 표면 세정 장치(10) 속으로 이동하여 기판 홀더 상에 위치되도록 한다. 공정 컨트롤러(A71)는 기판(5)이 상기 실시예 1 내지 3 중 임의의 하나에 개시된 표면 세정 공정을 받기 위한 절차를 제어한다(단계 613).
운반 컨트롤러(70)는 CVD 막 증착 장치(20)는 1E-4 Pa이하의 진공도로 배출되고 표면 세정 장치(10) 속의 기판(5)이 운반 챔버(60)를 통해 CVD 막 증착 장치(20) 속으로 이동하도록 제어를 수행한다.
공정 컨트롤러(B72)는 상기 실시예 1 내지 3 중 임의의 하나에 개시된 수소 말단처리 공정이 CVD 막 증착 장치(20)에서 수행되도록 제어를 수행한다(단계 615). 운반 컨트롤러는 실시예 1과 같이 즉시 유전체 스퍼터 막 증착을 수행하는지 또는 실시예 2와 같이 산화/질화 막 증착 공정을 수행하는지에 따라 다르게 제어한다(단계 616). 실시예 1의 경우, 운반 컨트롤러는 유전체 스퍼터 장치(40)의 진공도를 1E-4 Pa이하로 설정하고 CVD 막 증착 장치(20)에서 수소에 의해 말단처리된 기판(5)이 운반 챔버(60)를 통해 유전체 스퍼터 장치(40) 속으로 이동하게 한다.
공정 컨트롤러(D73)는 실시예 1 내지 3 중 임의의 하나에 따른 막 증착 공정이 유전체 스퍼터 장치(40)에서 수행되도록 제어를 수행한다(단계 620). 실시예 1과 같이, 운반 컨트롤러(70)는 산화/질화 장치(30)의 진공도를 1E-4 Pa이하로 설정하고 유전체 스퍼터 장치(40) 속의 기판(5)이 운반 챔버(60)를 통해 산화/질화 장치(30) 속으로 이동하게 한다(단계 621). 공정 컨트롤러(C74)는 실시예 1에 따른 공정이 산화/질화 장치(30)에서 수행되도록 제어를 수행한다(단계 622). 그 후, 운반 컨트롤러(70)는 로드 락 장치(50)가 운반 챔버(60)의 내부를 대기에 노출하게 한다(단계 623).
한편, 실시예 2의 경우에, 운반 컨트롤러(70)는 산화/질화 장치(30)의 진공도를 1E-4 Pa이하로 설정하고 CVD 막 증착 장치(20) 속의 수소-말단처리된 기판(5)이 운반 챔버(60)를 통해 산화/질화 장치(30) 속으로 이동하게 한다(단계 617). 공정 컨트롤러(C74)는 산화/질화 장치(30)가 실시예 2에 따른 공정 또는 그 안에서 이의 공정을 수행하도록 제어를 수행한다(단계 618). 산화/질화 공정 이후 수행될 제어는 실시예 1과 동일하다. 따라서, 본 발명에 따른 장치의 제어는 종료된다.
도 7은 표면 세정 장치(10)에서 가공 단계(21 및 22) 및 상기 실시예 3에 따 른 CVD 장치에서 가공 단계(23)을 나타낸다. 단계(21)은 실시예 1 및 2와 동일한 가공이다. 단계(21)은 실시예 1 및 2와 동일한 가공이다. 단계(22)는 SiH4는 공급 파이프 기체 2로부터 5sccm으로 공급되고; 기판 온도는 300℃로 설정되고; 압력은 10Pa로 설정되는 조건하에서 10초 동안의 추가 가공이다. 그 후, 기판(5)은 CVD 장치(20) 속으로 이동되며 수소 말단처리 가공을 거친다. 이 가공은 SiH4는 10sccm으로 공급되고; 기판 온도는 600℃로 설정되고; 압력은 10-2Pa로 설정되는 조건하에서 단계(23)에서 10분 동안 수행된다.
도 13에 나타낸 MOS 전계 효과 트랜지스터(FET)(90)는 본 발명에 따른 상기 공정에 의해 제조되었다. HfO 막은 Si 기판(91)의 소스 영역(92)과 드레인 영역(93) 사이에 위치된 게이트 전극(94) 밑에 있는 유전체 게이트 절연막(95)으로 사용되었다. 게이트 절연막(95)을 위한 다른 사용가능한 물질들은 HfN, HfON, HfLaO, HfLaN, HfLaON, HfAlLaO, HfAlLaN, HfAlLaON, LaAlO, LaAlN, LaAlON, LaO, LaN 및 LaON을 포함한다. 이런 물질들의 유전 상수는 3.0 내지 100에 해당한다. 고정 전하 밀도는 0 내지 1x1011cm-2이다. 게이트 절연층은 0.5 내지 5.0nm의 두께를 가졌다. 계면 상태 밀도는 1x1011cm-2 이하이다. 게이트 절연막은 도 8에 나타낸 향상된 자기이력 특성(10mV)을 나타낸다.
본 발명에서 사용된 대로 "고정 전하", 달리 부르면 "고정 산화물 전하"는 SiO2 막에 존재하고 전기장 등에 의해 이동되지 않고 고정된 상태에 있는 전하를 의 미한다. 고정 산화물 전하는 산화막의 구조적 결함에 의해 생산되고 산화막의 형성조건과 열 처리에 의존한다. 주로, 실리콘의 끊어진 결합에 의해 발생한 양성 고정 전하는 Si-SiO2 계면에 존재한다. 고정 산화물 전하는 MOS 구조의 C-V 특성들이 게이트 전압 축을 따라 옮겨지게 한다. 고정 전하 밀도는 C-V 방법에 의해 측정된다.
도 13에 나타낸 MOS-FET의 게이트 전극(94)은 Ti, Al, TiN, TaN 또는 W와 같은 금속, 폴리실리콘(B(붕소)-도핑: p-형 또는 P(인)-도핑: n-형) 또는 Ni-FUSI(full silicide)을 포함할 수 있다.
Hf와 같은 유전막의 스퍼터 막 증착 및 본 발명에 따른 대기에 노출되지 않은 유전막의 산화/질화에 의해 형성된 반도체/절연체 접합부는 대기 하에서 운반을 포함하는 공정에 의해 형성된 접합부와 비교해서 감소된 고정 전하 및 계면 상태를 가졌다. 따라서, 도 8에 도시된 대로 더 적은 자기이력과 감소된 누설 전류를 가진 C-V 곡선을 포함하는 적합한 소자 특성들을 얻었다. "계면 상태"는 다른 형태의 반도체들 사이의 접합부의 계면 또는 반도체와 금속 또는 절연체 사이의 접합부의 계면에서 나타난 전자 에너지 레벨을 의미한다. 원자들 사이의 결합은 파괴되어 접합부를 형성하는 반도체 표면에서 "끊어진 결합"으로 불리는 비결합 상태를 가지며, 에너지 레벨이 성장하여 전하들을 포획할 수 있게 되는 결과가 된다. 계면에 존재하는 불순물과 결함은 에너지 레벨, 즉, 계면 상태를 성장시켜 전하들을 포획할 수 있다. 일반적으로, 계면 상태는 느린 반응 시간을 나타내고 불안정하고 소자 특성들에 나쁜 효과를 자주 준다. 따라서, 계면 상태의 수가 적으면 적을수록, 계면은 더 좋다고 할 수 있다. 계면 상태 밀도는 C-V 방법에 의해 측정된다.
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  15. 플라즈마 발생 챔버와 가공 챔버가 샤워 플레이트에 의해 서로 분리되는 배치를 가진 표면 세정 장치의 상기 플라즈마 발생 챔버에서 플라즈마를 발생시키기 위해 적어도 F2 또는 HF를 함유하는 기체를 플라즈마 발생 챔버 속에 주입하는 단계; 및 상기 플라즈마 발생 챔버에서 발생된 플라즈마에 함유된 라디칼을 반도체 기판이 놓인 가공 챔버 속에 샤워 플레이트를 통해 주입하면서 적어도 H2 기체 또는 HF 기체를 함유하는 기체를 가공 챔버 속에 주입하는 단계에 의해 반도체 기판의 표면을 세정하는 제 1 단계; 및
    제 1 단계를 거친 반도체 기판의 표면을 수소화물 기체에 노출하고, 반도체 기판은 수소화물의 열 분해 온도보다 낮은 온도로 있는 제 2 단계를 포함하는 반도체 소자 제조 방법.
  16. 제 15 항에 있어서,
    제 1 및 제 2 단계는 표면 세정 장치에서 수행되는 반도체 소자 제조 방법.
  17. 제 15 항에 있어서,
    제 2 단계 이후 반도체 기판을 반도체 성분을 함유하는 수소화물 기체에 노출하고, 상기 반도체 기판은 반도체 기판이 노출되는 반도체 성분을 함유하는 수소화물의 열 분해 온도 이상의 온도에 있는 제 5 단계를 더 포함하는 반도체 소자 제조 방법.
  18. 제 15 항에 있어서,
    제 1 및 제 2 단계는 표면 세정 장치에서 수행되고, 제 1 및 제 2 단계가 수행된 이후, 반도체 기판을 CVD 장치 속에 운반하고 반도체 성분을 함유하는 수소화물 기체에 노출하는 제 5 단계를 더 포함하는 반도체 소자 제조 방법.
  19. 제 18 항에 있어서,
    제 5 단계를 거친 반도체 소자의 표면 위에 유전막을 형성하는 제 3 단계를 포함하는 반도체 소자 제조 방법.
  20. 제 19 항에 있어서,
    제 3 단계는 HfO, HfN, HfON, HfLaO, HfLaN, HfLaON, HfAlLaO, HfAlLaN, HfAlLaON, LaAlO, LaAlN, LaAlON, LaO, LaN 및 LaON 중 하나를 포함하는 유전막을 형성하기 위해서, 제 5 단계를 거친 반도체 소자의 표면 위에 스퍼터 막 증착을 포함하는 반도체 소자 제조 방법.
  21. 제 19 항에 있어서,
    유전막의 산화, 질화 또는 산질화에 의해 유전막을 절연막으로 변화시키는 제 4 단계를 더 포함하는 반도체 소자 제조 방법.
  22. 제 21 항에 있어서,
    제 1, 제 2, 제 5, 제 3 및 제 4 단계는 제 1, 제 2, 제 5, 제 3 및 제 4 단계 동안 운반 챔버를 통해 반도체 기판을 이동시킴으로써 기판 표면을 대기에 노출하지 않고 수행되는 반도체 소자 제조 방법.
  23. 제 21 항에 있어서,
    절연막은 MOSFET의 게이트 절연막인 반도체 소자 제조 방법.
  24. 제 16 항에 있어서,
    제 2 단계는 650℃ 이하의 온도에서 열 분해되는 수소화물을 사용하는 반도체 소자 제조 방법.
  25. 제 17 항에 있어서,
    제 5 단계는 반도체 단결정이 기판상에서 성장하도록 하기 위해 반도체 성분을 함유하는 수소화물의 열 분해 온도 이상의 온도로 기판 온도를 올리는 단계를 포함하는 반도체 소자 제조 방법.
  26. 제 15 항에 있어서,
    제 2 단계는 CVD 장치에서 수행되고; 반도체 기판은 제 1 단계 이후 운반 챔버를 통해 세정 장치로부터 CVD 장치로 이동되고 제 1 단계에 의해 세정된 반도체 기판 표면을 대기에 노출하지 않고 제 2 단계에 의해 수소화물 기체에 노출되는 반도체 소자 제조 방법.
  27. 제 15 항에 있어서,
    제 2 단계를 거친 반도체 기판의 표면 위에 유전막을 형성하는 제 3 단계를 더 포함하는 반도체 소자 제조 방법.
  28. 제 27 항에 있어서,
    제 3 단계는 HfO, HfN, HfON, HfLaO, HfLaN, HfLaON, HfAlLaO, HfAlLaN, HfAlLaON, LaAlO, LaAlN, LaAlON, LaO, LaN 및 LaON 중 하나를 포함하는 유전막을 형성하기 위해서, 제 2 단계를 거친 반도체 소자의 표면 위에 스퍼터 막 증착을 포함하는 반도체 소자 제조 방법.
  29. 제 27 항에 있어서,
    유전막의 산화, 질화 또는 산질화에 의해 유전막을 절연막으로 변화시키는 제 4 단계를 더 포함하는 반도체 소자 제조 방법.
  30. 제 29 항에 있어서,
    제 1 내지 제 4 단계는 제 1 내지 제 4 단계 동안 운반 챔버를 통해 반도체 기판을 이동시킴으로써 기판 표면을 대기에 노출하지 않고 수행되는 반도체 소자 제조 방법.
  31. 제 29 항에 있어서,
    절연막은 반도체 소자의 게이트 절연막인 반도체 소자 제조 방법.
  32. 제 15 항에 있어서,
    제 2 단계는 650℃ 이하의 온도에서 열 분해되는 수소화물을 사용하는 반도체 소자 제조 방법.
  33. 제 15 항에 있어서,
    제 2 단계 이후 기판 표면의 산화, 질화 또는 산질화에 의해 기판 표면을 절연막으로 변화시키는 제 6 단계; 제 6 단계에 의해 형성된 절연막 위에 유전막을 형성하는 제 3 단계; 및 제 3 단계 의해 형성된 유전막을 유전막의 산화, 질화 또는 산질화에 의해 절연막으로 변화시키는 제 4 단계를 더 포함하는 반도체 소자 제조 방법.
  34. 제 15 항 또는 제 22 항에 따른 방법의 단계들의 각각을 제어하면서 반도체 기판의 운반을 제어하는 컨트롤러를 포함하는 반도체 소자 제조 장치.
  35. 제 34 항에 있어서,
    처음부터 끝까지 진공하에서 일련의 단계를 수행하기 위해서, 컨트롤러는 단계들의 각각을 수행하도록 구성된 공정 컨트롤러 및 기판을 운반하도록 구성된 운반 컨트롤러를 포함하는 반도체 소자 제조 장치.
  36. 제 35 항에 있어서,
    진공 운반 챔버를 포함하고, 운반 컨트롤러는 단계들이 순차적으로 수행되도록 하는 방식으로 운반 장치가 반도체 기판을 운반하게 하는 운반 프로그램을 포함하고 처음부터 끝까지 진공하에서 일련의 단계를 수행하도록 진공 챔버를 통해 개별 단계에 사용된 공정 장치들 사이를 이동하기 위해 작업 지시를 출력하도록 구성되는 반도체 소자 제조 장치.
  37. 제 35 항에 있어서,
    공정 컨트롤러는 단계들의 각각에서 공정을 제어하는 공정 프로그램을 포함하는 반도체 소자 제조 장치.
  38. 운반 챔버;
    개방형 셔터에 의해 운반 챔버에 연결된 제 1 공정 장치 및 제 2 공정 장치;
    운반 챔버와 개방형 셔터에 제공된 기판 운반 메커니즘을 제어하도록 구성된 운반 컨트롤러; 및
    제 1 및 제 2 가공 장치에 의해 수행된 기판 공정 단계를 제어하도록 구성된 공정 컨트롤러를 포함하고,
    운반 컨트롤러는 기판이 제 1 공정 장치로 운반되고 제 1 공정 장치에 의한 공정의 완료 후, 기판이 운반 챔버를 통해 제 2 가공 장치로 운반되는 방식으로 운반 장치와 개방형 셔터를 제어하는 프로그램이 공급되며;
    제 1 공정 장치는 플라즈마 발생 챔버와 가공 챔버가 샤워 플레이트에 의해 서로 분리되는 배치를 가진 표면 세정 장치이고;
    공정 컨트롤러는 적어도 F2 또는 HF를 함유하는 기체는 플라즈마 발생 챔버에서 플라즈마를 발생시키기 위해 플라즈마 발생 챔버 속으로 주입되고 플라즈마에 함유된 라디칼은 샤워 플레이트를 통해 플라즈마 발생 챔버로부터 가공 챔버 속으로 주입되며, 적어도 H2 기체 또는 HF 기체를 함유하는 기체는 가공 챔버 속에 주입되는 방식으로 제 1 공정 장치를 제어하는 프로그램이 공급되고;
    공정 컨트롤러는 제 2 공정 장치 속으로 이동된 반도체 기판의 표면은 수소화물에 노출되고 반도체 기판의 온도는 수소화물의 열 분해 온도보다 낮아지는 방식으로 제 2 가공 챔버를 제어하는 프로그램이 추가로 공급되는 반도체 소자 제조 장치.
  39. 제 38 항에 있어서,
    공정 컨트롤러는 공급된 프로그램을 저장하는 저장부를 구비한 반도체 소자 제조 장치.
  40. 플라즈마 발생 챔버와 가공 챔버가 샤워 플레이트에 의해 서로 분리되는 배치를 가진 표면 세정 장치의 상기 플라즈마 발생 챔버에서 플라즈마를 발생시키기 위해 적어도 HF를 함유하는 기체를 플라즈마 발생 챔버 속에 주입하는 단계; 및 상기 플라즈마 발생 챔버에서 발생된 플라즈마에 함유된 라디칼을 반도체 기판이 놓인 가공 챔버 속에 샤워 플레이트를 통해 주입하면서 적어도 HF 기체를 함유하는 기체를 가공 챔버에 형성된 공급 파이프로부터 가공 챔버 속으로 주입하는 단계에 의해 반도체 기판의 표면을 세정하는 단계를 포함하는 반도체 소자 제조 방법.
  41. 삭제
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4911413B2 (ja) * 2008-03-14 2012-04-04 独立行政法人産業技術総合研究所 酸化物薄膜形成装置
US8828852B2 (en) * 2009-12-10 2014-09-09 California Institute Of Technology Delta-doping at wafer level for high throughput, high yield fabrication of silicon imaging arrays
US8431955B2 (en) * 2010-07-21 2013-04-30 International Business Machines Corporation Method and structure for balancing power and performance using fluorine and nitrogen doped substrates
US9177791B2 (en) * 2013-12-13 2015-11-03 Intermolecular, Inc. Systems and methods for forming semiconductor devices
JP2017092191A (ja) * 2015-11-06 2017-05-25 株式会社デンソー 炭化珪素半導体装置
CN112185852B (zh) * 2020-09-21 2023-08-18 武汉光谷航天三江激光产业技术研究院有限公司 用于半导体器件封装的可搬运级联式百级洁净装置及方法
JP7374961B2 (ja) * 2021-07-27 2023-11-07 株式会社Kokusai Electric 半導体装置の製造方法、基板処理方法、基板処理装置、およびプログラム

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0496226A (ja) * 1990-08-03 1992-03-27 Fujitsu Ltd 半導体装置の製造方法
JP2001102311A (ja) 1999-09-28 2001-04-13 Anelva Corp Ｃｖｄ装置およびその基板洗浄方法
JP2001144028A (ja) 1999-09-03 2001-05-25 Applied Materials Inc 連続フッ素および水素プラズマによるコンタクト洗浄
JP2002217169A (ja) 2001-01-16 2002-08-02 Hitachi Ltd 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10147877A (ja) 1996-11-19 1998-06-02 Kokusai Electric Co Ltd ガスクリーニング方法
US6051151A (en) * 1997-11-12 2000-04-18 International Business Machines Corporation Apparatus and method of producing a negative ion plasma
JP2000100790A (ja) * 1998-09-22 2000-04-07 Canon Inc プラズマ処理装置及びそれを用いた処理方法
US6511575B1 (en) * 1998-11-12 2003-01-28 Canon Kabushiki Kaisha Treatment apparatus and method utilizing negative hydrogen ion
US6406929B1 (en) * 2000-06-21 2002-06-18 University Of Vermont And State Agricultural College Structure and method for abrupt PN junction diode formed using chemical vapor deposition processing
JP2003179049A (ja) * 2001-12-11 2003-06-27 Matsushita Electric Ind Co Ltd 絶縁膜形成方法、半導体装置及びその製造方法
JP3997859B2 (ja) * 2002-07-25 2007-10-24 株式会社日立製作所 半導体装置の製造方法および製造装置
CN101457338B (zh) * 2003-02-14 2011-04-27 应用材料股份有限公司 利用含氢自由基清洁自生氧化物的方法和设备
US20070099806A1 (en) * 2005-10-28 2007-05-03 Stewart Michael P Composition and method for selectively removing native oxide from silicon-containing surfaces

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0496226A (ja) * 1990-08-03 1992-03-27 Fujitsu Ltd 半導体装置の製造方法
JP2001144028A (ja) 1999-09-03 2001-05-25 Applied Materials Inc 連続フッ素および水素プラズマによるコンタクト洗浄
JP2001102311A (ja) 1999-09-28 2001-04-13 Anelva Corp Ｃｖｄ装置およびその基板洗浄方法
JP2002217169A (ja) 2001-01-16 2002-08-02 Hitachi Ltd 半導体装置の製造方法

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