KR101763363B1 - 에피택시 전의 인 시츄 프리 클린 - Google Patents
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Abstract
인 시츄(in-situ) 증착 전의 반도체 표면의 저온 클리닝 방법들은 높은 처리량을 갖고 매우 적은 서멀 버짓을 소모한다. GeH4는 표면 상에 Ge를 증착하고, 임의의 표면 산소를 GeOx로 변환한다. Cl2 또는 HCl과 같은, 에천트는 Ge 및 임의의 GeOx를 제거한 결과로서 에피택셜 증착이 일어난다. Ge 농도의 스파이크는 기판으로의 확산으로부터 기판 상에 남겨질 수 있다. 모든 3개의 단계들은 종래의 베이크 단계들보다 낮은 온도에서 순차적으로 인 시츄(in-situ) 수행될 수 있다.
Description
본 발명은 일반적으로 반도체 표면의 클리닝 방법에 관한 것으로, 보다 구체적으로 증착 도구의 저온, 인 시츄(in-situ) 반도체 클리닝 방법에 관한 것이다.
반응기들로 칭해지는 고온 오븐(high-temperature oven)들은 반도체 기판들 상의 집적 회로들과 같은 매우 미세한 크기들의 구조들을 생성하는데 이용된다. 실리콘 웨이퍼들과 같은 하나 이상의 기판들은 반응 챔버(reaction chamber) 내의 웨이퍼(wafer) 지지부 상에 배치된다. 웨이퍼 및 지지부는 둘 다 원하는 온도로 가열된다. 전형적인 웨이퍼 처리 단계에서, 반응물 가스들은 가열된 웨이퍼를 가로질러서, 웨이퍼 상에 반응물 재료의 박층(thin layer)의 화학 기상 증착(CVD; chemical vapor deposition)을 초래한다. 각종 공정 조건들, 특히 온도 균일성 및 반응물 가스 분포는 고품질의 최종 층(resulting layer)들을 보장하기 위해 신중히 제어되어야 한다.
일련의 증착, 도핑(doping), 포토리소그래피(photolithography) 및 에치(etch) 단계들을 통해서, 출발 기판 및 후속 층들은 웨이퍼의 사이즈 및 회로들의 복잡성에 따라, 수십 내지 수천 또는 심지어 수백만의 집적 소자들을 생산하는 단일 층 상태에서, 집적 회로들로 변환된다.
배치 프로세서(batch processor)들은 전통적으로 다수의 웨이퍼들이 동시에 처리되는 것을 가능하게 하기 위해 반도체 산업에 이용되어 왔으며, 그리하여 각 웨이퍼에 대하여 처리 시간 및 비용을 경제적으로 제공하여 왔다. 그러나, 소형화 및 부수적인 회로 밀도의 최근의 진보들은 반도체 처리의 결함들에 대한 허용 오차를 낮추었다. 따라서, 단일 웨이퍼 처리 반응기들은 증착 조건들의 개선된 제어를 위해 개발되어 왔다.
다른 공정 파라미터(process parameter)들 중에서, 단일 웨이퍼 처리는 웨이퍼에 걸쳐서 온도 및 가스 흐름 분포를 크게 개선했다. 그러나, 보다 큰 공정 제어의 교환에서, 처리 시간은 배치 시스템들을 갖는 것보다 훨씬 더 중요해졌다. 처리 시간에 추가되는 모든 초는 동일한 단일 웨이퍼 처리 챔버(processing chamber)를 통해서, 하나씩, 연속적으로, 처리되고 있는 웨이퍼들의 수에 의해 승산되어야 한다. 반대로, 웨이퍼 처리량의 임의의 개선들은 상당한 제조 비용 절약으로 이행될 수 있다.
공정 제어가 특히 중요한 하나의 공정은 에피택셜 층(epitaxial layer)들의 형성이다. 증착된 층이 기초 실리콘 웨이퍼로서 동일한 결정학적 구조(crystallographic structure)를 가지면, 그것은 에피택셜 층으로 칭해진다. 증착 조건들의 신중한 제어를 통해, 반응물 가스들은 증착된 종이 기초 결정 구조에 따라 침전되도록, 가열된 기판을 가로질러서 통과되고, 따라서 성장 층(growing layer)으로 확장된다. 이 기술 분야에 알려진 바와 같이, 에피택셜 층들은 진성(intrinsic) 또는 도핑된 실리콘, 실리콘 게르마늄(SiGe; silicon germanium), 탄소 도핑된 실리콘(Si:C; carbon-doped silicon), 탄소 도핑된 실리콘 게르마늄(SiGe:C; carbon doped silicon germanium) 또는 다른 반도체 재료들로 형성될 수 있다. 트랜지스터(transistor)들을 포함하는 최하 레벨의 소자들은 종종 반도체 기판에 걸쳐서 형성된 에피택셜 층 내에 형성된다.
에피택셜 층들은 소자 동작에 영향을 미칠 수 있는 무오염의 순결정 구조(pure crystal structure)를 유지하는 것이 중요하다. 에피택셜 증착 전의 기초 기판의 순도(purity) 및 결정 구조(crystal structure)은 최종 에피택셜 층에 강한 영향을 미친다. 자연 발생적으로 형성되는 "자연 산화물(native oxide)" 및 탄소 오염물질들과 같은, 기판 표면에서의 오염물질들은 그것이 형성된 각각의 중첩하는 층의 결정 구조 및 그 결과에 따른 전기적 특성과 충돌하여, 다결정 층(polycrystalline layer)이 된다. 또한, 깨끗한 무산화물(clean oxide-free) 표면들은 에피택셜 증착과 다른 다수의 상황들에 바람직하다는 것에 주목한다.
전형적으로 웨이퍼들은 증착 전에 "APM" 클린으로 공지되어 있는, 수산화 암모늄, 과산화 수소 혼합물(ammonium hydroxide, hydrogen peroxide mixture)로 클리닝(cleaning)된다. 가장 인기있는 클리닝 방법들은 RCA 클리닝 절차의 하나 이상의 형태들을 수반한다. RCA 표준 클린-1(SC-1; Standard-Clean-1) 절차는 약 70℃의 온도로 가열된 APM 용액 및 물을 사용한다. SC-1 절차는 필름들을 용해시키고, I 및 II 족 금속들을 제거한다. I 및 II 족 금속들은 SC-1 용액 내의 반응물과의 착화(complexing)를 통해 제거된다. RCA 표준 클린-2(SC-2; Standard-Clean-2) 절차는 약 70℃의 온도로 가열되는 과산화 수소, 염산, 및 물의 혼합물을 이용한다. SC-2 절차는 SC-1 절차에 의해 제거되지 않은 금속들을 제거한다.
무산화물 표면이 요구되면, 에피택셜 증착 전에 전형적으로 있는 경우와 같이, 실리콘 웨이퍼는 전형적으로 APM 클린에 의해 남겨진 산화물 층을 에칭하는데 처리되는 플루오르화 수소산 또는 HF 증기의 수용액으로 침적되고, 이론적으로 수소 종단(hydrogen termination)을 획득한다. RCA 클린 및 플루오르화 수소산 처리들 및 대안의 "프리 클린(pre-clean)" 공정들에 관한 다수의 변화들이 있다. 클리닝 후에, 웨이퍼들은 전형적으로 추가 처리 전의 기간 동안 저장된다. 자연 산화물은 공기 또는 습기의 노출 직후에 거의 이전 무산화물 실리콘 웨이퍼 표면 상에 형성되는 경향이 있다.
실리콘 웨이퍼가 마지막 클리닝 단계("HF 마지막(HF last)" 단계로도 공지되어 있음)로서 플루오르화 수소산에 침적되면, 처리 전에 저장되는지의 여부는 실리콘의 표면을 처리하기 전에 전형적으로 Si-H 결합들을 통해서 주로 기판에 부착되는 수소의 단층과 함께 대부분 종단된다. 수소 종단 표면은 처리되지 않은 실리콘보다 많은 산화를 견뎌낸다. 그럼에도 불구하고, 적어도 일부 산화의 위험이 항상 존재한다. 종래의 HF 마지막 처리 후의 실리콘 웨이퍼의 표면은 통상 원래 산화물 층이 제거된 후에 약 20분 내에 재산화되기 시작해서, 실리콘 웨이퍼의 표면 상에 새로운 5Å 내지 7Å 두께의 산화물 층을 신속히 형성한다. HF 마지막 직후에 처리될 때에도, 기판 상의 잔여 산소는 특히 저온들에서 후속 에피택셜 증착을 위해 매우 높아질 수 있다.
따라서, 대부분의 에피택셜 공정들은 에피택셜 증착 전에 반도체 표면들로부터 임의의 나머지 산소의 제거를 보장하기 위해, 수소 베이크와 같은 고온 "베이크(bake)" 공정으로 시작한다. 그러한 베이크 단계들은 웨이퍼 처리량 및 서멀 버짓(thermal budget) 관점 둘 다에서 비용이 많이 들 수 있다. HF 마지막 단계 후의 재산화의 문제는 많은 실리콘 소자들의 고처리량 제조에 불리했지만, 에피택셜 층들의 증착에 특히 방해되었다.
그러므로, 에피택셜 증착 전에 기판 표면들을 정제하고, 형성 후에 증착된 층의 순도를 유지하는 방법들에 대한 요구가 존재한다. 바람직하게는, 그러한 방법들은 시스템 비용을 증가시키거나, 웨이퍼 처리량을 감소시키거나, 서멀 버짓을 증가시키지 않고 단일 웨이퍼, 에피택셜 실리콘 증착 챔버들과 양립해야 한다. 일부 배열들에서, 이 방법들은 SiGe 합금(alloy)들, 및 후속 에피택셜 층들에 대한 서멀 버짓을 소모하지 않아야 한다. 게다가, 종래의 클리닝 방법들 동안 도달된 고온들에서 처리될 수 없는 웨이퍼들의 처리를 가능하게 하기 위해 증착 전에 기판 표면의 정제 동안 도달된 최대 공정 온도를 감소시키는 요구가 있다. 이들 및 다른 요구들은 본 출원에서 개시된 수개의 실시예들에 의해 만족된다.
본 발명의 일 측면에 따르면, 공정 챔버(process chamber)에서 반도체 기판을 처리하기 위한 방법이 제공된다. 상기 방법은 반도체 표면을 갖는 기판을 제공하는 단계를 포함한다. 상기 반도체 표면은 Ge 소스 증기(Ge source vapor)에 노출됨으로써, 상기 표면 상에 Ge 층을 남긴다. 상기 Ge 층은 에천트(etchant)를 사용하여 상기 기판의 상기 표면으로부터 제거된다.
본 발명의 또 다른 측면에 따르면, 기판을 처리하기 위한 방법이 제공된다. 상기 방법은 공정 챔버에 실리콘 표면을 갖는 기판을 적재하는 단계를 포함한다. 상기 방법은 사이클(cycle)을 포함하는 클리닝 단계로서, 상기 공정 챔버 내의 상기 기판 표면의 상기 실리콘 표면 상에 GeOx를 형성하는 단계와; 그 후에 상기 공정 챔버에 에천트 가스를 제공함으로써 상기 GeOx를 제거하는 단계를 포함하는, 상기 클리닝 단계를 포함한다.
본 발명의 또 다른 측면에 따르면, 공정 챔버 내의 증착을 위해 기판을 준비하기 위한 방법이 제공된다. 상기 방법은 실리콘 표면을 갖는 기판을 제공하는 단계를 포함한다. 상기 기판은 Ge 소스 증기에 노출된다. 그 다음, 상기 기판은 상기 기판을 상기 Ge 소스 증기에 노출시키는 단계와 상기 기판을 Cl2 가스에 노출시키는 단계 사이에서 상기 기판을 다른 반응 가스 스트림들에 노출시키지 않고 상기 Cl2 가스에 노출된다.
본 발명의 또 다른 측면에 따르면, 기판을 처리하기 위한 장치가 제공된다. 상기 장치는 상기 기판을 유지하도록 구성된 공정 챔버, 상기 챔버 내에서 상기 기판을 가열하도록 구성된 가열원, 및 Ge 소스 증기 및 에천트 소스 증기를 상기 공정 챔버에 공급하도록 구성된 가스 소스를 포함한다. 또한, 상기 장치는 메모리(memory) 및 프로세서를 포함하는 적어도 하나의 컨트롤러(controller)로서, 상기 기판의 온도를 제어하고, 순차적으로 상기 기판 상에 GeOx를 형성하기 위해 선택된 조건들 하에서 상기 Ge 소스 증기를 공급하며, 실질적으로 모든 GeOx를 제거하기 위해 선택된 조건들 하에서 상기 에천트 증기를 공급하고, 에피택셜 증착 증기들을 공급하도록 구성된, 상기 적어도 하나의 컨트롤러를 포함한다.
본 발명의 또 다른 측면에 따르면, 반도체 구조가 제공된다. 상기 반도체 구조는 게르마늄을 갖지 않고 실리콘을 포함하는 하부 영역, 약 10Å 미만의 두께를 갖는 제 1 Ge 농도를 포함하는 상기 하부 영역 상의 제 2 영역, 및 상기 제 1 Ge 농도 미만의 제 2 Ge 농도를 갖는 상기 제 2 영역 상의 제 3 영역을 포함한다.
Ge 도입 및 에치 단계들의 낮은 처리 온도는 클리닝 공정에서 소모되는 열 부하(thermal load)를 상당히 감소시킨다. 반응기 처리량은 클리닝 단계 동안 감소된 가열 및 공정 시간 때문에 증가된다. 게다가, 상기 산화물이 제거된 후에 상기 웨이퍼는 다음 인 시츄(in-situ) 증착을 위해 준비된다. 저온 에치 단계는 350℃와 615℃ 사이에서, 예를 들어 Cl2를 에천트로서 사용할 때 약 350-500℃ 사이에서 및 HCl을 에천트로서 사용할 때 약 500-600℃ 사이에서 수행되는 저온 에피택셜 공정들을 수행하는데 특히 유리하다. 상기 저온 에피택셜 공정들 및 상기 에치 단계의 처리 온도들의 오버랩(overlap)은 종래의 수소 베이크 단계들에서 상기 기판 및 공정 챔버를 가열 또는 냉각하는 시간, 에너지, 및 서멀 버짓 소모를 감소시킨다.
도 1은 종래의 웨이퍼 클리닝 공정을 일반적으로 나타내는 순서도이다.
도 2는 일 실시예에 따라 웨이퍼의 표면을 클리닝하기 위한 방법을 일반적으로 예시하는 순서도이다.
도 3은 단일 기판 반응 챔버의 개략 단면도이다.
도 4는 실시예에 따라 실리콘 에피택셜 층 및 기초 기판으로 깊이에 대한 게르마늄 함량을 나타내는 이론적 그래프이며, 여기서 층은 기판을 클리닝한 후에 증착된다.
도 5는 실시예에 따라 그레이디드형(graded) SiGe 에피택셜 층 및 기초 기판으로 깊이에 대한 게르마늄 함량을 나타내는 이론적 그래프이며, 여기서 층은 기판을 클리닝한 후에 증착된다.
도 6은 기판 상의 실리콘 필름의 이차 이온 질량 분석(SIMS; Secondary Ion Mass Spectroscopy) 이미지를 예시한다.
도 7은 일 실시예에 따라 방법에 의해 클리닝된 기판 상의 실리콘 필름의 SIMS 이미지를 예시한다.
도 2는 일 실시예에 따라 웨이퍼의 표면을 클리닝하기 위한 방법을 일반적으로 예시하는 순서도이다.
도 3은 단일 기판 반응 챔버의 개략 단면도이다.
도 4는 실시예에 따라 실리콘 에피택셜 층 및 기초 기판으로 깊이에 대한 게르마늄 함량을 나타내는 이론적 그래프이며, 여기서 층은 기판을 클리닝한 후에 증착된다.
도 5는 실시예에 따라 그레이디드형(graded) SiGe 에피택셜 층 및 기초 기판으로 깊이에 대한 게르마늄 함량을 나타내는 이론적 그래프이며, 여기서 층은 기판을 클리닝한 후에 증착된다.
도 6은 기판 상의 실리콘 필름의 이차 이온 질량 분석(SIMS; Secondary Ion Mass Spectroscopy) 이미지를 예시한다.
도 7은 일 실시예에 따라 방법에 의해 클리닝된 기판 상의 실리콘 필름의 SIMS 이미지를 예시한다.
본 발명의 실시예들이 단일 기판 반응 챔버의 상황에서 논의될지라도, 당업자는 본 출원에서 교시된 원리들 및 장점들이 다른 타입들의 증착 반응기들에 적용되는 것을 인식할 것이다. 더욱이, 일련의 공정 단계들이 본 출원에서 개시될지라도, 당업자는 다른 개시된 단계들 중 일부가 없을 때에도 개시된 단계들 중 몇몇의 유용성을 인식할 것이고, 유사하게 후속, 개재 또는 이전 단계들이 추가될 수 있는 것을 인식할 것이다.
상술한 "배경 기술" 단락에서 언급된 바와 같이, 기판 표면의 순도는 그 위에 증착된 층의 품질, 특히 에피택셜 증착 층들에 결정적으로 영향을 미칠 수 있다. 반도체 기판들의 공통 오염 소스는 대기(예를 들어, 클린 룸(clean room))에 노출되면 네이키드(naked) 실리콘 또는 SiGe 표면들에 자연 발생적으로 형성되는 자연 산화물이다. 또한, 탄소와 같은 다른 오염물질들은 웨이퍼 서플라이어(supplier)들로부터 획득되는 바와 같이, 반도체 웨이퍼들의 표면에서 발견되는 경향이 있다.
그러한 노출 및 오염은 웨이퍼들을 벤더(vendor)들로부터 제조 설비로 수송할 시에, 그리고 웨이퍼들을 설비 내의 처리 장비 또는 도구들 사이에 수송할 시에 필연적이다. 예를 들어, 연마된 실리콘 웨이퍼들은 전형적으로 독립적 서플라이어들에 의해 제공된다. 또 다른 서플라이어들 세트는 종종 웨이퍼들을 획득하고, 에피택셜 층들을 도포하고, 이 웨이퍼들을 제조 설비에 공급한다. 에피택셜 층들 및 나중의 제조 단계들이 동일한 시설에서 수행될 때에도, 웨이퍼들은 종종 설비의 상이한 부분들 내의 처리 단계들 사이에서 대기 오염물질들 및 플라스틱 핸들링(handling) 장비에 종종 노출된다.
HF 마지막 또는 다른 프리 클린 처리에 있어서도, 실리콘 함유 구조들을 통한 에피택셜 및 다른 증착들은 전형적으로 임의의 자연 산화물을 제거하기 위해 사전 증착 베이크 단계를 이용한다. 통상 수소를 환원제로서 이용하므로 "수소 베이크(hydrogen bake)" 단계들로 지칭되는, 그러한 베이크 단계들은 전형적으로 연장된 기간 동안 비교적 고온에서 수행된다. 초고온들(900℃ 내지 1200℃)은 종종 후속 고온 에피택셜 공정과 함께 베이킹에 이용된다. HF 마지막 처리 후의 훨씬 더 낮은 서멀 버짓 베이크 공정들은 700℃와 900℃ 사이의 베이킹 온도들을 이용하는 경향이 있다. 자연 산화물을 제거하기 위해 GeH4, HCl 및 H2를 이용하는 미국 특허 제6,235,568호를 참조한다.
아래에서 도 1을 참조하면, 실리콘계 기판을 클리닝하기 위한 종래의 방법(100)이 설명된다. 실리콘계 기판은 수산화 암모늄/과산화 수소 혼합(APM; ammonium hydroxide/hydrogen peroxide mixture)을 수반하는 APM 클린 단계(110)에서 클리닝된다. APM 클리닝 단계(110)는 화학적 산화물을 성장시키는 공정에서 실리콘 웨이퍼로부터 입자들, 표면 결함들, 및 I 족 및 II 족 금속들을 제거한다.
APM 단계(110)후에, 산화물 층은 전형적으로 실리콘 웨이퍼의 표면 상에 존재한다. HF 에치(120)는 실리콘 웨이퍼로부터 산화물 층을 제거한다. 그 다음, 웨이퍼는 HF 에치(120)로부터 모든 HF 산 및 입자들을 제거하기 위해 초순수(ultrapure water)로 린스(rinse)된다(130). 워터 린스(130) 후에 웨이퍼가 건조된다. 또한, 워터 린스(130)는 웨이퍼의 표면 상에 산화물 형성을 감소시키는데 도움이 되는 수소 종단들과 웨이퍼의 표면을 부동태화(passivate)한다. 워터 린스 및 건조(130) 후에, 웨이퍼는 때때로 공정 챔버로 수송되어 배치되기 전에 얼마 동안 저장된다(140). 공정 챔버가 밀봉되어 퍼지(purge)된다. 그 다음, 웨이퍼는 수소 베이크(150)에서 가열된다. 종래의 수소 베이크(150) 공정들은 전형적으로 700℃ 내지 900℃만큼 낮은 일부 저온 공정들을 제외하면, 900℃ 내지 1200℃에서 전형적으로 동작한다. 가장 효율적인 웨이퍼 수소 종단들은 600℃와 750℃ 사이의 수소 베이킹 온도들을 필요로 한다. 다음 층의 증착(160)은 수소 베이크(150) 후에 진행될 수 있다. 증착(160)이 저온 에피택셜 공정이면, 종종 웨이퍼는 베이크 온도로부터 원하는 공정 온도로 우선 냉각될 필요가 있을 것이다.
그러나, 그러한 베이크 단계들은 베이크 단계 자체 또는 온도 사이클링을 위해 요구되는 시간으로 인해 웨이퍼 처리향을 감소시킨다. 게다가, 그러한 확장된 고온 베이크들은 얕은 접합들을 갖는 소자들을 위해 받아들일 수 없는 서멀 버짓량을 소모하여, 반도체 기판에서 도펀트(dopant)들의 제어되지 않는 이동을 초래한다. 따라서, 서멀 버짓 소모는 베이크 단계들에 불리하다. 더욱이, 기판을 가열하는데 요구되는 시간은 웨이퍼 처리량을 감소시키며, 특히 후속 에피택셜 증착이 저온 공정인 경우, 증착 온도들로 냉각하기 위해 상당한 시간을 수반한다.
따라서, 서멀 버짓의 소모를 최소화하면서 기판의 표면으로부터 오염물질의 제거를 가능하게 하는 저온 공정에 대한 요구가 존재한다. 낮은 공정 온도들 및 서멀 버짓의 감소들은 가열 및 냉각 시간을 감소 또는 제거함으로써 처리량을 증가시킬 수도 있다. 또한, 공기에 기판의 노출을 감소 또는 제거하기 위해 클리닝 단계들 후에 인 시츄(in-situ) 에피택셜 증착을 가능하게 하는 공정에 대한 요구가 존재한다.
인 시츄(in-situ) 증착 전에 반도체 표면의 저온 클리닝을 위해 시스템들 및 방법들이 제공된다. 짧은 저온 공정은 공정이 사전 제조된 얕은 접합들을 갖는 진보된 고밀도 회로들, 에피택셜 SiGe 합금들, 및/또는 다른 진보된 집적 회로 피처(feature)들에 적절하도록, 매우 적은 서멀 버짓을 소모한다. 더욱이, 처리량은 저온 클리닝 공정에 의해, 특히 저온 에피택셜 증착과 함께 크게 개선된다. 클리닝이 특히 증요한 에피택셜 증착을 주로 참조하며 실시예들이 설명되었을지라도, 당업자는 본 출원에서 설명된 바와 같이, 클리닝이 비에피택셜 원자 층 증착(ALD; atomic layer deposition), 화학 기상 증착(CVD; chemical vapor deposition), 물리 기상 증착(PVD; physical vapor deposition), 및 다른 공정들 전에 유리해질 수도 있는 것을 이해할 것이다.
상기 방법의 일 실시예에 있어서, 기판은 500-600℃에서 아이들(idle)되는, 바람직하게는 550℃ 미만에서 아이들되고, 특히 약 500℃ 이하에서 아이들되는 단일 기판 지지부 상에 적재된다. 처리량 및 서멀 버짓 장점들에 더하여, 저온 적재의 또 다른 장점은 챔버가 퍼지된 이후 까지 핫 서셉터(hot susceptor) 상의 적재 후에도 HF 마지막 공정들에 의해 남겨진 수소 종단들과 같은 보호 종단이 유지될 수 있다는 것이다. 그 다음, 적재된 기판의 표면은 Ge 소스 증기에 노출된다. 전형적으로, Ge 소스 증기는 Cl2에 대해 350℃ 내지 500℃와 같이, 550℃ 미만의 기판 온도들에서, GeOx, 예를 들어 GeO, GeO2 등과 같은 Ge 함유 화합물들을 형성하기 위해 기판의 표면 상의 임의의 자연 산화물들과 반응한다. 바람직하게는, HCl이 에천트로서 사용될 때, 서셉터는 약 500-600℃의 범위 내에서 아이들(idle)된다. 공정은 극박(ultrathin)의 Ge 층을 증착할 수도 있다. 그 후에, 형성된 Ge 및 임의의 GeOx는 매우 낮은 기판 온도들에서도 효과적인 Cl2 또는 고온에서 효과적이지만 이전 Ge 소스 노출 없이 에치 단계들보다 훨씬 낮을 수 있는 HCl과 같은 에치 가스를 사용하여 인 시츄(in-situ) 제거될 수 있다. 그 다음, 기판은 자연 산화물이 없고 최소 또는 비 가열 또는 냉각을 갖는 저온 에피택셜 증착을 위해 준비된다. 산화물과 같은 오염물질들이 제거되고 증착들이 수행되는 온도를 감소시키는 것은 서멀 버짓 소모 및 공정 사이클 시간을 감소시킨다.
상기 방법들의 실시예들은 단일 기판, 수평 흐름, 냉벽(cold wall) 반응기의 상황에서 제공된다. 단지 하나 또는 기껏해야 소수의 기판들이 동시에 처리될 수 있으므로, "단일 웨이퍼(single wafer)" 처리 도구들은 일반적으로 종래의 배치 시스템들보다 큰 공정 제어 및 균일성을 증명하지만, 처리량을 희생하여 그렇게 증명한다. 반응기의 기본 구성은 애리조나주 피닉스 소재의 ASM America, Inc.의 상표명 EpsilonTM 하에 상용가능하다. 반응기 구성은 '748 특허의 도 1 내지 도 3을 참조하여 발명이 명칭이 "LOW TEMPERATURE LOAD AND BAKE"인 Brabant 등의 미국 특허 제7,108,748호에 개시된 바와 같을 수 있다.
도 2는 실시예에 따라 클리닝 공정(200)을 일반적으로 나타내는 순서도를 예시한다. 기판은 배경 기술 및 도 1의 설명에서 논의된 바와 같이, 제 1 APM 클리닝 단계(210)를 겪는다. 그 다음, 웨이퍼는 실리콘 웨이퍼 상의 산화물 층을 제거하기 위해 HF 마지막 단계(220)에 의해 처리된다. 그 다음, 웨이퍼는 물로 린스되어 건조된다(230). 당업자는 임의의 다른 적당한 프리 클린 동작(들)이 예시된 APM 클린(210), HF 마지막(220) 및 린스/건조(230) 대신에 이용될 수 있는 것을 인식할 것이다. 이들 또는 유사한 단계들에 의한 화학적 산화 및 제거는 종래 기술이지만, 다수의 다른 익스 시츄(ex-situ) 기판 클리닝 공정들이 이 기술분야에 알려져 있다.
습식 클린(wet clean)을 이용하는 실시예들에 있어서, 바람직하게는 에칭(etching) 및 린싱(rinsing)에 사용되는 물 및 반응물들은 적은 양의 용존 산소(dissolved oxygen)를 갖는다. 일부 실시예들에 있어서, 에칭 및 린싱에 사용되는 물 및 다른 반응물들은 용존 산소 농도를 감소시키기 위해 탈가스화(degassing)된다. 에칭 및 린싱에 사용되는 화학 물질들은 발명의 명칭이 "Silicon Surface Preparation"인 Robert Pagliaro의 미국 특허 제7,479,460호에 개시된 방법들에 의해 준비될 수 있다. 예를 들어, 에칭 및 린싱에 사용되는 물은 자외선 방사에 노출되고, 필터링되고, 탈가스화되고, 수소로 가스화될 수 있다. 바람직하게는, 초순수가 사용된다.
바람직하게는, 습식 클린에 사용되는 화학 물질 내의 용존 산소 농도는 약 5 ppb 미만이다. 더 바람직하게는, 습식 클린 화학 물질 내의 용존 산소 농도는 0 ppb의 하단 검출 제한 미만이다.
습식 클린 후에, 기판은 이상적으로 수소 종단을 갖는다. 더 바람직하게는, 수소 종단 기판 표면에 산소 노출은 최소로 유지된다. 일부 실시예들에 있어서, 에칭 및 린싱 후의 산소의 표면 밀도는 약 1-2*1013 at/cm2 또는 단층의 약 1/50이다.
다음에, 기판은 증착 도구에 수송된다(240). 바람직하게는, 도구는 후술되는 바와 같이 단일 웨이퍼 도구이지만, 공정은 배치 도구들에 이용될 수도 있다. 바람직하게는, 기판에는 부동태화된 표면 종단, 예를 들어 수소 종단이 제공된다. 일부 실시예들에 있어서, 자연 산화물은 기판 표면 상에 존재한다. 공정 챔버는 밀봉, 퍼지, 및 진공화(evacuate)된다. 그 다음, 기판의 표면은 예시된 실시예에서 GeH4를 포함하는 Ge 소스 증기에 노출된다(250). Ge 소스 노출(250) 동안의 웨이퍼의 온도는 선택 에천트에 따라 약 600℃ 미만이고, 바람직하게는 500℃ 이하이다. 추가된 이점으로서, 이 온도들은 수소가 웨이퍼의 표면으로부터 탈취되는 온도 미만일 수 있다. 예시적 온도 범위는 Cl2에 대해 350℃-500℃이다. 예시적 온도 범위는 HCl에 대해 500℃-600℃이다. 낮은 공정 온도는 공정의 열 부하(thermal load)를 감소시키고 더 민감하고 복잡한 기판 구조들의 처리를 가능하게 한다. 일부 실시예들에 있어서, Ge 소스 증기에 노출(250)은 GeOx를 형성하기 위해 원하는 온도들에서 표면 상의 임의의 산소와 반응하는 임의의 게르마늄 화합물을 포함할 수 있다. 가장 효율적인 HF 마지막(220)은 전형적으로 산소의 단층보다 작지만, 웨이퍼의 표면 상에 일부 자연 산화물들을 남기거나 재형성하는 경향도 있다. Ge 소스 증기는 전형적으로 기판의 표면 상에 존재하는 자연 산화물들 중 어느 하나와 반응하여, 웨이퍼의 표면 상에 GeOx와 같은 Ge 함유 화합물들을 남긴다. 상기 방법의 일부 실시예들에 있어서, Ge 소스 증기의 도입은 질소 또는 수소와 같은, 불활성 캐리어 가스(inert carrier gas)에 의해 용이해질 수도 있다. 또한, Ge 소스 증기 노출(250)은 GeOx에 더하여, 기판 표면 상에 Ge의 초박층(ultrathin layer)을 남기는 경향이 있다. 노출은 약 1초와 1분 사이 동안일 수 있어서, 온도, 플로우 레이트(flow rate), 및 반응기 구성들에 따라, Ge의 약 1 단층으로부터 약 100 nm까지의 어디든지 남는다. 그러나, 최소 노출(250)은 임의의 표면 산소 또는 자연 산화물들과 반응하기에 충분하다.
그 다음, 기판의 표면은 에천트 가스에 노출된다(260). 상기 방법들의 일부 실시예들에 있어서, 공정 챔버는 Ge 소스 증기 노출(250)과 에천트 노출(260) 사이에서 퍼지 및 진공화될 수 있다. 임의의 적당한 에치 가스는 기판의 표면으로부터 Ge 및 임의의 GeOx를 제거하는데 사용될 수 있다. 바람직하게는, Cl 함유 에천트는 에천트 단계(260)에 사용된다. 예를 들어, Cl2, HCl, 염소 원자 또는 여기된(excited) 종의 염소는 에천트 가스로서 사용될 수도 있다. 에치 가스 노출(250) 동안의 기판 온도는 바람직하게는 약 600℃ 미만, 특히 약 350℃와 약 600℃ 사이에 잔존한다. Cl2가 에천트로서 사용될 때, 그러한 저온들에서도, 예를 들어 350℃ - 400℃만큼 낮은 온도들에서도, HCl 및 Cl2 가스는 증착된 Ge 및 임의의 형성된 GeOx를 제거하기에 충분히 반응적이다. Ge 소스 증기 노출(250) 및 에천트 가스 노출(260)은 단계들 사이에서 가열 또는 냉각을 최소화 또는 제거하기 위해 대략 동일한 공정 온도들에서 수행될 수 있다. 바람직하게는, 에천트 노출은 기판 표면으로부터 모든 Ge 및 임의의 GeOx를 실질적으로 제거한다.
일부 실시예들에 있어서, HCl은 에천트 가스로서 사용된다. 바람직하게는, HCl이 에천트 가스로서 사용될 때, 기판 온도는 약 615℃ 미만이다. 바람직하게는, HCl 가스 노출 동안의 기판 온도는 500℃와 600℃ 사이에 존속하고, 훨씬 더 바람직하게는 약 500℃와 약 590℃ 사이에 잔존한다.
일부 실시예들에 있어서, GeOx를 형성하고 에천트 가스를 제공하는 다수의 클리닝 사이클들이 사용될 수 있다. 바람직하게는, 각 클리닝 사이클은 기판을 Ge 소스에 노출시키는 것 및 기판을 에천트에 노출시키는 것을 포함한다. 예를 들어, 클리닝 사이클은 단계들(250 및 260)을 포함할 수 있다. 바람직하게는, 에천트는 Ge 및 GeOx를 제거하는 HCl 또는 Cl2와 같은, Cl 함유 에천트를 포함한다. 바람직하게는, Ge 소스는 GeH4를 포함한다.
Ge 소스 및 에천트는 증기상 펄스(vapor phase pulse)들의 형태로 챔버에 제공 또는 펄싱되고, 기판의 표면과 접촉될 수 있다. 증기화된 전구체(vaporized precursor)를 기판 상에 "펄싱(pulsing)"하는 것은 전구체 증기가 제한된 기간 동안 챔버로 전도되는 것을 의미한다. 전형적으로, 펄싱 시간은 약 0.05에서 10 초까지이다. 그러나, 기판 타입 및 그의 표면적에 따라, 펄싱 시간은 10 초보다 훨씬 클 수 있다. 펄싱 시간들은 일부 경우들에서 대략 몇 분일 수 있다. 최적의 펄싱 시간은 특정 환경에 기초하여 당업자에 의해 결정될 수 있다.
바람직하게는, 펄스 시간들 및 플로우 레이트들은 실질적으로 모든 자연 산화물이 실리콘 기판 표면으로부터 제거되도록, 최적화 또는 동조(tune)된다. 공정 파라미터들은 실질적으로 모든 증착된 Ge 및 임의의 GeOx가 표면으로부터 제거되도록, 선택될 수 있다. 일부 잔여 Ge는 기판의 처음 수 옹스트롬(angstrom)으로 확산될 수 있다.
일부 실시예들에 있어서, 본 출원에서 설명되는 클리닝 방법들은 기판 표면 상의 상이한 재료들에 형성된 임의의 화합물들을 포함하는, 실질적으로 전체의 처리된 기판 표면으로부터 실질적으로 모든 자연 산화물, GeOx, 및 Ge를 제거한다.
바람직하게는, Ge 소스에 대한 펄싱 시간은 10 초 미만이다. 바람직하게는, Ge 소스 펄싱 시간은 최소 노출이 실질적으로 모든 표면 산소 및 자연 산화물들과 반응하기에 충분하도록, 선택된다. 전형적으로, Ge 소스를 펄싱하는 것은 Ge의 100 nm까지 약 1 단층을 형성한다.
바람직하게는, 에천트에 대한 펄싱 시간은 약 10 초 미만이다. 에천트에 대한 펄싱 시간은 실질적으로 모든 GeOx 및 임의의 증착된 Ge가 제거되도록, 선택될 수 있다.
바람직하게는, Ge 소스에 대한 플로우 레이트는 단일 웨이퍼 반응 챔버에 대해 약 500 sccm 이하이다.
바람직하게는, 에천트 가스에 대한 플로우 레이트는 약 500 sccm 이하이다. 더 바람직하게는, 에천트 플로우 레이트는 약 75와 225 sccm 사이이다.
최적의 플로우 레이트들 및 펄스 길이들은 본 출원에서의 개시를 고려한 특정 상황들에 기초하여 당업자에 의해 결정될 수 있다.
일부 실시예들에 있어서, 공정 챔버는 Ge 소스 증기 노출과 에천트 노출 사이에 및 클리닝 사이클들 사이에, 예를 들어 Ge 소스 노출(250) 및 에천트 노출(260)의 사이클 후에 퍼지 및 진공화될 수 있다. 일부 실시예들에 있어서, 하나보다 많은 클리닝 사이클은 기판 표면으로부터 산화물을 제거하는데 사용된다. 더 바람직하게는, 약 5 이하의 클리닝 사이클들은 기판 표면으로부터 산화물을 제거하는데 사용된다. 가장 바람직하게는, 약 2 내지 3 클리닝 사이클들은 기판 표면으로부터 산화물을 제거하는데 사용된다. 일부 실시예들에 있어서, 5보다 많은 클리닝 사이클들이 사용된다.
일부 실시예들에 있어서, 클리닝 사이클은 기판을 Ge 소스에 노출시킨 다음에 에천트의 다수의 펄스들을 기판에 제공하는 것을 포함할 수 있다. 공정 챔버는 Ge 소스 증기 노출과 에천트 노출 사이에 및/또는 에천트 펄스들 사이에 퍼지 및 진공화될 수 있다.
저온 산화물 제거는 에피택셜 증착 전의 종래의 수소 베이크 및 인 시츄(in-situ) 에치 공정들과 비교하여 기판을 저온들에서 처리하는데 더 적은 가열이 요구되기 때문에, 공정에 의해 소모되는 열 부하를 감소시킨다. 바람직하게는, 민감한 피처(feature)들 또는 구조들을 갖는 기판들을 처리할 때, 저온 공정은 더 적은 서멀 버짓을 소모한다.
일부 실시예들에 있어서, 자연 산화물을 제거하기 위해 본 출원에서 설명되는 방법들은 클리닝된 실리콘 표면 상의 에피택셜 증착 전에 베이크 단계에 대한 요구를 제거하고, 따라서 서멀 버짓을 절약할 수 있다.
표면에 오염물질들이 없어진 후에, 웨이퍼는 예시된 실시예에서 실리콘 함유 층의 에피택셜 증착인 다음 층의 인 시츄(in-situ) 증착(270)을 위해 준비된다. 인 시츄(in-situ) 증착은 웨이퍼가 공정 단계들 사이에서 공기 또는 산소의 노출에 의해 오염되지 않기 때문에 유리하다. 바람직하게는 인 시츄(in-situ) 처리에 대해, 단계들(250, 260, 및 270)은 기판을 공기에 노출시키지 않고, 단계들(250 및 260)의 선택적 순환 반복을 이용하여, 순차적으로 수행된다. 낮은 기판 온도들에서, 특히 약 350℃와 약 600℃ 사이에서 동작하는 클리닝 방법의 실시예들은 동일한 온도 범위에서 동작하는 저온 에피택셜 공정들에 특히 효율적이다. 가장 효율적으로는, 클리닝 공정(250, 260) 및 에피택셜 증착(270)은 에천트 선택에 따라 350℃ 내지 600℃ 온도 윈도우(temperature window) 내의 동일한 온도에서 모두 수행된다. 감소된 가열 및 냉각 사이클 시간들은 처리량을 크게 증가시키고 열 부하 및 서멀 버짓 소모를 감소시킨다.
도 3은 단일 기판 반응 챔버의 개략 단면도를 예시한다. 단일 웨이퍼 반응기(300)는 공정 챔버(310)에서 하나의 웨이퍼를 동시에 유지 및 처리하도록 구성된다. 공정 챔버(310)는 전형적으로 단일 기판을 위해 사이징(sizing)된 포켓(pocket)을 갖는 웨이퍼 지지부(330) 위에 웨이퍼(320)를 유지하도록 구성된다. 웨이퍼는 게이트 밸브(340)를 통해서 부하 로크(load lock)(335)로부터 진입한다.
공정 챔버(310) 내의 기판의 온도는 온도 컨트롤러(350)에 의해 제어된다. 온도 컨트롤러(350)는 예시된 상단 방사 열 소스(radiant heat source)(360) 및/또는 예시된 저항 가열 기판 플랫폼 열 소스(370)와 같은, 열 소스들로부터 기판 및 공정 챔버에 공급되는 열을 제어한다. Ge 소스, 에천트 소스, 및 증착 가스들을 포함하는 공정 가스들은 가스 공급 소스들(390)로부터 가스 공급 라인(380)을 통해서 공정 챔버(310)로 도입된다. 가스 공급 소스들(390)로부터의 흐름은 가스 컨트롤러(400)에 의해 제어된다. 가스는 진공 펌프(vaccum pump)(420)의 원조에 의해 공정 챔버(310)로부터 가스 벤트(gas vent)(410)를 통해서 진공화 및 제거된다. 온도 컨트롤러(350) 및 가스 컨트롤러(400)는 도 3의 250, 260, 및 270에 대해 상술한 Ge 소스 증기, 에천트 소스 증기, 및 에피택셜 증착 가스들의 시퀀스를 수행하기 위해 프로그램(program)된다. 가스 컨트롤러(400)는 단계들(250 및 260)의 순환 반복을 포함하는, 상술한 클리닝 사이클들을 수행하기 위해 프로그램될 수도 있다. 바람직하게는, 가스 컨트롤러는 실질적으로 모든 자연 산화물, GeOx, 및 Ge가 기판 표면으로부터 제거되도록, 프로그램된다.
온도 컨트롤러(350)는 각종 에천트들을 위해 본 출원에서 설명되는 저온 범위들 내에서 온도들을 유지하기 위해 프로그램된다. 일 실시예에 있어서, 항온(constant temperature) 설정값은 모든 3개의 순차적 단계들의 인 시츄(in-situ) 수행에 이용된다. 그러한 인 시츄(in-situ) 처리에 대해, 3개의 단계들은 기판을 공기에 노출시키지 않고, 제 3 단계 전에 처음 2개의 단계들의 선택적 순환 반복을 이용하여, 순차적으로 수행된다.
또한, 본 출원에서 설명되는 클리닝 방법들은 Ge 증기에 노출된 원래 기판 표면 바로 아래에 확산되는 게르마늄 원자들과 실리콘을 포함하는 반도체 표면을 생산할 수 있다. 당업자는 "원래(original)" 기판이 Ge 소스 노출(250) 전에 기판만을 지칭하고, 이전에 형성된 에피택셜 층을 포함할 수 있는 것을 인식할 것이다. 전형적으로, Ge 원자들은 본 출원에서 설명되는 방법들을 통해 클리닝된 기판 표면 10Å 미만 아래에 확산된다. Ge 소스 증기에 노출된 반도체 표면 아래의 Ge 원자들의 확산은 Ge 노출을 반도체 표면으로 연장한 후에 및 고온들, 예를 들어 500℃-600℃에서를 포함하는 상이한 공정 조건들에서 발생할 수 있다. 반도체 표면의 상부 아래로 확산하는 일부 Ge 원자들은 에천트 가스에 의해 제거되지 않는다. 이 Ge 원자들은 반도체 기판의 격자 구조에 잔존한다. 이것은 반도체의 상부 표면 아래의 Ge 농도 대 깊이를 플롯(plot)하는 도 4 및 도 5에 이론적으로 예시되어 있다.
도 4는 본 출원에서 설명되는 방법들을 통해 클리닝된 반도체 표면의 상부에 실리콘 에피택셜 층의 이론적 예시이다. Ge 농도의 플롯은 본 출원에서 설명되는 방법들을 통해 클리닝된 원래 표면 바로 아래의 및 실리콘 에피택셜 층이 형성되는 깊이에서의 작은 스파이크(spike)를 제외하고 비교적 평평하다. 도 4는 2개의 농도 스파이크들을 예시하는데, 하나는 실선으로 도시된 큰 스파이크를 갖고, 또 다른 하나는 점선으로 도시된 플래터 범프(flatter bump)를 갖는다. 플래터 범프를 갖는 농도 스파이크는 에피택셜 층 및 실리콘 반도체 표면을 통해서 나중에 확산함으로써 Ge 농도 스파이크를 평평하게 하는 실리콘 표면 아래에 포함된 Ge를 예시한다.
일부 실시예들은 게르마늄을 갖지 않고 실리콘을 포함하는 하부 영역; 약 10Å 미만의 두께를 갖는 제 1 Ge 농도를 포함하는 하부 영역 상의 제 2 영역, 또는 계면 Ge 확산 층; 및 제 1 Ge 농도 미만의 제 2 Ge 농도를 갖는 제 2 영역 상의 제 3 영역을 포함하는 반도체 구조를 포함한다. 제 2 영역은 전형적으로 실리콘 및 작은 Ge 농도를 포함한다. 제 2 영역의 상부 표면은 전형적으로 본 출원에서 설명되는 방법들을 통해 클리닝된다. 클리닝 동안, Ge 원자들은 전형적으로 제 2 영역의 상부 10Å 미만 아래인, 표면 바로 아래의 제 2 영역으로 확산된다. 제 2 영역은 도 4 및 도 5에 예시된 "스파이크(spike)"에 의해 표현된다. 제 3 영역은 전형적으로 실리콘, 실리콘 및 게르마늄, 또는 게르마늄을 포함한다. 제 3 영역의 조성물은 변할 수 있다. 도 4에서, 제 3 영역은 실리콘이다. 도 5에서, 제 3 영역은 제 2 영역 근방에 낮은 Ge 농도 및 제 2 영역으로부터 멀리 떨어져 높은 Ge 농도를 가질 수 있다. 바람직하게는, 모든 3개의 영역들은 동일한 결정 구조를 가질 수 있다.
도 5는 본 출원에서 설명되는 방법들을 통해 클리닝된 반도체 표면 상의 실리콘 게르마늄 에피택셜 층의 이론적 예시이다. 반도체 표면의 상부 가까이에 높은 Ge 농도 및 기초 실리콘 기판 표면 가까이에 낮은 Ge 농도를 포함하여, 실리콘 게르마늄 층이 그레이디드(graded)된다. 또한, 이 플롯은 본 출원에서 설명되는 방법들에 의해 클리닝된 표면 바로 아래의 깊이에서 Ge 농도의 작은 스파이크를 도시한다. 도 5는 스파이크를 바로 넘은 Ge 농도의 급강하 후에 Ge 농도가 증가할 수 있는 것을 제외하고 상기와 동일하다. 또한, Ge 스파이크는 본 출원에서 설명되는 방법들을 통해 클리닝된 표면 상에 에피택셜 형성된 재료들의 다른 조성물들을 갖는 반도체 표면들에 존재할 수 있다.
본 출원에서 설명되는 공정들은 실리콘 표면들로부터 산화물을 제거하기 위한 저온 방법을 가능하게 해서, 그 후의 인 시츄(in-situ) 증착을 위해 매우 깨끗한 실리콘 표면들을 제공한다. 따라서, 얕은 접합들은 그들의 보전을 유지할 수 있다. 또한, 온도 민감의 부분적으로 제조된 소자들은 종래의 고온 수소 베이크 방법들과 대조적으로 이 방법으로 클리닝될 수 있다. 더욱이, 설명된 저온 클리닝 공정과 인 시츄(in-situ)를 수행한 비교적 저온 에피택셜 증착의 조합은 웨이퍼 처리량에 있어서 다른 상당한 개선들을 가능하게 해서, 전체 동작 비용들을 낮춘다. 상기 방법들은 최신 반도체 제조의 원하는 순도를 여전히 유지하면서, 증가된 처리량을 포함해서, 저온 플라즈마 챔버 클리닝으로부터 손상되지 않고, 저온들에서 현저한 결과들을 제공한다.
이하의 비제한적 예들은 본 발명의 어떤 바람직한 실시예들을 예시한다.
예 1
도 6은 기판 상의 클리닝된 실리콘 필름의 이차 이온 질량 분석(SIMS; Secondary Ion Mass Spectroscopy) 이미지를 예시한다. 산소 및 탄소의 농도는 좌측 y축 상의 원자들/큐빅 센티미터(atoms per cubic cm)로 예시되고 게르마늄 농도는 원자 퍼센트(atomic percent)로 예시된다. 농도들 대 샘플 기판의 깊이가 플롯된다. SIMS 테스팅을 용이하게 하기 위해, 에피택셜 실리콘 캡핑(capping) 층은 그것을 테스팅하기 위해 밀봉하도록 관심 표면 또는 필름에 걸쳐서 증착된다. 전형적으로, 실리콘 캡핑 층은 약 25 nm이거나 더 두껍다.
기판의 실리콘 표면은 기판 표면 상에 존재하는 자연 산화물과 반응하기 위해 GeH4를 제공함으로써 클리닝되어, 일부 GeOx를 형성한다. GeOx 화합물들 중 일부는 HCl을 순차적으로 제공함으로써 제거된다. 도 6에서 계면을 클리닝하는데 사용되는 공정은 최적화되지 않는다. 그럼에도 불구하고, 최적화의 결핍에도 불구하고, 상기 방법은 산소에 대해 대략 8*1011 atoms/cm2만을 남긴다.
도 6에서 분석된 샘플에 대한 실리콘 캡핑 층은 두께가 약 38 nm이었다. 따라서, 도 6에서 테스트된 샘플의 클리닝된 실리콘 표면은 약 38 nm의 깊이에서 예시되어 있다. 도 6은 약 38 nm의 깊이에서 산소 농도의 스파이크를 도시한다. 산소 농도의 스파이크는 일부 잔여 산소가 클리닝된 실리콘 표면에 남겨진 것을 지시한다. 표면 상에 남겨진 산소량은 관심 깊이 범위에서 농도 곡선 하에 면적을 측정함으로써 atoms/cm2로 계산될 수 있다. 도 6에 예시되어 있는 클리닝된 실리콘 계면에 존재하는 산소량은 클리닝된 실리콘 계면 주위에서 산소 농도 곡선 하에 면적을 계산함으로써 대략 8*1011 atoms/cm2인 것으로 계산되었다.
또한, SIMS 이미지는 일부 게르마늄이 클리닝된 계면 주위에 존재하여, 웨이퍼 표면 바로 아래에서 일시적으로 스파이크되는 것을 도시한다.
예 2
도 7은 GeH4 및 HCl을 제공하는 것을 포함하는 최적화된 공정에 의해 클리닝된 기판 상의 실리콘 필름의 SIMS 이미지를 예시한다.
도 7에서 분석된 샘플에 대한 실리콘 캡핑 층은 두께가 약 65 nm이었다. 따라서, 도 7에서 테스트된 샘플의 클리닝된 실리콘 표면은 약 65 nm의 깊이에서 예시되어 있다. 산소 농도의 어떤 스파이크도 도 7의 클리닝된 계면에서 관찰되지 않는다. 클리닝된 실리콘 표면에서 산소에 대한 SIMS 측정은 산소에 대해 낮은 SIMS 검출 제한 미만이다. 따라서, 도 7에 도시된 SIMS 데이터는 실질적으로 모든 산소가 GeOx 화합물들을 형성하기 위해 GeH4를 제공하는 것 및 그 후에 GeOx 화합물들을 제거하기 위해 HCl을 이용하는 것을 포함하는 최적화된 클리닝 공정에 의해 제거되는 것을 나타낸다.
바람직하게는, 도 7에서 사용된 클리닝 공정은 습식 클린 후에 기판의 표면 상에 존재하는 산소를 제거 또는 없애기 위해 프리-에피(pre-epi) 온도 베이크를 필요로 하지 않는다.
각종 수정예들 및 변경예들이 본 발명의 범위로부터 벗어나지 않고 이루어질 수 있는 것이 당업자에 의해 인식될 것이다. 유사한 다른 수정예들 및 변경예들은 첨부된 청구항들에 의해 정의된 바와 같이, 본 발명의 범위 내에 있는 것으로 의도된다.
Claims (43)
- 노출된 반도체 표면들을 갖는 기판을 제공하는 단계;
상기 노출된 반도체 표면들의 모두를 Ge 소스 증기(Ge source vapor)에 노출시키는 단계로써, 상기 기판의 상기 노출된 반도체 표면들의 모두 상에 퇴적된 Ge 층을 남기는, 상기 노출시키는 단계; 및
에천트를 사용하여, 상기 기판의 상기 노출된 반도체 표면들로부터 상기 노출시키는 단계에 의해 남겨진 상기 Ge 층의 모두를 제거하는 단계;를 포함하는 공정 챔버(process chamber)에서 기판을 처리하기 위한 방법. - 청구항 1에 있어서,
상기 노출된 반도체 표면들을 상기 Ge 소스 증기에 노출시키는 단계는 상기 공정 챔버에 GeH4를 공급하는 단계를 포함하는 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 1에 있어서,
상기 노출시키는 단계 및 Ge를 제거하는 단계는 동일한 공정 챔버에서 수행되는 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 1에 있어서,
상기 노출시키는 단계 및 제거하는 단계는 상기 노출된 반도체 표면을 공기에 노출시키지 않고 수행되는 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 1에 있어서,
상기 노출시키는 단계 및 제거하는 단계는 단일 웨이퍼 챔버(single wafer chamber)에서 수행되는 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 1에 있어서,
상기 노출시키는 단계와 제거하는 단계 사이에 상기 공정 챔버를 퍼지(purge)하는 단계를 더 포함하는 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 1에 있어서,
상기 노출시키는 단계는 상기 반도체 표면들 상의 산소를 GeOx로 변환하는 단계를 포함하고;
상기 제거하는 단계는 상기 GeOx를 제거하는 단계를 더 포함하는 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 1에 있어서,
상기 에천트는 염소(chlorine)를 포함하는 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 8에 있어서,
상기 에천트는 Cl2인 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 9에 있어서,
상기 노출시키는 단계 및 상기 제거하는 단계의 경우, 상기 기판은 550℃ 미만의 온도를 갖는 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 9에 있어서,
상기 노출시키는 단계 및 상기 제거하는 단계 동안, 상기 기판은 350℃와 500℃ 사이의 온도를 갖는 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 9에 있어서,
상기 노출시키는 단계 및 상기 제거하는 단계 동안, 상기 기판은 350℃와 400℃ 사이의 온도를 갖는 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 8에 있어서,
상기 에천트는 HCl인 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 13에 있어서,
상기 노출시키는 단계 및 상기 제거하는 단계 동안, 상기 기판은 500℃와 600℃ 사이의 온도를 갖는 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 1에 있어서,
상기 노출된 반도체 표면들 상의 상기 Ge 층은 1 단층 내지 5 단층 두께인 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 1에 있어서,
상기 노출된 반도체 표면 상의 상기 Ge 층은 3Å 내지 15Å 두께인 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 1에 있어서,
상기 노출된 반도체 표면 상의 상기 Ge 층은 100 nm까지인 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 1에 있어서,
상기 노출시키는 단계는 1 초 내지 60 초 동안 수행되는 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 1에 있어서,
상기 제거하는 단계는 1 초 내지 60 초 동안 수행되는 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 1에 있어서,
상기 제거하는 단계는 염소 원자를 사용하여 수행되는 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 1에 있어서,
상기 제거하는 단계 후에 상기 기판 상에 실리콘 함유 층을 에피택셜(epitaxial) 형성하는 단계를 더 포함하는 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 21에 있어서,
상기 노출시키는 단계, 제거하는 단계, 및 에피택셜 형성하는 단계 동안, 상기 기판 온도는 개략 일정한 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 21에 있어서,
상기 노출시키는 단계, 제거하는 단계, 및 에피택셜 형성하는 단계 동안, 상기 기판은 350℃와 500℃ 사이의 온도를 갖는 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 21에 있어서,
상기 노출시키는 단계, 제거하는 단계, 및 에피택셜 형성하는 단계는 상기 기판을 공기에 노출시키지 않고 수행되는 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 공정 챔버에 노출된 실리콘 표면들을 갖는 기판을 적재하는 단계; 및
사이클(cycle)을 포함하는 클리닝(cleaning) 단계;를 포함하며,
상기 클리닝 단계는, 상기 공정 챔버 내의 상기 기판의 상기 노출된 실리콘 표면들의 모두 상에 GeOx를 형성하는 단계; 및
그 후에 상기 공정 챔버에 에천트 가스를 제공함으로써, 상기 기판의 상기 노출된 실리콘 표면들의 모두 상에 형성된 상기 GeOx의 모두를 제거하는 단계;를 포함하는,
기판을 처리하기 위한 방법. - 청구항 25에 있어서,
상기 에천트 가스는 염소 원자인 것을 특징으로 하는 기판을 처리하기 위한 방법. - 청구항 25에 있어서,
상기 에천트 가스는 Cl2인 것을 특징으로 하는 기판을 처리하기 위한 방법. - 청구항 27에 있어서,
상기 실리콘 표면들 상에 GeOx를 형성하는 단계 및 상기 에천트 가스를 사용하여 상기 GeOx를 제거하는 단계의 경우, 상기 기판의 온도는 350℃와 500℃ 사이인 것을 특징으로 하는 기판을 처리하기 위한 방법. - 청구항 25에 있어서,
상기 GeOx를 제거하는 단계 후에, 상기 기판의 상부 상에 실리콘 함유 층을 에피택셜 퇴적(epitaxial deposition)하는 단계를 더 포함하는 것을 특징으로 하는 기판을 처리하기 위한 방법. - 청구항 25에 있어서,
상기 에천트 가스는 HCl인 것을 특징으로 하는 기판을 처리하기 위한 방법. - 청구항 30에 있어서,
상기 GeOx를 형성하는 단계 및 제거하는 단계의 경우, 상기 기판의 온도는 500℃와 600℃ 사이인 것을 특징으로 하는 기판을 처리하기 위한 방법. - 청구항 25에 있어서,
상기 클리닝 단계는 상기 사이클을 반복하는 단계를 포함하며, 상기 사이클은,
상기 공정 챔버 내의 상기 기판의 상기 노출된 실리콘 표면들의 모두 상에 GeOx를 형성하는 단계; 및
그 후에 상기 공정 챔버에 에천트 가스를 제공함으로써, 상기 기판의 상기 노출된 실리콘 표면들의 모두 상에 형성된 상기 GeOx의 모두를 제거하는 단계를 포함하는 것을 특징으로 하는 기판을 처리하기 위한 방법. - 청구항 32에 있어서,
상기 클리닝 단계는 5번 미만으로 상기 사이클을 반복하는 단계를 포함하는 것을 특징으로 하는 기판을 처리하기 위한 방법. - 청구항 30에 있어서,
에천트 가스를 제공함으로써 상기 GeOx를 제거하는 단계는 상기 공정 챔버에 상기 에천트 가스의 다수의 펄스들을 제공하는 단계를 포함하는 것을 특징으로 하는 기판을 처리하기 위한 방법. - 청구항 25에 있어서,
상기 GeOx를 형성하는 단계는 상기 기판들 상에 Ge 층을 형성하는 단계를 포함하며, 상기 Ge 층은 1 단층 내지 5 단층 두께인 것을 특징으로 하는 기판을 처리하기 위한 방법. - 청구항 1에 있어서,
상기 Ge이 형성된 상기 노출된 반도체 기판들은 전체 기판 표면을 포함하는 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법. - 청구항 1에 있어서,
상기 Ge이 형성된 상기 노출된 반도체 기판들은 패턴화된 웨이퍼 상에 절연성 표면들 중에 반도체 윈도우들을 포함하는 것을 특징으로 하는 공정 챔버에서 기판을 처리하기 위한 방법.
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