KR100272986B1 - 반도체장치의제조방법 - Google Patents
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Abstract
활성 영역의 표면으로부터 아래쪽으로 우묵해지는 함몰부(depressions)의 발생을 억제하는 반도체 장치의 제조 방법을 얻는다.
절연체(5)는 활성 영역(3)의 외측 가장자리를 덮는 프레임 부재이며, 반도체 기판의 표면 위쪽으로 돌출되어, 홈(溝; 9)의 내벽의 일부를 구성한다. 홈(9)내에는 절연막(2)이 충전되어 있다. 활성 영역(3)의 중앙 부근의 표면에는 게이트 산화막(21)이 형성되어 있다. 절연체(5)의 에칭 속도는 절연막(2)의 에칭 속도보다 느리다. 이 절연체(5)는 절연막(2)의 측벽이 에칭에 의해 제거되는 것을 방지하고 있으므로, 반도체 기판(1)의 표면으로부터 아래쪽으로 우묵해지는 함몰부의 발생이 억제되며, 예를 들면 활성 영역(3)의 외측 가장자리 부근의 전계로의 영향이 완화된다.
Description
본 발명은 홈형 소자 분리 영역을 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 집적 회로에 포함되는 복수의 소자를 각각 완전히 독립하여 제어하기 위해서는, 소자간에 발생하는 전기적인 간섭을 없애는 것이 필요하다. 이 전기적인 간섭을 없애기 위해서는, 소자가 형성되는 활성 영역을 구획하는 소자 분리 영역을 형성하는 것이 필요하다.
소자 분리 영역을 형성하는 방법 중의 하나로서, 널리 알려진 트렌치 분리 방법이 있다. 트렌지 분리 방법은, 반도체 기판에 트렌치(홈)를 파고, 홈안에 절연막을 충전함으로써 소자 분리 영역을 형성하는 방법이다. 트렌치 분리 방법으로 형성되는 홈형 소자 분리 영역은, 예를 들면 소자 분리 영역의 일종인 LOCOS(LOCal Oxidation of Silicon)에 비해, 버즈 비크(bird's beak)가 거의 발생하지 않는다. 따라서, 반도체 집적 회로를 미세화하기 위해서는, 트렌치 분리 방법이 불가결이 되고 있다.
도 20은 종래의 반도체 장치를 도시한 평면도이다. 도 20에서, 도면 부호 20은 홈형 소자 분리 영역, 3은 활성 영역, 4는 홈형 소자 분리 영역(20) 및 활성 영역(3)에 걸쳐 형성된 게이트 전극 배선이다. 하나의 활성 영역(3)내에는, 하나의 MOS 트랜지스터가 형성되어 있다.
종래의 반도체 장치의 제조 방법을 도 21 내지 도 30을 참조하여 설명한다. 도 21 내지 도 29는 도 20의 절단선 29-29에서의 단면을 도시하며, 도 30은 도 20의 절단선 30-30에서의 단면을 도시한다.
우선, 반도체 기판(1)의 표면에, 실리콘 산화막(6) 및 실리콘 질화막(8)을 순차 형성한다(도 21).
다음에, 사진 제판 패턴을 마스크로 사용하여, 실리콘 질화막(8), 실리콘 산화막(6)을 순차 패터닝하고, 반도체 기판(1) 표면측의 실리콘 질화막(8) 표면으로부터 반도체 기판(1)내에 저부를 갖는 홈(9)을 판다(도 22).
다음에, 열산화를 실시함으로써, 홈(9)내의 내벽에 내벽 산화막(6a)을 형성한다(도 23).
이어서, CVD법에 의해, 전면에 실리콘 산화막인 절연막(2)을 형성한다(도 24).
다음에, 실리콘 질화막(8)을 스토퍼로 한 CMP법에 의해, 절연막(2) 중의 실리콘 질화막(8)의 표면보다 위쪽의 부분을 제거한다. 이에 의해, 홈(9)내에만 절연막(2)을 남긴다(도 25).
다음에, 열 인산을 사용한 에칭에 의해, 실리콘 질화막(8)을 제거한다. 이어서, CVD법에 의해, 전면에 실리콘 산화막인 절연막(2a)을 퇴적하여 형성한다(도 26).
다음에, 이방성 에칭에 의해, 절연막(2a)의 일부를 제거한다. 이로써, 실리콘 산화막(6)의 표면보다 위쪽의 절연막(2)의 측벽에만 절연막(2a)을 남긴다(도 27).
다음으로, 불화 수소산을 사용한 에칭에 의해, 실리콘 산화막(6)을 제거한다(도 28). 내벽 산화막(6a) 및 절연막(2)은 홈형 소자 분리 영역(20)을 구성한다. 절연막(2)의 상면은 활성 영역(3)의 표면보다도 위쪽으로 높아진다.
이어서, 활성 영역(3)의 표면에 게이트 산화막(21)을 형성한다. 다음에, 홈형 소자 분리 영역(20) 및 게이트 산화막(21)에 걸쳐 게이트 전극 배선(4)을 형성한다(도 29, 도 30).
종래에는, 다음과 같은 문제점이 발생한다. 도 27 및 도 28을 참조하여 설명하면, 우선, 절연막(2a)은 퇴적에 의해 형성된다. 실리콘 산화막(6)은 열산화에 의해 형성된다. 일반적으로 열산화에 의해 형성된 산화막의 에칭 속도는 CVD법에 의해 형성된 산화막의 에칭 속도보다 느리다. 이 때문에, 실리콘 산화막(6) 전체가 제거되기에 앞서, 절연막(2a)이 에칭에 의해 제거되며, 계속해서, 절연막(2)의 측벽이 에칭에 의해 제거된다. 따라서, 홈형 소자 분리 영역(20)의 외측 가장자리에서, 활성 영역(3)의 표면보다 아래쪽으로 우묵해지는 함몰부(22)가 생기는 문제점이 있다.
또한, 함몰부(22)가 생겨 버리면, 다음과 같은 일이 발생한다. 도 30을 참조하여 설명하면, 게이트 산화막(21)의 중앙 부근의 전계는, 게이트 산화막(21)을 거친 게이트 전극 배선(4) 및 활성 영역(3)간의 전계만에 의해 정해진다. 한편, 게이트 산화막(21)의 단부 근처의 전계는, 게이트 산화막(21)을 개재한 게이트 전극 배선(4)과 활성 영역(3)간의 전계 및 홈형 소자 분리 영역(20)을 개재한 게이트 전극 배선(4)과 활성 영역(3)간의 전계에 의해 정해진다. 또한, 함몰부(22)만큼, 홈형 소자 분리 영역(20)의 외측 가장자리는 얇아져 있으므로, 홈형 소자 분리 영역(20)을 개재한 게이트 배선(4) 및 활성 영역(3)간의 전계의 영향이 강하다. 따라서, 게이트 산화막(21)의 단부 근처의 전계는 게이트 산화막(21)의 중앙 부근의 전계보다 강해진다. 이 때문에, 협 채널 효과(narrow channel effect)와는 반대의 효과, 즉, 트랜지스터의 임계값이 낮아지고 마는 일이 발생한다. 또한, 도 27을 참조하여 설명하면, 절연막(2a)의 형상은, 이방성 에칭에 의해 정형되므로, 편차가 있다. 이 편차에 의해, 함몰부(22)의 크기도 일정치 않게 되어 버리며, 트랜지스터의 임계값도 일정치 않다.
또한, 도 29를 참조하여 설명하면, 게이트 전극 배선(4)을 형성할 때, 게이트 전극 배선(4)이 함몰부(22)에 흐른다. 따라서, 활성 영역(3) 및 게이트 전극 배선(4)이 접근되며, 최악의 경우, 활성 영역(3) 및 게이트 전극 배선(4)이 단락되고 만다.
이와 같이, 함몰부(22)가 발생해 버리면, 트랜지스터의 임계값이 낮아지거나, 활성 영역(3) 및 게이트 전극 배선(4)이 단락되거나 하는 악영향이 발생한다.
본 발명은, 이 문제점을 해결하기 위해 이루어진 것으로서, 소자 분리 영역의 외측 가장자리에서, 활성 영역의 표면보다 아래쪽으로 우묵해지는 함몰부의 발생을 억제하는 반도체 장치의 제조 방법을 얻는 것을 목적으로 한다.
제1 발명에 따른 과제 해결 수단은, 반도체 기판의 표면측으로부터 상기 반도체 기판내에 저부를 갖는 홈을 파서 활성 영역을 구획하는 제1 공정, 상기 활성 영역의 외측 가장자리에, 상기 반도체 기판의 표면 위쪽으로 돌출되어 상기 홈의 내벽의 일부를 위쪽으로 연장시키는 절연체를 형성하는 제2 공정, 상기 반도체의 표면측에서 적어도 상기 홈을 매워 상기 홈으로부터 돌출되는 절연막을 형성하는 제3 공정, 및 상기 제2 공정 후에 행해지며, 상기 절연막의 정부(頂部)를 에칭하여 제거하는 제4 공정을 구비하며, 상기 절연막과 비교하여 상기 절연체의 상기 제4 공정에서의 에칭의 속도가 느리다.
제2 발명에 따른 과제 해결 수단에서, 상기 제1 공정은, 상기 홈을 파기 전에, 상기 반도체 기판의 표면에, 제1 열산화에 의해 형성된 제1 산화막, 반도체막 및 질화막을 이 순서로 형성하는 공정을 포함하고, 상기 제2 공정은, 상기 홈을 상기 반도체막의 표면까지 판 시점으로부터 나중에 제2 열산화를 실시함으로써, 상기 제1 산화막의 막 두께보다 두꺼운 산화 영역을 형성하는 공정을 포함하며, 상기 제3 공정은, 상기 절연막으로서 제2 산화막을 상기 반도체 기판의 표면측의 전면에 퇴적하여 형성하는 공정, 상기 절연막 중 상기 질화막의 표면보다 위쪽의 부분을 제거하는 공정, 및 상기 질화막 및 상기 반도체막을 제거하는 공정을 포함하며, 상기 산화 영역에 상기 절연체가 포함된다.
제3 발명에 따른 과제 해결 수단에서, 상기 제2 열산화는, 상기 홈을 상기 반도체막안까지 판 시점에서 행해진다.
도 1은 본 발명의 제1 실시예에서의 반도체 장치를 도시한 평면도.
도 2는 본 발명의 제1 실시예에서의 반도체 장치를 도시한 단면도.
도 3은 본 발명의 제1 실시예에서의 반도체 장치를 도시한 단면도.
도 4는 본 발명의 제1 실시예에서의 반도체 장치의 제조 방법을 도시한 도면.
도 5는 본 발명의 제1 실시예에서의 반도체 장치의 제조 방법을 도시한 도면.
도 6은 본 발명의 제1 실시예에서의 반도체 장치의 제조 방법을 도시한 도면.
도 7은 본 발명의 제1 실시예에서의 반도체 장치의 제조 방법을 도시한 도면.
도 8은 본 발명의 제1 실시예에서의 반도체 장치의 제조 방법을 도시한 도면.
도 9는 본 발명의 제1 실시예에서의 반도체 장치의 제조 방법을 도시한 도면.
도 10은 본 발명의 제1 실시예에서의 반도체 장치의 제조 방법을 도시한 도면.
도 11은 본 발명의 제1 실시예에서의 반도체 장치의 제조 방법을 도시한 도면.
도 12는 본 발명의 제2 실시예에서의 반도체 장치의 제조 방법을 도시한 도면.
도 13은 본 발명의 제2 실시예에서의 반도체 장치의 제조 방법을 도시한 도면.
도 14는 본 발명의 제2 실시예에서의 반도체 장치의 제조 방법을 도시한 도면.
도 15는 본 발명의 제2 실시예에서의 반도체 장치의 제조 방법을 도시한 도면.
도 16은 본 발명의 제2 실시예에서의 반도체 장치의 제조 방법을 도시한 도면.
도 17은 본 발명의 제2 실시예에서의 반도체 장치의 제조 방법을 도시한 도면.
도 18은 본 발명의 제2 실시예에서의 반도체 장치의 제조 방법을 도시한 도면.
도 19는 본 발명의 제2 실시예에서의 반도체 장치의 제조 방법을 도시한 도면.
도 20은 종래의 반도체 장치를 도시한 평면도.
도 21은 종래의 반도체 장치의 제조 방법을 도시한 도면.
도 22는 종래의 반도체 장치의 제조 방법을 도시한 도면.
도 23은 종래의 반도체 장치의 제조 방법을 도시한 도면.
도 24는 종래의 반도체 장치의 제조 방법을 도시한 도면.
도 25는 종래의 반도체 장치의 제조 방법을 도시한 도면.
도 26은 종래의 반도체 장치의 제조 방법을 도시한 도면.
도 27은 종래의 반도체 장치의 제조 방법을 도시한 도면.
도 28은 종래의 반도체 장치의 제조 방법을 도시한 도면.
도 29는 종래의 반도체 장치를 도시한 단면도.
도 30은 종래의 반도체 장치를 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 절연막
3 : 활성 영역
4 : 게이트 전극 배선
5 : 절연체
5a : 산화 영역
6 : 실리콘 산화막
7 : 반도체막
8 : 실리콘 질화막
9 : 홈
20 : 홈형 소자 분리 영역
제1 실시예
도 1은 본 발명의 제1 실시예에서의 반도체 장치를 도시한 평면도이며, 도 2 및 도 3은 각각 도 1의 절단선 Ⅱ-Ⅱ, Ⅲ-Ⅲ에서의 단면도이다. 도 1 내지 도 3에서, 도면 부호 20은 홈형 소자 분리 영역, 2는 실리콘 산화막(제2 산화막)인 절연막, 3은 활성 영역, 4는 홈형 소자 분리 영역(20) 및 활성 영역(3)에 걸쳐 형성된 게이트 전극 배선, 5는 활성 영역(3)의 외측 가장자리에 형성된 실리콘 산화막인 절연체, 9는 절연막(2)이 충전되어 있는 홈, 21은 게이트 산화막이다.
제1 실시예에서의 반도체 장치의 구성은 도 1 내지 도 3을 참조하여 설명하면 다음과 같다. 하나의 활성 영역(3)내에는, 하나의 MOS 트랜지스터가 형성되어 있다. 반도체 기판(1)은, 그 표면에 활성 영역(3)을 구획하는 홈이 설치되어 있다. 활성 영역(3)의 표면상의 외측 가장자리에는 절연체(5)가 형성되어 있다. 또한, 절연체(5)는 활성 영역(3)의 외측 가장자리를 덮는 프레임 부재이고, 반도체 기판(1)의 표면 위쪽으로 돌출되어 홈(9)의 내벽의 일부를 위쪽으로 연장시킨다. 홈(9)내에는 절연막(2)이 충전되어 있다. 활성 영역(3)의 중앙 부근의 표면에는 게이트 산화막(21)이 형성되어 있다. 홈형 소자 분리 영역(20) 및 게이트 산화막(21) 표면상에 걸쳐 게이트 전극 배선(4)이 형성되어 있다. 절연막(2)의 상면은 활성 영역(3)의 표면보다도 위쪽으로 높아진다.
절연체(5)의 단면은, 한 변이 절연막(2)과 접하는 부분이며, 이 한 변에 대향하는 각이 활성 영역(3)의 노출면 위에 있는 대략 삼각형상을 나타내며, 이 대략 삼각형의 다른 두 변은 절연막(2)측으로부터 활성 영역(3)측으로 원활하게 연장되어 있다. 즉, 절연체(5)의 단면은 버즈 비크 형상이다. 또한, 절연막(2)의 정부와 절연체(5)의 정부의 높이는 일치되어 있다.
제1 실시예에 따른 효과는 다음과 같다.
반도체 장치의 제조 공정에서, 절연막(2)은 CVD법을 사용한 퇴적에 의해 형성되며, 한편, 절연체(5)는 열산화에 의해 형성되어 있으므로, 절연체(5)의 에칭 속도는 절연막(2)의 에칭 속도보다 느리다. 따라서, 절연체(5)는 절연막(2)의 측벽이 에칭에 의해 제거되는 것을 방지한다.
종래에는, 도 29를 참조하여 설명하면, 절연막(2)의 측벽이 에칭에 의해 제거되므로, 홈형 소자 분리 영역(20)의 외측 가장자리에서, 활성 영역(3)의 표면보다 아래쪽으로 우묵해지는 함몰부(22)가 생긴다. 한편, 제1 실시예에서는, 도 2를 참조하여 설명하면, 절연막(2)의 측벽이 에칭에 의해 제거되는 것을 절연체(5)가 방지하므로, 함몰부(22)의 발생이 억제된다.
종래에는, 도 30을 참조하여 설명하면, 절연막(2)의 측벽이 에칭에 의해 제거되므로, 내벽 산화막(6a) 중의 활성 영역(3)과 홈형 소자 분리 영역(20)의 경계 근방의 막 두께는 얇다. 한편, 제1 실시예에서는, 도 3을 참조하여 설명하면, 함몰부(22)가 없고, 절연체(5)가 형성되어 있으므로, 종래의 내벽 산화막(6a) 중의 활성 영역(3)과 홈형 소자 분리 영역(20)의 경계 근방에 상당하는 위치의 부분의 막 두께는 두껍다. 전계는, 게이트 전극 배선(4) 및 활성 영역(3)간의 두께가 두꺼우면 강해지고, 얇으면 약해진다. 따라서, 제1 실시예에서는, 종래에 비해, 홈형 소자 분리 영역(20)을 통한 게이트 전극 배선(4) 및 활성 영역(3)간의 전계는, 절연체(5)가 두껍기 때문에 약해져서 게이트 산화막(21)의 단부 근처의 전계로의 영향이 적어진다. 따라서, 제1 실시예에서는, 트랜지스터의 임계값이 홈형 소자 분리 영역(20)을 통한 게이트 전극 배선(4) 및 활성 영역(3)간의 전계에 의해 낮아져 버리는 일이 억제된다.
또한, 이 절연체(5)의 단면의 형성에 의해, 반도체 기판(1), 절연막(2), 절연체(5)의 열팽창에 의해 생기는 반도체 기판(1) 및 절연체(5)간의 응력을 경감시킬 수 있다.
게다가, 절연막(2)의 정부와 절연체(5)의 정부가 일치되어 있으므로, 도 3에 도시된 바와 같이 게이트 전극 배선(4)은 홈(9)의 단부에서 단차를 느끼는 일 없이 설치된다.
제2 실시예
제2 실시예에서는, 제1 실시예에서 설명한 반도체 장치의 제조 방법을 도 4 내지 도 11을 참조하여 설명한다. 도 4 내지 도 11은 도 1의 절단선 Ⅱ-Ⅱ에서의 단면을 도시하고 있다.
우선, 반도체 기판(1)의 표면에, 제1 열산화에 의해 실리콘 산화막(6)(제1 산화막)을 5∼30 ㎚ 정도 형성하고, 다음에, 비단결정 실리콘막(다결정 실리콘막이나 비정질 실리콘막)인 반도체막(7)을 30∼100 ㎚ 정도 형성한 후, 실리콘 질화막(8)을 100∼300 ㎚ 정도 형성한다(도 4).
다음에, 이방성 에칭에 의해 반도체 기판(1)의 표면측으로부터 반도체 기판(1)내를 향하여 홈(9)을 파들어간다. 그리고, 홈(9)을 실리콘 산화막(6)의 표면까지 판 시점에서, 홈(9)을 파는 것을 일시적으로 멈춘다(도 5). 이 시점에서, 홈(9)의 내벽에 제2 열산화를 실시함으로써, 홈(9)에서의 반도체막(7)의 측벽, 실리콘 산화막(6) 및 반도체 기판(1) 중의 홈(9)의 바닥의 바로 아래에 있는 부분이 산화된 산화 영역(5a)을 형성한다(도 6).
다음에, 이방성 에칭에 의해 홈(9)을 파들어가는 것을 재개한다. 그리고, 홈(9)을 반도체 기판(1) 및 산화막(6)의 계면으로부터 반도체 기판(1)안까지의 깊이가 100∼500 ㎚ 정도의 위치까지 판다(도 7).
도 4∼도 7에 도시한 바와 같이, 반도체 기판(1)의 표면측으로부터 반도체 기판(1)안까지의 깊이의 홈(9)을 파서, 활성 영역(3)을 구획한다(제1 공정). 또한, 절연체(5)는, 활성 영역(3)의 외측 가장자리에, 반도체 기판(1)의 표면 위쪽으로 돌출되어 홈(9)의 내벽의 일부를 위쪽으로 연장시키는 절연체(5)를 형성한다(제2 공정). 산화 영역(5a)은 절연체(5)를 포함한다.
다음에, CVD법에 의해 반도체 기판(1)의 표면측의 전면에 절연막(2)으로서 실리콘 산화막을 퇴적하여 형성한다(제3 공정, 도 8).
다음에, 실리콘 질화막(8)을 스토퍼로 한 CMP법에 의해, 절연막(2) 중의 실리콘 질화막(8)의 표면보다 위쪽의 부분을 제거한다(도 9).
다음에, 열 인산을 사용한 에칭에 의해 실리콘 질화막(8)을 제거하고, 다음에, 드라이 에칭법에 의해 반도체막(7)을 제거한다. 이에 의해, 절연막(2) 중의 절연체(5)보다 위쪽으로 돌출되는 부분이 제거되지 않고 남는다(도 10).
다음에, 불화 수소산을 사용한 습식 에칭에 의해, 실리콘 산화막(6) 및 절연막(2) 중의 절연체(5)보다 위쪽으로 돌출되는 부분을 동시에 제거하여, 절연막(2) 및 절연체(5)를 포함하는 홈형 소자 분리가 형성된다(도 11).
도 9∼도 11에 도시한 바와 같이, 에칭을 이용하여, 홈(9)의 외측의 절연막(2), 실리콘 산화막(6), 반도체막(7)을 제거함으로써, 활성 영역(3)내의 반도체 기판(1)을 노출시킨다(제4 공정).
다음에, 게이트 산화막(21) 및 게이트 전극 배선(4)을 형성함으로써, 도 1∼도 3에 도시한 트랜지스터가 완성된다.
절연막(2)은 CVD법을 사용한 퇴적에 의해 형성된다. 절연체(5)는 제2 열산화에 의해 형성된다. 따라서, 절연체(5)의 에칭 속도는 절연막(2)의 에칭 속도보다 느리다.
제2 실시예에 의한 효과는 다음과 같다.
제2 실시예의 반도체 장치의 제조 방법을 사용함으로써, 상면이 활성 영역(3)의 표면보다 위쪽으로 높아져 있는 절연막(2)을 갖는 반도체 장치를 형성할 수 있다.
제2 실시예에서는, 도 10 및 도 11을 참조하여 설명하면, 불화 수소산을 사용한 습식 에칭에 의해, 실리콘 산화막(6)이 제거됨과 동시에 절연막(2) 중의 절연체(5)의 위쪽으로 돌출되는 부분이 제거된다. 절연체(5)의 에칭 속도는 절연막(2)의 에칭 속도보다 느리므로, 절연막(2) 중 절연체(5)로 포위된 측벽의 부분은 제거되지 않는다. 따라서, 종래 기술에서 설명한 함몰부(22)의 발생이 억제된다.
또한, 함몰부(22)의 발생이 억제됨으로써, 종래 기술에서 설명한 활성 영역(3) 및 게이트 전극 배선(4)이 접근되거나, 활성 영역(3) 및 게이트 전극 배선(4)이 단락되거나 하는 것이 억제된다.
또한, 반도체막(7)의 막 두께를 실리콘 산화막(6)의 막 두께보다 두껍게 함으로써, 실리콘 산화막(6)으로부터 절연체(5)의 상부까지의 높이가 실리콘 산화막(6)의 막 두께보다 길어진다. 따라서, 도 10 및 도 11에서, 실리콘 산화막(6) 전체가 제거될 때 까지는 절연체(5) 전체가 제거되어 버리는 것을 방지할 수 있다.
또한, 도 5에 도시된 구조를 얻어 제2 열산화를 실시하므로, 실리콘 산화막(6)과 반도체막(7)의 계면에서 산화가 빠르게 진행하며, 단면이 절연막(2)측으로부터 활성 영역(3)측으로 원활하게 연장되어 있는 형상인 절연체(5)를 형성할 수 있다.
다음에, 도 5 및 도 6에서, 제2 열산화를 행하는 방법으로서, 내부가 1,000℃ 이상의 산화 분위기인 전기 로(爐)내에 반도체 기판(1)을 재치(載置)하여, 장시간 산화하는 방법과, 산화 분위기중에서 램프 어닐 장치 등의 순시(瞬時) 온도 가열 장치를 사용하여 순시적으로 산화하는 방법이 있다. 전자를 사용하여 제2 열산화를 행하면, 반도체 기판(1), 절연막(2), 산화 영역(5a)의 열팽창에 의해 생기는 반도체 기판(1) 및 절연체(5)간의 응력이 급격히 발생하는 것을 방지할 수 있으므로, 반도체 기판(1) 및 산화 영역(5a) 근방에 생기는 결정 결함 등의 발생을 억제할 수 있다. 또한, 후자를 사용하여 제2 열산화를 행하면, 실리콘 산화막(6)과 반도체막(7)의 계면에서 진행되는 산화에 허용되는 시간이 단축되며, 반도체 기판(1)의 표면 방향의 절연체(5), 즉, 버즈 비크의 성장을 억제할 수 있다. 따라서, 도 6에 도시한 반도체 기판(1)의 표면 방향의 절연체(5)의 길이(L1)가 단축되도록, 버즈 비크의 성장을 억제하면, 활성 영역(3)의 면적을 크게 할 수 있다.
또한, 종래에는, 도 26 및 도 27을 참조하여 설명하면, 절연막(2a)의 일부를 절연막(2)의 측벽으로서 남기기 위해 이방성 에칭을 사용하고 있다. 이 이방성 에칭을 사용하면, 막 두께가 얇은 실리콘 산화막(6)을 통해 반도체 기판(1)내에 이물질이 혼입되거나, 반도체 기판(1)의 표면이 에칭되거나 하는 손상이 생긴다. 한편, 제2 실시예에서는, 도 6∼도 11에 도시된 바와 같이, 절연막(2)의 측벽으로서 절연체(5)를 얻기 위해 이방성 에칭을 사용할 필요가 없다. 또한, 반도체막(7)을 에칭할 때에도 이방성 에칭은 필요없다. 따라서, 제2 실시예에서는, 반도체 기판(1)에 상술한 손상이 생기지 않는다.
그리고, 절연막(2)의 상면은 활성 영역(3)의 표면보다 위쪽으로 높아져 있으므로, 예를 들면 도 11에 도시한 구조를 얻은 후에 에칭이 실시되는 경우를 고려하면, 절연막(2)이 에칭되어, 절연막(2)의 상면이 활성 영역(3)의 표면보다 아래쪽으로 우묵해지는 것이 억제된다.
제3 실시예
제1 및 제2 실시예에서, 절연체(5)는 활성 영역(3)의 외측 가장자리를 덮는다. 따라서, 절연체(5)만큼 활성 영역(3)의 면적이 작아진다. 또한, 제2 실시예에서 설명한 바와 같이, 램프 어닐 장치 등의 순시 고온 가열 장치를 이용하여 비교적 짧은 시간에 산화하는 방법을 사용하여, 버즈 비크의 성장을 제어하면, 활성 영역(3)의 면적을 크게할 수 있으나, 이 방법은, 순시적으로 반도체 기판(1)이 고온에 도달하므로, 반도체 기판(1) 및 절연체(5)간의 응력이 급격히 발생할 가능성이 있다.
그래서, 제3 실시예에서는, 제2 열산화에서 램프 어닐 장치 등의 순시 고온 가열 장치를 사용하여 비교적 짧은 시간에 산화하는 방법을 이용하지 않아도, 버즈 비크의 성장을 억제할 수 있는 반도체 장치의 제조 방법을 도 12∼도 19를 참조하여 설명한다.
도 12∼도 19는 각각 도 4∼도 11에 대응하며, 제3 실시예의 반도체 장치의 제조 방법은 제2 실시예의 방법과 주로 동일하다. 상이한 점은 다음과 같다. 제2 실시예와 마찬가지로 도 12에 도시된 구조에 대해 이방성 에칭에 의해 반도체 기판(1)의 표면측으로부터 반도체 기판(1)내를 향하여 홈(9)을 파들어간다. 그리고, 홈(9)을 반도체막(7)안까지 판 시점에서, 홈(9)을 파는 것을 일시적으로 멈춘다(도 13). 이 시점에서, 홈(9)내의 내벽에 제2 열산화를 실시함으로써, 홈(9)에서의 오목부를 나타내는 반도체막(7), 실리콘 산화막(6) 및 반도체 기판(1) 중의 홈(9)의 바닥의 바로 아래에 있는 부분이 산화된 산화 영역(5a)을 형성한다(도 14).
도 14에서의 버즈 비크의 길이를 L2라고 하면, L2는 도 6에 도시한 L1보다 짧아진다. 그 이유는, 산화는 산화종(酸化種)이 공급되지 않으면 생기지 않지만, 산화 영역(5a)이 형성되는 과정에서, 우선, 반도체막(7) 중의 홈(9)의 바닥의 바로 아래에 있는 부분이 산화되어 산화 영역(5a)의 일부가 되므로, 산화종이 실리콘 산화막(6)에 공급될 때까지는 시간이 걸린다. 이에 의해, 실리콘 산화막(6)과 반도체막(7)과의 계면을 따른 산화가 진행되지 않으므로, 버즈 비크의 성장이 지연되기 때문이다.
제3 실시예에 따른 효과는 다음과 같다.
램프 어닐 장치 등의 순시 고온 가열 장치를 사용하여 순시적으로 산화하는 방법을 사용하지 않아도, 홈(9)을 반도체막(7)안까지 판 시점에서, 열산화를 실시함으로써, 버즈 비크의 길이를 단축할 수 있으며, 활성 영역(3)의 면적을 크게 할 수 있다.
변형예
제2 실시예에서는 홈(9)을 실리콘 산화막(6)의 표면까지 판 시점에서 제2 열산화를 실시하는 경우를 설명하였으나, 도 5에서 홈(9)을 반도체막(7)의 표면까지 판 시점으로부터 도 11에서 설명한 불화 수소산을 사용한 습식 에칭을 개시하기 직전의 시점까지는 제2 열산화를 실시해도 좋다. 예를 들면, 도 7에 도시한 바와 같이 반도체 기판(1)에 도달하는 깊이까지 홈(9)을 판 시점, 도 8에 도시한 바와 같이 CVD법에 의해 반도체 기판(1)의 표면측의 전면에 절연막(2)을 퇴적하여 형성한 시점, 도 9에 도시한 바와 같이 절연막(2) 중의 실리콘 산화막(8)의 표면보다 위쪽의 부분과 홈(9)내의 일부를 제거한 시점에 제2 열산화를 실시해도, 산화 영역(5a)을 형성할 수 있다.
또한, 제2 열산화를 복수의 열산화로 나누어 행해도 좋다. 예를 들면, 제2 실시예에서 설명한 바와 같이, 홈(9)을 실리콘 산화막(6)의 표면까지 판 시점에서 열산화를 실시하고, 도 7에 도시한 바와 같은 깊이까지 홈(9)을 판 시점에서 다시 열산화를 실시함으로써, 산화 영역(5a)의 두께를 5∼50 ㎚ 더 증가시켜도 좋다.
제1 발명에 따르면, 절연벽의 정부의 에칭을 개시하기 전까지는, 활성 영역의 외측 가장자리에, 반도체 기판의 표면 위쪽으로 돌출되어, 홈의 내벽의 일부를 구성하며, 에칭 속도가 절연막의 에칭 속도보다 느린 절연체를 형성해 둠으로써, 절연막의 측벽이 에칭에 의해 제거되는 것을 방지할 수 있으며, 절연막이 반도체 기판의 표면보다 아래쪽으로 우묵해지는 함몰부의 발생이 억제되는 효과를 달성한다.
제2 발명에 따르면, 홈을 파기 전에, 반도체 기판의 표면에, 제1 산화막, 반도체막 및 질화막을 형성해 둔다. 다음에, 홈을 반도체막의 표면까지 판 시점으로부터 에칭을 개시하기 전까지는 제2 열산화를 실시함으로써, 제1 산화막의 막 두께보다 두꺼운 산화 영역이 홈의 내벽, 즉 활성 영역의 외측 가장자리를 포함하는 영역에 형성된다. 또한, 질화막 및 반도체막을 제거한 후에 있어서, 제1 산화막 및 제2 산화막은, 노출되어 있으므로 에칭에 의해 동시에 제거된다. 또한, 절연막은 퇴적에 의해 형성되며, 산화 영역은 제2 열산화에 의해 형성되므로, 산화 영역의 에칭 속도는 절연막의 에칭 속도보다 느리다. 따라서, 에칭에 의해, 절연막 중의 산화 영역으로부터 위쪽으로 돌출되는 부분 전체를 제거할 때 까지는, 산화 영역이 절연체로서 남는 것이 가능해지며, 절연막의 측벽이 에칭에 의해 제거되는 것을 방지할 수 있다는 효과를 달성한다.
제3 발명에 따르면, 홈을 반도체막안까지 판 시점에서 행해짐으로써, 우선, 반도체 막 중의 홈의 바닥의 바로 아래에 있는 부분이 산화되어 산화 영역의 일부가 되므로, 산화종이 제1 산화막에 공급될 때까지는 시간이 걸린다. 이에 의해, 산화가 진행되지 않으므로, 반도체 기판의 표면 방향의 절연체의 길이가 짧아지며, 활성 영역의 면적을 크게할 수 있는 효과를 달성한다.
Claims (3)
- 반도체 기판의 표면측으로부터 상기 반도체 기판내에 저부를 갖는 홈을 파서 활성 영역을 구획하는 제1 공정,상기 활성 영역의 외측 가장자리에, 상기 반도체 기판의 표면 위쪽으로 돌출되어 상기 홈의 내벽의 일부를 위쪽으로 연장시키는 절연체를 형성하는 제2 공정,상기 반도체의 표면측에서 적어도 상기 홈을 매워 상기 홈으로부터 돌출되는 절연막을 형성하는 제3 공정, 및상기 제2 공정 후에 행해지며, 상기 절연막의 정부(頂部)를 에칭하여 제거하는 제4 공정을 포함하며,상기 절연막과 비교하여 상기 절연체의 상기 제4 공정에서의 에칭의 속도가 느린 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제1 공정은,상기 홈을 파기 전에, 상기 반도체 기판의 표면에, 제1 열산화에 의해 형성된 제1 산화막, 반도체막 및 질화막을 이 순서로 형성하는 공정을 포함하고,상기 제2 공정은,상기 홈을 상기 반도체막의 표면까지 판 시점으로부터 나중에 제2 열산화를 실시함으로써, 상기 제1 산화막의 막 두께보다 두꺼운 산화 영역을 형성하는 공정을 포함하며,상기 제3 공정은,상기 절연막으로서 제2 산화막을 상기 반도체 기판의 표면측의 전면에 퇴적하여 형성하는 공정,상기 절연막 중 상기 질화막의 표면보다 위쪽의 부분을 제거하는 공정, 및상기 질화막 및 상기 반도체막을 제거하는 공정을 포함하며,상기 산화 영역에 상기 절연체가 포함되는 반도체 장치의 제조 방법.
- 제2항에 있어서, 상기 제2 열산화는 상기 홈을 상기 반도체막안까지 판 시점에서 행해지는 반도체 장치의 제조 방법.
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