KR100258380B1 - 반도체 장치 - Google Patents
반도체 장치 Download PDFInfo
- Publication number
- KR100258380B1 KR100258380B1 KR1019980006906A KR19980006906A KR100258380B1 KR 100258380 B1 KR100258380 B1 KR 100258380B1 KR 1019980006906 A KR1019980006906 A KR 1019980006906A KR 19980006906 A KR19980006906 A KR 19980006906A KR 100258380 B1 KR100258380 B1 KR 100258380B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- wiring
- trench
- adhesion
- cap
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000010410 layer Substances 0.000 claims description 274
- 238000000034 method Methods 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 20
- 239000012790 adhesive layer Substances 0.000 claims description 2
- 239000000853 adhesive Substances 0.000 claims 2
- 230000001070 adhesive effect Effects 0.000 claims 2
- 238000006243 chemical reaction Methods 0.000 description 15
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 230000004048 modification Effects 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910016570 AlCu Inorganic materials 0.000 description 1
- 229910017945 Cu—Ti Inorganic materials 0.000 description 1
- 229910017985 Cu—Zr Inorganic materials 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76865—Selective removal of parts of the layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76858—After-treatment introducing at least one additional element into the layer by diffusing alloying elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
절연층1에 설정된 트렌치2내에 기초층3을 개재하여 Cu배선층4을 형성하고, 이 Cu배선층4위에 밀착층5을 형성한다. 이 밀착층5 위에 캡층6을 형성함으로써, 절연층에 형성된 트렌치내에 매립되는 Cu배선상에 형성되는 캡층의 박리를 억제할 수가 있다.
Description
본 발명은 반도체 장치에 관계되는 것이고, 특히, 절연층에 형성된 트렌치내에 매립되며, Cu를 포함하는 재질에 의해 구성되는 배선층을 가지는 반도체 장치에 관한 것이다.
반도체 장치의 고집적화 및 고속화에 대한 요구는 점점 더 높아지고 있고, 이러한 고집적화 및 고속화에 대응하기 위해서, 배선재료에 대해서도 여러가지의 검토가 이루어지고 있다. 특히, 배선폭이 0.15㎛ 정도이하인 세대에서는, 배선재료로서 사용할 수 있는 것이 매우 한정되어 온 것으로 생각된다. 이러한 재료중에서, 최근 Cu를 배선재료로서 이용하는 일이 제안되고 있다.
도 14에는, Cu를 배선재료로서 사용하는 경우의 배선구조의 일례가 표시되어 있다. 이 도 14에 표시되는 배선구조는, 소위 「대머신(Damascene)방식」이라고 불리우는 방식을 사용한 배선프로세스에 의해 형성된 것이다. 대머신방식에 대해서는, 예를들면, 월간 Semiconductor world 1995. 12「대머신방식을 이용한 배선프로세스」등에 기재되어 있다.
도 14에 표시된 바와 같이, 절연층1에는 트렌치2가 형성되어 있고, 이 트렌치2내에 기초층3을 개재하여 Cu배선층4이 형성된다. 이 Cu배선층4의 상면을 덮도록 캡층6이 형성되어 있다. 이 캡층6은, 예를 들면 TiWN등에 의해 구성되고, Cu배선층4의 상면의 산화를 억제하는 기능을 가진다. 이러한 캡층6을 가짐으로써 Cu배선층4의 상면의 산화가 효과적으로 억제되고, Cu배선층4의 저항상승등의 특성열화를 효과적으로 억제하는 일이 가능해진다.
이와 같이 캡층6을 형성하는 것에 대해서는, 예를 들면, 신학기보(信學技報) TECH NICAL REPORT OF IEICE. SDM96-169(1996-12)「TiWN으로 씌운 대머신 Cu배선」등에 기재되어 있다.
다음에, 도 15∼도 18을 사용하여, 도 14에 표시되는 배선구조의 제조방법에 관해서 설명한다. 도 15∼도 18은, 도 14에 표시되는 배선구조의 제조공정의 제 1공정∼제4공정을 나타내는 단면도이다.
도 15를 참조하여, 사진제판기술 및 에칭기술등을 사용하여 절연층1에 트렌치2를 형성한다. 다음에, 도 16에 표시된 바와 같이, CVD(Chemical Vapor Deposition)법등을 이용해서 TiN층3a을 형성하고, 이 TiN층3a위에 스패터링법등을 사용하여 Cu층4a을 형성한다.
다음에, 상기한 Cu층4a과 TiN층3a에 CMP(Chemical Mechanical Polishing)처리를 시행한다. 그것에 의하여, 절연층1의 표면을 노출시킴과 동시에 트렌치2내에만 Cu 층을 남긴다. 그 결과, 도 17에 표시된 바와 같이, 트렌치2내에 기초층3과 Cu배선층4이 각각 형성된다.
다음에, 도 18에 표시된 바와 같이, 스패터링법등을 사용하여, TiWN층 6a을 형성한다. 그리고, 이 TiWN층6a에 CMP 처리를 시행한다. 이상의 공정을 거쳐서, 도 14에 표시되는 배선구조를 얻을 수 있게 된다.
상기한 바와 같이 캡층6a을 형성함으로써 Cu배선층4의 상면의 산화를 억제하는 것이 가능해지지만, 본원의 발명자가 도 14에 표시되는 배선구조를 시작한 바, 상기한 캡층6과 Cu배선층4의 계면에서 박리가 생기는 경우가 있는 것을 확인하였다. 이 박리의 하나의 요인으로서, Cu 배선층4과 캡층6의 밀착강도가 약하다는 것을 생각할 수 있다. 또한, 본원의 발명자는, 상기한 박리가 캡층6의 둘레에서 생기기 쉬운 것도 확인하였다. 이에 의해 캡층6의 둘레부분에서 어떠한 응력이 집중하여, 이 응력집중도 상기한 박리의 한가지 원인이 될 수 있는 것으로 생각된다.
캡층6과 Cu 배선층4의 계면에서 상기한 바와 같은 박리가 생기는 것에 의해, Cu배선층4의 상면이 산화되고, Cu배선층4의 저항상승등의 특성열화가 염려된다. 그리고, 이러한 Cu배선층4의 특성열화에 의해, 수율의 저하나 배선수명의 저하를 초래하게 된다.
본 발명은 상기와 같은 과제를 해결하기 위해 이루어진 것이다. 본 발명의 목적은 Cu배선층4의 표면으로부터의 박리를 억제하는 데에 있다.
본 발명에 관계되는 반도체 장치는, 하나의 국면에서는 절연층과, 배선층과, 밀착층과, 캡층을 구비한다. 절연층에는 트렌치가 형성되고, 이 트렌치내에 기초층을 개재해서 배선층이 매립된다. 이 배선층은 Cu를 포함하는 재질에 의해 구성된다. 밀착층은 배선층을 덮도록 트렌치내에 형성되고, 캡층은 밀착층을 덮도록 트렌치내에 형성된다. 여기에서 상기의 기초층은, 절연층의 가운데에의 배선층재료의 확산방지기능 및 배선층과 절연층의 밀착층으로서의 기능을 가진다. 또, 밀착층은 배선층과 캡층의 쌍방의 밀착강도가 크고, 양자를 굳게 접속하는 기능을 가진다. 또, 캡층은, 내산화성을 가지고, 배선층이 산화되는 것을 억제하는 기능을 가진다.
또한 상기의 밀착층은, 바람직하게는 캡층과의 밀착강도가 배선층과 캡층의 밀착강도보다도 크고, 또 산화물의 성장속도가 배선층에서의 그것보다도 작은 재질에 의해 구성된다.
또, 상기한 캡층과 배선층의 사이에, 밀착층과 배선층을 반응시킴으로써 반응층을 형성하는 것이 바람직하다.
또, 상기와 같이 반응층을 형성하는 경우에는, 배선층상에 위치하는 밀착층을 모두 반응층으로 변환해도 된다.
본 발명에 관계되는 반도체 장치는, 다른 국면에서는 절연층과 배선층과 캡층을 구비한다. 절연층에는 트렌치가 형성되고, 이 트렌치내에 기초층을 개재해서 배선층이 매립된다. 이 배선층은 Cu를 포함하는 재질에 의해 구성된다. 캡층은 배선층을 덮도록 트렌치내에 형성된다. 그리고 트렌치의 측벽상단 코너부에는, 이 코너부를 둥글게 하는 처리가 실시된다. 예를 들면, 상기 절연층이 실리콘산화막에 의해 구성되는 경우에는, 트렌치가 형성된 후의 절연층에 불산계를 이용한 라이트에칭처리를 실시한다. 이러한 처리가 실시됨으로써, 트렌치 측벽상단 코너부는 둥글게 되고, 이 둥글게 된 트렌치의 측벽상단 코너부위에 상기한 캡층의 둘레부분이 연재된다.
또, 상기한 트렌치의 측벽상단코너부는, 2∼20nm의 곡율반경을 가지는 곡면에 의해 구성되는 것이 바람직하다. 이 때, 상기한 바와 같이 2∼20nm 범위내의 것이면, 다른 곡율반경을 가지는 곡면을 연결함으로써 트렌치의 측벽상단 코너부가 구성되어도 된다.
도 1은 본 발명의 실시의 형태 1에서의 반도체 장치의 배선구조를 나타내는 단면도.
도 2∼도 6은 도 1에 표시되는 배선구조 제조공정의 제 1∼제5 공정을 나타내는 단면도.
도 7은 본 발명의 실시의 형태 1에서의 배선구조가 적용된 반도체 장치(DRAM)의 부분단면도.
도 8은 본 발명의 실시의 형태 2에서의 반도체 장치의 배선구조를 나타내는 단면도.
도 9는 도 8에 표시되는 배선구조의 변형예를 나타내는 단면도.
도 10은 본 발명의 실시의 형태 3에서의 반도체 장치의 배선구조를 나타내는 단면도.
도 11a는 도 10에 표시되는 배선구조의 제조공정의 제 1공정을 나타내는 단면도.
도 11b는 도 11a에서의 트렌치의 측벽상단코너부를 확대한 도면.
도 12는 도 10에 표시되는 배선구조 제조공정의 제 2공정을 나타내는 단면도.
도 13은 도 10에 표시되는 배선구조의 변형예를 나타내는 단면도.
도 14는 종래의 반도체 장치에서의 배선구조의 일례를 나타내는 단면도.
도 15∼도 18은 도 14에 표시되는 배선구조 제조공정의 제 1공정을 나타내는 단면도.
<도면의 주요부분에 대한 부호의 설명>
1,12a,12b : 절연층 2,11a,11b,23 : 트렌치
2a : 측벽상단코너부 3,19 : 기초층
3a : TiN층 4,20 : Cu배선층
4a : Cu층 5,21 : 밀착층
5a : Ti층 6,22 : 캡층
6a : TiWN층 7 : 리세스부
8 : 반응층
이하, 도 1∼도 11을 이용하여 본 발명의 실시의 형태에 관해서 설명한다.
(실시의 형태 1)
먼저, 도 1∼도 7을 이용하여 본 발명의 실시의 형태 1에 관해서 설명한다. 도 1은 본 발명의 실시의 형태 1에서의 배선구조를 나타내는 단면도이다.
도 1을 참조해서, 실리콘산화막등으로 된 절연층1에는 트렌치2가 형성되어 있다. 트렌치2의 개구폭W은 예를 들면 0.18㎛정도이고, 트렌치2의 깊이D는 0.3㎛ 정도이다. 또, 트렌치2의 아스펙트비율은 1∼1.5정도라도 된다.
트렌치2내에는 예를 들면, TiN등으로 된 기초층3이 형성된다. 이 기초층3의 두께 t1는, 예를 들면, 10nm정도이다. 이 기초층3 위에는 Cu배선층4이 형성된다. 이 Cu배선층4의 두께 t2는 예를 들면 200nm정도이다. 또, Cu 배선층4의 대신에 Cu-Zr, Cu-Ti, Cu-A1등을 사용하는 것도 가능하다.
Cu배선층4 및 기초층3을 덮도록 밀착층5이 형성된다. 이 밀착층5은, 밀착층5 위에 형성되는 캡층6과, Cu배선층4의 밀착강도를 높이기 위해 형성되는 것이고, 밀착층5과 Cu배선층4의 밀착강도가 Cu배선층4과 캡층6의 밀착강도보다도 크고, 또 산화물의 성장속도가 Cu배선층4에서의 그것보다도 작은 재질에 의해 구성되는 것이 바람직하다. 그것에 의해, Cu 배선층4과 캡층6의 접속강도를 종래 예보다도 높이는 것이 가능해짐과 동시에, Cu배선층4의 상면이 산화되는 것도 효과적으로 억제하는 것이 가능해진다.
상기한 밀착층5의 재질로서는, Ti, TiN, Cr, A1, AlCu, AlSiCu 등을 들 수가 있다. 또한, 이 밀착층5의 두께 t3는, 3∼50 nm 정도인 것이 바람직하다. 이러한 두께로 함으로써, 상술한 바와 같은 효과를 기대할 수 있다.
캡층6은, 이 경우에 TiWN에 의해 구성된다. 이 캡층6은, 도 1에 표시된 바와 같이, 밀착층5을 덮도록 트렌치2내에 매립된다. 또한, 이 캡층6의 두께 t4는, 예를들면 30 nm∼77 nm 정도이다. 이러한 두께로 함으로서 캡층6의 내산화성을 확보하는 일이 가능해진다.
상기한 바와 같은 밀착층5을 형성함으로써, 캡층6의 박리를 효과적으로 억제하는 것이 가능해질 것으로 생각된다. 본원의 발명자는 이것을 입증하기 위해, 밀착층5을 형성한 경우에 캡층6의 박리가 생기는가 아닌가의 평가를 행하였다. 그 평가결과가 표 1에 표시되어 있다. 또, 표 1에서는, 밀착층5으로서 Ti층을 형성한 경우가 표시되고 있다.
구조 | CMP시의 TiWN 층에 대한 스토레스 | |
스토레스大(연마레이트大:약400nm/min.) | 스토레스 小(연마레이트小:약100nm/min.) | |
Tin/Cu/TiWN | 배선엣지부에서박리 | 배선엣지부에서부분적인박리있음 |
TiN/Cu/TiWN | 박리없음 | 박리없음 |
TiN/Cu/Ti/TiWN(열처리 있음) | 박리없음 | 박리없음 |
표 1에 표시된 바와 같이, 밀착층5으로서 기능하는 Ti층을 형성한 경우에는, CMP 뒤의 캡층(TiWN층)에 대한 스트레스의 대소에 관계 없이 박리가 생기고 있지 않은 것을 알 수 있다. 이에 의해 밀착층5을 형성함으로서 캡층6의 박리를 효과적으로 억제하는 것이 가능해질 것으로 생각된다. 또, 밀착층5으로서 Ti층 이외의 상기 재질을 사용한 경우에도 같은 결과를 얻을 수 있을 것으로 추측 관찰된다. 또, 표 1에는, 밀착층5을 형성한 뒤에 열처리를 시행한 것에 관해서도 기재되어 있지만, 이것에 대해서는 후술하기로 한다.
다음에 도 2∼도 6을 이용하여, 도 1에 표시되는 배선구조의 제조방법에 관해서 설명 한다. 도 2∼도 6은 도 1에 표시되는 배선구조 제조공정의 제 1공정∼제5공정을 나타내는 단면도이다.
도 2를 참조하여, 예를 들면 사진제판기술과 드라이에칭기술을 사용하여, 트렌치2를 형성한다. 이 트렌치2의 치수에 관해서는 상술한 바와 같다.
다음에, 예를 들면 CVD법등을 사용하여, 트렌치2내에서 절연층1위에 연재하는 바와 같이 10nm정도의 두께에 TiN 층3a을 형성한다. 이 TiN 층3a위에, CVD법 또는 스패터링법을 사용하여, 400nm정도 두께의 Cu층4a을 형성한다.
다음에, 상기한 Cu층4a과 TiN층3a에 CMP처리를 시행한다. 이 CMP 처리는, 예를 들면 알루미나베이스의 슬러리를 사용하여 행해도 된다. 그리고, 절연층1의 주표면이 노출할 때까지 CMP 처리를 행한다. 그 결과, 도 4에 표시된 바와 같이, Cu배선층4과 기초층3이 형성됨과 동시에, 이들의 위에 리세스부7가 형성된다. 이 리세스부7의 깊이D1는, 후 공정에서 형성되는 밀착층5과 캡층6의 두께의 합이 되도록 선정되고, 이 경우라면, 예를들면 80nm 정도이다. 또, 리세스부7의 깊이D1는 50∼80 nm 정도로 비교적 작은 값으로 설정되는 것이 바람직하다. 그것에 의해 Cu배선층4의 단면적의 감소를 억제할 수 있고, 배선저항의 상승을 억제할 수 있다.
다음에, 도 5에 표시된 바와 같이, 예를들면 스패터링법등을 사용하여, 200nm 정도의 두께로 Ti층5a을 형성한다. 그리고, 이 Ti층5a에 CMP처리를 실시한다.
그것에 의해, 도 6에 표시된 바와 같이, 트렌치2내에 매립할 수 있도록 밀착층5을 형성하는 것이 가능해진다. 다음에, 다시 스패터링법등을 사용하여, TiWN층6a을 200 nm 정도의 두께로 형성한다. 그리고, 이 TiWN층61a에도 CMP처리를 시행한다. 이 경우에도, 알루미나베이스의 슬러리를 사용한 CMP처리를 행해도 된다. 이상의 공정을 거쳐서 도 1에 표시되는 배선구조를 얻을 수 있게 된다.
또, 상기한 Ti층5a과 TiWN층6a을 순차 형성하여, 이들 적층구조에 CMP 처리를 시행하는 것이라도 상관없다.
다음에, 도 7을 사용하여, 본 실시의 형태 1에서의 배선구조의 적용예에 관해서 설명한다. 도 7은, 상기한 실시의 형태1에서의 배선구조가 적용된 반도체 장치의 일례를 나타내는 단면도이다. 구체적으로는, 상기한 실시의 형태 1의 배선구조가 적용된 DRAM(Dynamic Random Access memory)의 일부가 도 7에 표시되어 있다.
도 7을 참조하여, 실리콘 기판10의 주표면에는 채널영역을 규정하는 바와 같이 불순물확산영역14a,14b가 형성된다. 이 불순물확산영역14a,l4b의 양측에는 트렌치11a,11b가 형성된다. 트렌치11a,11b내에는 절연층12a,12b를 개재하여 폴리실리콘층13a,13b가 각각 형성된다.
상기한 채널영역위에는 게이트절연층15을 개재하여 게이트전극16이 형성된다. 이 게이트전극16을 덮도록 실리콘 기판10의 주표면위에는 실리콘산화물등으로 된 층간절연층18a이 형성된다. 이 층간절연층18a에는, 불순물확산영역14a,14b에 도달하도록 콘택홀11c,11d이 형성된다. 콘택홀11c,11d내에는 W등으로 된 플러그전극17a,17b가 형성된다.
층간절연층18a을 덮도록 층간절연층18b이 형성된다. 이 층간절연층18b에는 트렌치23가 형성되고, 이 트렌치23내에는 TiN등으로 된 기초층19이 형성된다. 이 기초층19위에는 Cu배선층20이 형성되고, 이 Cu배선층20 위에는 밀착층21이 형성된다. 그리고, 이 밀착층21 위에는, TiWN으로 된 캡층22이 형성된다. 캡층22을 덮도록 층간절연층18b 위에는 층간절연층18c이 형성된다. 또, 이 층간절연층18c 내에도 Cu배선층이 형성되어도 되지만, 그 도시와 설명은 생략한다.
(실시의 형태 2)
다음에, 도 8과 도 9를 사용하여, 본 발명의 실시의 형태 2에 관해서 설명한다.
도 8은 본 발명의 실시의 형태 2에서의 배선구조를 나타내는 단면도이다. 도 9는 도 8에 표시되는 배선구조의 변형예를 나타내는 단면도이다.
도 8을 참조하여 본 실시의 형태 2에서는, 밀착층5과 Cu배선층4의 사이에 반응층8이 형성되어 있다. 이 반응층8이란 Cu배선층4과 밀착층5을 구성하는 원소의 상호확산에 의해 형성된 층이며, 이러한 반응층8을 형성함으써 상기한 실시의 형태 l의 경우보다도 더 밀착층5과 Cu배선층4의 접속강도를 높이는 일이 가능해진다. 그 결과, 캡층6의 박리를 상기한 실시의 형태 1의 경우보다도 더 효과적으로 억제하는 것이 가능해진다.
상기한 반응층8의 형성방법으로서는, 밀착층5이 예를들면 Ti에 의해 구성되는 경우에는, 200℃∼400℃ 정도의 온도에서, 진공 또는 불활성가스 분위기내에서의 30분정도의 열처리를 함으로써 형성이 가능하다.
다음에, 도 9를 사용하여 도 8에 표시되는 배선구조의 변형예에 관해서 설명한다. 도 9를 참조하여, 본 변형예에서는 밀착층5을 형성한 뒤에 시행되는 상기한 열처리에 의해, Cu배선층4 위에 위치하는 밀착층5이 전부 반응층8으로 변환되어 있다. 이 경우에도 상기한 경우와 마찬가지로, 실시의 형태 1의 경우보다도 더 효과적으로 캡층6의 박리를 억제하는 일이 가능해진다. 또, 본 변형예에서는 Cu배선층4 위에 위치하는 밀착층5을 전부 반응층8으로 변환할 필요가 있기 때문에, 밀착층5의 두께에 따른 적절한 열처리조건이 선택된다.
(실시의 형태 3)
다음에, 도 10∼도 13을 사용하여 본 발명의 실시의 형태 3와 그 변형예에 대해서 설명한다. 도 10은 본 발명의 실시의 형태 3에서의 배선구조를 나타내는 단면도이다.
도 10을 참조하여, 본 실시의 형태 3에서는, 트렌치2의 측벽상단코너부2a가 둥그렇게 되고, 이러한 둥그렇게 된 트렌치2의 측벽상단 코너부2a 위에 연재하도록 캡층6이 형성되어 있다. 종래 예의 문제점으로서 이미 지적한 바와 같이, 캡층6의 둘레부분에서 박리가 생기기 쉽다고 하는 관찰결과가 얻어져서, 이것으로 캡층6의 둘레부분에서 어떠한 응력집중이 생기기 쉬운것이 아닌가라고 추측관찰된다.
그래서, 본원의 발명자는 캡층6의 둘레부분에서의 응력집중을 완화하기 위해서, 도 10에 표시된 바와 같이, 트렌치2의 측벽상단코너부2a를 둥그렇게 하고, 이 위에 캡층6의 둘레부분을 연재시키도록 하였다. 그에 의해, 캡층6의 둘레부분과 절연층1과의 접촉면적을 종래보다도 증대시킬 수가 있고, 그에 의해 응력집중을 완화하는 것이 가능해진다고 생각된다. 그 결과, 종래예에서 문제점으로 되어 있던 캡층6의 박리를 효과적으로 억제하는 일이 가능해진다고 생각된다.
다음에, 도 11∼도 12를 사용하여, 본 실시의 형태 3에서의 배선구조의 제조방법에 대해서 설명한다. 도 11∼도 12는, 본 실시의 형태 3에서의 배선구조 제조공정의 제 1공정∼제 2공정을 나타내는 단면도이다.
도 11a를 참조하여, 상기한 실시의 형태 1의 경우와 같은 공정을 거쳐서 트렌치2를 형성한 뒤, 트렌치2의 측벽상단코너부2a를 둥글게 하는 처리를 시행한다.
예를 들면, 절연층1이 실리콘산화막인 경우에는, 플루오르화 수소산계를 사용한 라이트에칭을 행한다. 그에 의해, 트렌치2의 측벽상단코너부2a가 엣지효과에 의해 둥글게 된다.
도 11b에는, 트렌치2의 측벽상단 코너부2a의 확대도가 나타나 있지만, 측벽상단코너부2a는 소정의 곡율반경 r을 가지는 곡면에 의해 구성되는 것이 바람직하다. 그리고, 이 곡율반경 r은 2∼20nm 정도인 것이 바람직하다. 그것은, 곡율반경 r이 2nm보다 작을 경우에는 실현이 매우 곤란해지고, 곡율반경 r이 20 nm을 넘을 경우에는 인접하는 배선사이의 간격이 커져서 미세화에 지장을 초래한다고 생각되기 때문이다. 이로 인해, 곡율반경 r이 2∼20nm의 범위에서는 실현이 가능하고, 미세화를 하는데도 거의 문제가 되지 않을 것으로 생각된다.
또, 도 11b에는, 일정한 곡율반경 r을 가지는 곡면에 의해 상기 코너부2a가 구성된 경우에 대해서 나타내었지만, 다른 곡율반경 r을 가지는 곡면을 가진 것이라도 상관없다. 또, 미시적으로 보면 곡면에 의해 구성되어 있다고는 할 수 없어도, 전체적으로 보아서 곡면으로서 인식할 수 있는 것도 상기한 「곡면」의 개념에 포함된다.
다음에, 도 12를 참조하여, 상기한 실시의 형태 1의 경우와 같은 방법으로 Cu배선층4과 기초층3을 형성하고, 그 위에, 스패터링법등을 사용하여 200nm정도 두께의 Ti WN층 6a를 형성한다. 그리고, 상기한 실시의 형태 1의 경우와 마찬가지로 TiWN층6a에 CMP 처리를 시행한다. 그에 의해 도 10에 표시된 바와 같이, 트렌치2내에 트렌치2의 측벽상단코너부2a 위에 연재하도록 캡층6을 형성하는 것이 가능해진다.
다음에 도 13을 사용하여, 본 실시의 형태 3의 변형예에 관해서 설명한다. 도 13에 표시된 바와 같이, 본 변형예에서는 캡층6과 Cu배선층4의 사이에 밀착층5이 형성되어 있다. 그것에 의해 상기한 실시의 형태 1의 경우보다도 더 캡층6의 박리를 억제하는 것이 가능해진다고 생각된다. 또, 본 변형예에서도, 상기한 실시의 형태 2의 경우와 같은 반응층8을 형성해도 된다.
이상과 같이, 본 발명의 실시의 형태에 관해서 설명을 했지만, 이번에 개시된 실시의 형태는 모든 점에서 예시이고 제한적인 것이 아니다고 생각해야 될 것이다. 본 발명의 범위는 특허청구의 범위에 의해서 나타나고, 특허청구의 범위와 균등한 의미 및 범위내에서의 모든 변경이 포함되는 것이 의도된다.
이상 설명한 바와 같이, 본 발명에 관계되는 반도체 장치의 하나의 국면에서는, 배선층위에 밀착층이 형성되고, 이 밀착층위에 캡층이 형성된다. 밀착층으로서는, 캡층 및 배선층의 밀착강도가 큰 재질이 선택되기 때문에, 밀착층의 존재에 의해 캡층의 박리를 효과적으로 억제하는 일이 가능해진다. 그에 의해, 캡층의 박리에 기인하여 배선층의 상면이 산화되는 것을 효과적으로 억제하는 일이 가능해지며, 배선결함의 발생을 효과적으로 억제하는 것이 가능해진다.
그 결과, 종래보다도 수율을 향상시키는 일이 가능해짐과 동시에, 배선수명도 향상시킬수가 있게 된다.
또, 상기한 밀착층이, 해당 밀착층과 배선층의 밀착강도가 배선층과 캡층의 밀착강도보다도 크고, 또 산화물의 성장속도가 배선층에서의 그것보다도 작은 재질에 의해 구성된 경우에는, 캡층의 박리를 효과적으로 억제할 수 있을 뿐만 아니라, 이러한 밀착층의 존재에 의해 배선층의 상면이 산화되는 것도 억제하는 것이 가능해진다.
또, 캡층과 배선층 사이에, 밀착층과 배선층을 반응시키는 것에 의한 반응층을 형성한 경우에는, 이 반응층이 배선층의 재료와 밀착층의 재료의 상호확산에 의해 형성되기 때문에, 상기한 경우보다도 더욱 효과적으로 캡층의 박리를 억제하는 일이 가능해진다.
또, 상기한 밀착층은 전부 반응층으로 변환되어도 되며, 이 경우에도 밀착층과 배선층 사이에 반응층이 형성된 경우와 마찬가지로, 효과적으로 캡층의 박리를 억제하는 것이 가능해진다.
Claims (3)
- 트렌치가 형성된 절연층과, 상기 트렌치내에 기초층을 개재하여 매립되고 Cu를 포함하는 재질에 의해 구성되는 배선층과, 상기 배선층을 덮도록 상기 트렌치내에 형성된 밀착층과, 상기 밀착층을 덮도록 상기 트렌치내에 형성된 캡층을 구비한 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 밀착층은 상기 배선층과의 밀착강도가 상기 배선층과 상기 캡층의 밀착강도보다도 크고, 또 산화물의 성장속도가 상기 배선층에서의 그것보다도 작은 재질에 의해 구성되는 것을 특징으로 하는 반도체 장치.
- 트렌치가 형성된 절연층과, 상기 트렌치내에 기초층을 개재하여 매립되고 Cu를 포함하는 재질에 의해 구성되는 배선층을 구비하고, 상기 트렌치의 측벽상단 코너부에는 해당 코너부를 둥글게 하는 처리가 시행되며, 상기 배선층을 덮도록 상기 트렌치내에 캡층이 형성되고, 상기 캡층의 둘레부분은 상기 코너부를 둥글게 하는 처리가 실시되는 것에 의해 둥글게 된, 상기 트렌치의 측벽상단 코너부위에 연재하는 것을 특징으로 하는 반도체 장치.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP64108 | 1997-03-18 | ||
JP06410897A JP3285509B2 (ja) | 1997-03-18 | 1997-03-18 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19980079828A KR19980079828A (ko) | 1998-11-25 |
KR100258380B1 true KR100258380B1 (ko) | 2000-06-01 |
Family
ID=13248561
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019980006906A KR100258380B1 (ko) | 1997-03-18 | 1998-03-03 | 반도체 장치 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6107687A (ko) |
JP (1) | JP3285509B2 (ko) |
KR (1) | KR100258380B1 (ko) |
TW (1) | TW379424B (ko) |
Families Citing this family (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6734559B1 (en) | 1999-09-17 | 2004-05-11 | Advanced Micro Devices, Inc. | Self-aligned semiconductor interconnect barrier and manufacturing method therefor |
JP2001176967A (ja) * | 1999-12-21 | 2001-06-29 | Nec Corp | 半導体装置及びその製造方法 |
JP4064595B2 (ja) * | 2000-03-28 | 2008-03-19 | 株式会社東芝 | 半導体装置の製造方法 |
US6573179B1 (en) | 2000-02-01 | 2003-06-03 | Advanced Micro Devices, Inc. | Forming a strong interface between interconnect and encapsulation to minimize electromigration |
US6613671B1 (en) | 2000-03-03 | 2003-09-02 | Micron Technology, Inc. | Conductive connection forming methods, oxidation reducing methods, and integrated circuits formed thereby |
US6426289B1 (en) * | 2000-03-24 | 2002-07-30 | Micron Technology, Inc. | Method of fabricating a barrier layer associated with a conductor layer in damascene structures |
KR20020034373A (ko) * | 2000-11-01 | 2002-05-09 | 박종섭 | 반도체소자의 금속배선 형성방법 |
US6555858B1 (en) * | 2000-11-15 | 2003-04-29 | Motorola, Inc. | Self-aligned magnetic clad write line and its method of formation |
KR100386034B1 (ko) * | 2000-12-06 | 2003-06-02 | 에이에스엠 마이크로케미스트리 리미티드 | 확산 방지막의 결정립계를 금속산화물로 충진한 구리 배선구조의 반도체 소자 제조 방법 |
US6630402B2 (en) * | 2001-11-21 | 2003-10-07 | General Semiconductor, Inc. | Integrated circuit resistant to the formation of cracks in a passivation layer |
US6743641B2 (en) | 2001-12-20 | 2004-06-01 | Micron Technology, Inc. | Method of improving surface planarity prior to MRAM bit material deposition |
US7825516B2 (en) * | 2002-12-11 | 2010-11-02 | International Business Machines Corporation | Formation of aligned capped metal lines and interconnections in multilevel semiconductor structures |
US6975032B2 (en) * | 2002-12-16 | 2005-12-13 | International Business Machines Corporation | Copper recess process with application to selective capping and electroless plating |
US7202162B2 (en) * | 2003-04-22 | 2007-04-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Atomic layer deposition tantalum nitride layer to improve adhesion between a copper structure and overlying materials |
JP2005005370A (ja) | 2003-06-10 | 2005-01-06 | Renesas Technology Corp | 半導体装置の配線構造 |
JP3647853B1 (ja) | 2003-10-24 | 2005-05-18 | 沖電気工業株式会社 | 半導体装置の配線構造及びその製造方法 |
JP4207749B2 (ja) * | 2003-10-28 | 2009-01-14 | 沖電気工業株式会社 | 半導体装置の配線構造及びその製造方法 |
WO2006001356A1 (ja) * | 2004-06-24 | 2006-01-05 | Nec Corporation | 半導体装置及びその製造方法 |
JP4503401B2 (ja) | 2004-09-08 | 2010-07-14 | 株式会社荏原製作所 | 金属膜の成膜方法及び配線の形成方法 |
US7348672B2 (en) * | 2005-07-07 | 2008-03-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnects with improved reliability |
DE102005044510B4 (de) * | 2005-09-16 | 2011-03-17 | Infineon Technologies Ag | Halbleiterbauteil mit Vorderseitenmetallisierung sowie Verfahren zu dessen Herstellung und Leistungsdiode |
US7544609B2 (en) * | 2007-02-09 | 2009-06-09 | International Business Machines Corporation | Method for integrating liner formation in back end of line processing |
DE102008044964B4 (de) * | 2008-08-29 | 2015-12-17 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verringerung der Leckströme und des dielektrischen Durchschlags in dielektrischen Materialien von Metallisierungssystemen von Halbleiterbauelementen durch die Herstellung von Aussparungen |
JP5380984B2 (ja) * | 2008-09-30 | 2014-01-08 | 富士通株式会社 | 半導体装置およびその製造方法 |
KR101802435B1 (ko) * | 2011-03-28 | 2017-11-29 | 삼성전자주식회사 | 반도체 장치의 금속 배선 형성 방법 |
US8916868B2 (en) | 2011-04-22 | 2014-12-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
US8809854B2 (en) | 2011-04-22 | 2014-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US8525339B2 (en) | 2011-07-27 | 2013-09-03 | International Business Machines Corporation | Hybrid copper interconnect structure and method of fabricating same |
US8941089B2 (en) * | 2012-02-22 | 2015-01-27 | Adesto Technologies Corporation | Resistive switching devices and methods of formation thereof |
US9735051B2 (en) | 2015-12-14 | 2017-08-15 | International Business Machines Corporation | Semiconductor device interconnect structures formed by metal reflow process |
US9859215B1 (en) | 2016-08-17 | 2018-01-02 | International Business Machines Corporation | Formation of advanced interconnects |
US9941212B2 (en) | 2016-08-17 | 2018-04-10 | International Business Machines Corporation | Nitridized ruthenium layer for formation of cobalt interconnects |
US10115670B2 (en) | 2016-08-17 | 2018-10-30 | International Business Machines Corporation | Formation of advanced interconnects including set of metal conductor structures in patterned dielectric layer |
US9852990B1 (en) | 2016-08-17 | 2017-12-26 | International Business Machines Corporation | Cobalt first layer advanced metallization for interconnects |
US9716063B1 (en) | 2016-08-17 | 2017-07-25 | International Business Machines Corporation | Cobalt top layer advanced metallization for interconnects |
KR20180068595A (ko) * | 2016-12-14 | 2018-06-22 | 삼성전자주식회사 | 반도체 장치 |
US10971398B2 (en) | 2018-10-26 | 2021-04-06 | International Business Machines Corporation | Cobalt interconnect structure including noble metal layer |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60130165A (ja) * | 1983-12-16 | 1985-07-11 | Fujitsu Ltd | 半導体装置 |
JPS61100952A (ja) * | 1984-10-22 | 1986-05-19 | Nec Kansai Ltd | 半導体装置 |
JPS62145774A (ja) * | 1985-12-20 | 1987-06-29 | Agency Of Ind Science & Technol | 半導体装置 |
US4961822A (en) * | 1989-04-17 | 1990-10-09 | Liao Kuan Y | Fully recessed interconnection scheme with titanium-tungsten and selective CVD tungsten |
JPH06260441A (ja) * | 1993-03-03 | 1994-09-16 | Nec Corp | 半導体装置の製造方法 |
JP3297220B2 (ja) * | 1993-10-29 | 2002-07-02 | 株式会社東芝 | 半導体装置の製造方法および半導体装置 |
US6093615A (en) * | 1994-08-15 | 2000-07-25 | Micron Technology, Inc. | Method of fabricating a contact structure having a composite barrier layer between a platinum layer and a polysilicon plug |
US5700737A (en) * | 1996-02-26 | 1997-12-23 | Taiwan Semiconductor Manufactured Company Ltd. | PECVD silicon nitride for etch stop mask and ozone TEOS pattern sensitivity elimination |
-
1997
- 1997-03-18 JP JP06410897A patent/JP3285509B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-26 TW TW087102768A patent/TW379424B/zh not_active IP Right Cessation
- 1998-03-03 KR KR1019980006906A patent/KR100258380B1/ko not_active IP Right Cessation
- 1998-03-16 US US09/039,388 patent/US6107687A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR19980079828A (ko) | 1998-11-25 |
JPH10261635A (ja) | 1998-09-29 |
TW379424B (en) | 2000-01-11 |
JP3285509B2 (ja) | 2002-05-27 |
US6107687A (en) | 2000-08-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100258380B1 (ko) | 반도체 장치 | |
US7808031B2 (en) | Method of fabricating a semiconductor device with a trench isolation structure and resulting semiconductor device | |
JP3354424B2 (ja) | 半導体装置および半導体装置の製造方法 | |
US6696357B2 (en) | Method for manufacturing semiconductor integrated circuit devices using a conductive layer to prevent peeling between a bonding pad and an underlying insulating film | |
US7242102B2 (en) | Bond pad structure for copper metallization having increased reliability and method for fabricating same | |
CN100449762C (zh) | 半导体芯片及其制造方法以及半导体器件 | |
US7262486B2 (en) | SOI substrate and method for manufacturing the same | |
US6455891B2 (en) | Semiconductor device and method for manufacturing the same | |
CN112366195B (zh) | 键合方法及键合结构 | |
US20040192028A1 (en) | Method of fabricating integrated circuitry | |
JP5128851B2 (ja) | 半導体装置及びその製造方法 | |
KR100679257B1 (ko) | 매립형 커패시터의 제조방법 | |
TW201447990A (zh) | 半導體裝置及其製造方法 | |
US6982219B2 (en) | Semiconductor device with fuse box and method for fabricating the same | |
KR20220089376A (ko) | Tsv 구조체를 포함하는 반도체 장치 및 그 제조방법 | |
JP3287556B2 (ja) | ワイヤーボンド連結チップキャパシタとその製造方法 | |
KR100541803B1 (ko) | 반도체 소자의 스크라이브 라인 | |
JP2000340645A (ja) | 半導体装置及びその製造方法 | |
WO1998037583A1 (fr) | Procede pour fabriquer un dispositif a semi-conducteurs | |
JPH0669152A (ja) | 半導体装置およびその製造方法 | |
US7361546B2 (en) | Method of forming conductive stud on vertical memory device | |
US6537917B2 (en) | Method for fabricating electrically insulating layers | |
KR100202196B1 (ko) | 반도체장치의 소자분리방법 | |
JPS6243175A (ja) | 半導体装置の製造方法 | |
JPH0430572A (ja) | 半導体メモリの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20070223 Year of fee payment: 8 |
|
LAPS | Lapse due to unpaid annual fee |