KR100255495B1 - 오토·크리어회로 - Google Patents

Abstract

본 발명은 정상 상태의 V_DD레벨이 낮은 경우에도 러세트 신호 RS가 해제되어, V_DD의 상승 파형이 급준한 경우에도 RS가 출력되어, 전원순단등에 의하여 V_DD가 순간적으로 저하하여도 RS가 출력되어 LSI등의 평가인 때에 소비전류를 “0”으로 되는 오토·크리어 회로를 제공한다.

V_DD레벨이 PMOS41의 스레숄드 전압 V_TP을 넘어서 해당 PMOS41가 온하고 더욱 더 게이트전압 V_G이 NMOS42의 스레숄드 전압 V_TN을 넘으면 해당 NMOS42가 온 한다.

이것에 의해 종래보다도 낮은 전압레벨에 있어서 출력단자 33에서 출력되는 RS가 해제된다.

또 PMOS41의 드레인과 NMOS42의 게이트과의 사이에 저항 및 콘덴서에서 되는 적분회로를 설치하는 것에 의해 해당 PMOS41의 드레인 전압을 해당 적분회로로 적분하고, 그의 적분전압에 의하여 NMOS42의 게이트 제어를 행한다.

이것에 의해 V_DD레벨의 상승이 급준한 경우에도 RS를 확실하게 출력된다.

Description

오토·크리어 회로

제1도는 제1실시예를 나타낸 오토·크리어 회로의 회로도.

제2도는 종래의 오토·크리어 회로의 회로도.

제3도는 제2도의 동작을 나타낸 전압파형도.

제4도는 제2도의 동작을 나타낸 또 다른 전압파형도.

제5도는 제2도의 동작을 나타낸 또 다른 전압파형도.

제6도는 제1도의 동작을 나타낸 전압파형도.

제7도는 본 발명의 제2실시예를 나타낸 오토·크리어 회로의 회로도.

제8도는 제7도의 동작을 나타낸 전압파형도.

제9도는 본 발명의 제3실시예를 나타낸 오토·크리어 회로의 회로도.

제10도는 제9도의 동작을 나타낸 전압파형도.

제11도는 본 발명의 제4실시예를 나타낸 오토·크리어 회로의 회로도.

제12도는 제11도의 동작을 나타낸 전압파형도.

제13도는 본 발명의 제5실시예를 나타낸 오토·크리어 회로의 회로도.

제14도는 제13도의 동작을 나타낸 전압파형도.

제15도는 제13도의 동작을 나타낸 전압파형도.

제16도는 본 발명의 제6실시예를 나타낸 오토·크리어 회로의 회로도.

제17도는 제16도의 동작을 나타낸 전압파형도.

제18도는 제16도의 동작을 나타낸 또 다른 전압파형도.

제19도는 본 발명의 제7실시예를 나타낸 오토·크리어 회로의 회로도.

제20도는 제19도의 동작을 나타낸 전압파형도.

제21도는 제19도의 동작을 나타낸 또 다른 전압파형도.

제22도는 본 발명의 제8실시예를 나타낸 오토·크리어 회로의 회로도.

제23도는 제22도의 동작을 나타낸 전압파형도.

제24도는 제22도의 동작을 나타낸 또 다른 전압파형도.

제25도는 본 발명의 제9실시예를 나타낸 오토·크리어 회로의 회로도.

제26도는 제25도의 동작을 나타낸 전압파형도.

제27도는 제25도의 동작을 나타낸 또 다른 전압파형도.

제28도는 본 발명의 제10실시예를 나타낸 오토·크리어 회로의 회로도.

제29도는 제28도의 동작을 나타낸 전압파형도.

제30도는 제28도의 동작을 나타낸 또 다른 전압파형도.

제31도는 본 발명의 제11실시예를 나타낸 오토·크리어 회로의 회로도.

제32도는 제31도의 동작을 나타낸 전압파형도.

제33도는 제31도의 동작을 나타낸 또 다른 전압파형도.

제34도는 본 발명의 제12실시예를 나타낸 오토·크리어 회로의 회로도.

제35도는 제34도의 동작을 나타낸 전압파형도.

제36도는 제34도의 동작을 나타낸 또 다른 전압파형도.

제37도는 본 발명의 제13실시예를 나타낸 오토·크리어 회로의 회로도.

제38도는 본 발명의 제14실시예를 나타낸 오토·크리어 회로의 회로도.

제39도는 본 발명의 제15실시예를 나타낸 오토·크리어 회로의 회로도.

제40도는 본 발명의 제16실시예를 나타낸 오토·크리어 회로의 회로도.

제41도는 본 발명의 제17실시예를 나타낸 오토·크리어 회로의 회로도.

제42도는 본 발명의 제18실시예를 나타낸 오토·크리어 회로의 회로도.

제43도는 본 발명의 제19실시예를 나타낸 오토·크리어 회로의 회로도.

제44도는 본 발명의 제20실시예를 나타낸 오토·크리어 회로의 회로도.

제45도는 본 발명의 제21실시예를 나타낸 오토·크리어 회로의 회로도.

제46도는 본 발명의 제22실시예를 나타낸 오토·크리어 회로의 회로도.

제47도는 본 발명의 제23실시예를 나타낸 오토·크리어 회로의 회로도.

제48도는 본 발명의 제24실시예를 나타낸 오토·크리어 회로의 회로도.

제49도는 본 발명의 제25실시예를 나타낸 오토·크리어 회로의 회로도.

제50도는 제49도의 동작을 나타낸 전압파형도.

제51도는 제49도의 동작을 나타낸 또 다른 전압파형도.

제52도는 본 발명의 제26실시예를 나타낸 오토·크리어 회로의 회로도.

제53도는 제52도의 동작을 나타낸 전압파형도.

제54도는 제52도의 동작을 나타낸 또 다른 전압파형도.

제55도는 제49도의 전원 순간차단시의 전압파형도.

제56도는 제52도의 전원 순간차단니의 전압파형도.

제57도는 본 발명의 제27실시예를 나타낸 오토·크리어 회로의 회로도.

제58도는 제57도의 동작을 나타낸 전압파형도.

제59도는 제57도의 동작을 나타낸 또 다른 전압파형도.

제60도는 본 발명의 제28실시예를 나타낸 오토·크리어 회로의 회로도.

제61도는 제60도의 동작을 나타낸 전압파형도.

제62도는 제60도의 동작을 나타낸 또 다른 전압파형도.

제63도는 본 발명의 제29실시예를 나타낸 오토·크리어 회로의 회로도.

제64도는 제63도의 동작을 나타낸 전압파형도.

제65도는 본 발명의 제30실시예를 나타낸 오토·크리어 회로의 회로도.

제66도는 제65도의 동작을 나타낸 전압파형도.

제67도는 본 발명의 제31실시예를 나타낸 오토·크리어 회로의 회로도.

제68도는 제67도의 동작을 나타낸 전압파형도.

제69도는 본 발명의 제32실시예를 나타낸 오토·크리어 회로의 회로도.

제70도는 본 발명의 제33실시예를 나타낸 오토·크리어 회로의 회로도.

제71도는 본 발명의 제34실시예를 나타낸 오토·크리어 회로의 회로도.

제72도는 제71도의 동작을 나타낸 전압파형도.

제73도는 본 발명의 제35실시예를 나타낸 오토·크리어 회로의 회로도.

제74도는 제73도의 동작을 나타낸 전압파형도.

제75도는 본 발명의 제36실시예를 나타낸 오토·크리어 회로의 회로도.

제76도는 제75도의 동작을 나타낸 전압파형도.

제77도는 본 발명의 제37실시예를 나타낸 오토·크리어 회로의 회로도.

제78도는 본 발명의 제38실시예를 나타낸 오토·크리어 회로의 회로도.

제79도는 본 발명의 제39실시예를 나타낸 오토·크리어 회로의 회로도.

제80도는 제79도의 동작을 나타낸 전압파형도.

제81도는 본 발명의 제40실시예를 나타낸 오토·크리어 회로의 회로도.

제82도는 본 발명의 제41실시예를 나타낸 오토·크리어 회로의 회로도.

제83도는 본 발명의 제42실시예를 나타낸 오토·크리어 회로의 회로도.

제84도는 제83도의 동작을 나타낸 전압파형도.

제85도는 본 발명의 제43실시예를 나타낸 오토·크리어 회로의 회로도.

제86도는 본 발명의 제44실시예를 나타낸 오토·크리어 회로의 회로도.

* 도면의 주요부분에 대한 부호의 설명

31 : 제1전원전위 입력단자 32 : 제2전원전위 입력단자

33 : 출력단자 41 : PMOS(제1능동소자)

42 : NMOS(제2능동소자) 43 : NMOS(제3능동소자)

45 : NMOS(제4능동소자) 54 : 저항(제3저항수단)

51,52,53 : 저항(제1, 제2, 제3저항수단)

61 : NMOS(제1능동소자) 62 : PMOS(제2능동소자)

63 : PMOS(제3능동소자) 64 : NMOS(제3능동소자)

65 : PMOS(제4능동소자) 71 : 콘덴서(용량수단)

72 : 다이오드(다이오드 수단) 81,82 : 제어신호 입력단자

CS1,CS2 : 제어신호 RS : 리세트 신호

V_DD: 고전원전위 V_G: 게이트 전압

V_O: 출력전압 V_SS: 저전원전위

V_TN: NMOS의 스레숄드 전압 V_TP: PMOS의 스레숄드 전압

본 발명은 전자회로가 형성된 집적회로 등에 있어서 그 전자회로의 전원 투입시나 전원전위가 일시적으로 저하되었을 때 해당 전자회로의 내부 상태를 초기화(초기설정)하기 위해 사용되는 오토·크리어 회로에 관한 것이다.

일반적으로, 복잡한 전자회로에서는, 전원 투입시에 회로내의 각 부의 동작을 미리 설정된 초기상태로 세트할 필요가 있다. 이를 위해, 오토·크리어 회로를 설치하여 전원전위의 상승을 검출하고 그 전원전위가 상승할 때 해당 오토·크리어 회로가 일시적으로 하이레벨(이하 “H”라 한다) 또는 로우레벨(이하, “L”이라 한다)의 신호를 출력하도록 하여 전자회로를 초기상태로 세트하고 있다. 전원전위가 상승한 후에는, 이 오토·크리어 회로의 출력이 “L” 또는 “H”로 된다.

종래, 이러한 종류의 오토·크리어 회로에 관한 기술로서는, 일본국 특개소 54-19640호 공보, 특개소 54-152817호 공보, 특개소 57-157633호 공보, 특개소 57-183125호 공보, 특개소 60-191323호 공보, 특개소 63-234720호 공보, 특개평 1-78520호 공보, 특개평 1-307315호 공보, 특개평 3-206709호 공보, 실개소 62-68336호 공보 등에 기재된 여러가지의 제안이 행해져 있다.

제2도는 상기 문헌 등에 기재된 종래의 오토·크리어 회로의 일 구성예를 나타낸 회로도이다.

이 오토·크리어 회로는, 고전원전위(이하, V_DD라 칭한다)가 인가되는 제1전원전위 입력단자(1), 저전원전위(이하, Vss라 칭한다)가 인가되는 제2전원전위 입력단자(2) 및 출력전압 V_O를 출력하는 출력단자(3)를 구비하고 있다. 단자 1은 P채널 MOSFET(이하, PMOS라 칭한다)(11)의 백게이트 및 소스에 접속되고, 단자 2가 N채널 MOSFET(이하, NMOS라 칭한다)의 백게이트 및 소스에 접속되어 있다. PMOS(11)의 드레인 및 게이트는 공통 접속되고, 저항(21)을 통해 단자(2)에 접속됨과 동시에, NMOS(12)의 게이트에 접속되어 있다. NMOS(12)의 드레인은 저항(22)을 통해 단자(1)에 접속됨과 동시에, 출력단자(3)에 접속되어 있다. 또한, NMOS(12)의 백게이트 및 소스는 공통 접속되어 단자(2)에 접속되어 있다.

다음에 제2도에 나타낸 오토·크리어 회로의 동작을 제3도를 참조하면서 설명한다.

제3도는 상승이 완만한 전원을 단자(1, 2)에 인가하였을 때의 V_DD, NMOS(12)의 게이트 전압 V_G및 출력전압 V_O의 전압파형도이다. 또한, 제3도 중의 V_TP는 PMOS(11)의 스레숄드 전압, V_TN은 NMOS(12)의 스레숄드 전압이다.

제3도에 있어서, 전원투입전의 구간 A에 있어서는 V_DD, V_G, V_O의 어느것도 “L”로 된다.

다음에, 전원을 투입하면, 단자(1)에 인가된 V_DD는 전원이 갖는 시정수에 근거하여 소정의 전위까지 상승한다. 여기에서, 저항(21)의 저항치가 PMOS(11)의 온저항을 무시할 수 있을 만큼 큰 값(예컨데, 100KΩ 이상)이 되면, V_DD가 PMOS(11)의 스레숄드 전압 V_TP(예컨데 0.7V)를 넘으면 해당 PMOS(11)의 소스·드레인 사이가 온되어, 게이트전압 V_G(= V_DD- V_TP)가 NMOS(12)의 게이트에 공급된다. 게이트 전압 V_G가 NMOS(12)의 스레숄드 전압 V_TN(예컨데 약 0.7V)으로 상승할 때까지, 즉, V_DD가 전위 V_TP+ V_TN으로 상승할 때까지 NMOS(12)의 소스·드레인 사이가 오프상태이다. 그 때문에, 출력단자(3)의 출력전압 V_O는 저항(22)을 통해 V_DD레벨로 된다(제3도의 구간 B, C).

단자(1)에 인가된 V_DD가 전위 V_TP+ V_TN을 넘으면, 게이트 전압 V_G가 NMOS(12)의 스레숄드 전압 V_TN을 넘기 때문에, 해당 NMOS(12)의 소스·드레인 사이가 온되고, 출력전압 V_O는 단자(2)의 V_SS레벨로 된다(제3도의 구간 D, E).

제4도는 단자(1)에 인가되는 V_DD의 상승파형(예컨데, 수 10mS)이 제3도와 다를 때의 V_DD, V_G, V_O의 또 다른 전압 파형도이다.

전원을 투입하면, 단자(1)에 인가된 V_DD는 전원이 갖는 시정수(예컨데, 수 10mS)에 근거하여 제3도와 마찬가지로 소정의 전위까지 상승한다(제4도의 구간 B, C, D). 여기에서, V_DD가 PMOS(11)의 스레숄드 전압 V_TP이하의 구간 B에서는 해당 PMOS(11)의 소스·드레인 사이가 오프상태이고, NMOS(12)의 게이트 전압 V_G가 저항(21)을 통해 Vss 레벨로 되어 있기 때문에, 해당 NMOS(12)의 소스·드레인 사이가 오프상태이다. 그 때문에, 제3도와 마찬가지로, 출력단자(3)의 출력전압 V_O는 저항(22)을 통해 V_DD레벨로 된다.

V_DD의 전위가 PMOS(11)의 스레숄드 전압 V_TP를 넘으면, 해당 PMOS(11)의 소스·드레인 사이가 온된다. 여기에서, PMOS(11)는, 그 게이트와 드레인은 공통접속되어, PMOS 다이오드로서 동작하기 때문에, 저항(21)의 저항치가 큰 경우(예컨데, 수 100KΩ), 해당 PMOS(11)의 드레인 전압은 거의 전위 V_DD-V_TP로 되어 V_DD와 동시에 상승한다. 이 PMOS(11)의 드레인 전압이 NMOS(12)의 게이트 전압 V_G으로서 공급되기 때문에, 해당 게이트 전압 V_G가 NMOS(12)의 스레숄드 전압 V_TN까지 상승하는 구간 C에서는, 해당 NMOS(12)의 소스·드레인 사이가 오프상태로, 저항(22)을 통해 출력단자(3)에서 출력되는 출력전압 V_O가 V_DD레벨로 된다. 제3도와 마찬가지로, V_DD가 더욱 상승하여 게이트 전압 V_G가 NMOS(12)의 스레숄드 전압 V_TN을 넘으면, 해당 NMOS(12)의 소스·드레인 사이가 온되어, 출력전압 V_O가 Vss 레벨로 하강한다(제4도의 구간 D,E).

이상과 같이, 전원을 투입하여 단자(1)에 인가된 V_DD가 제3도 및 제4도와 같이 상승하면, 출력전압 V_O가 “H”로 상승하기 때문에, 그 “H”의 리세트 신호 RS에 의해 전자회로의 초기설정을 행하면, 오토·크리어(파워온리세트)로서 사용할 수 있다.

그러나, 종래의 오토·크리어 회로에서는 다음과 같은 과제가 있었다.

(1) 종래의 오토·크리어 회로에서는, 제3도에 나타낸 것 같이, V_DD가, PMOS(11)의 스레숄드 전압 V_TP와 NMOS(12)의 스레숄드 전압 V_TN을 더한 값을 넘은 경우(V_DD>V_TP+V_TN)에, 출력단자(3)의 리세트 신호 RS가 해제되기 때문에, 정상상태의 V_DD가 낮은 값일 때에는 해당 리세트 신호 RS가 해제되지 않는다.

예컨데, 정상상태의 고전원전위 V_DD(MAX)= 3V, V_TP= V_TN= 0.7V로 하면, MOSFET의 제조 변동은 ±0.25 정도이기 때문에, PMOS(11) 및 NMOS(12)의 최대 스레숄드 전압 V_TP(MAX), V_TN(max1)은 0.95V로 된다. 또한, 제2도의 오토·크리어 회로를 내장한 대규모 집적회로(이하, LSI라 칭한다) 등의 집적회로의 동작 보증온도를 -40℃~+85℃라 하면, PMOS(11)의 최대 한계치 전압 V_TP(max2)와 NMOS(12)의 최대한계치 전압 VTN(max2)가 1.2V로 되기 때문에, 리세트 신호 RS의 해제되는 전압이 2.4V로 된다.

구동전압 3V의 LSI 등의 집적회로에 있어서, 동작보증 전압이 3.0V ±10%일 때, 동작보증전압이 2.7V∼3.3V로 된다. 이 경우, 회로의 소자열화를 방지하기 위해, 회로의 테스트를 2.4V 정도에서 행하므로, 1.9V 정도로 확실하게 리세트신호 RS가 해제될 필요가 있는데, 종래의 회로에서는 확실하게 리세트 신호 RS를 해제하는 것이 불가능하였다. 결국, 종래의 회로에서는, 정상 상태의 V_DD(max)가 낮은 전압치일 때에는 리세트 신호 RS가 해제되지 않는다는 문제가 있었다.

(2) 제5도는 V_DD의 상승이 급격할 때의 제2도의 또 다른 전압파형도이다. 이 도면에서 알 수 있듯이, 전원투입에 의해 V_DD가 급격하게 상승한 경우(예컨데, 수 100nS), 리세트 신호 RS의 “H”의 출력시간이 짧아져 (예컨데, 5nS), 충분한 리세트 펄스폭을 얻지 못하게 된다. 특히, 출력단자(3)에 접속된 용량부하가 크게 되면, 해당 출력단자(3)에서 출력되는 출력 전류가 해당 용량부하에서 적분되어 버려, 제4도의 구간 F에 나타낸 것 같이 출력단자(3)에 전혀 “H”의 리세트 신호 RS가 발생하지 않게되어 버린다. 이와같이 전원 투자에 의해 V_DD가 급격히 상승하면, 리세트 신호 RS가 출력되지 않는다는 문제가 생긴다.

(3) 제3도, 제4도 또는 제5도의 구간 E의 정상상태에 있어서, V_DD가 순간적으로 저하한 경우에는, 그후의 V_DD의 상승이 급격한 파형이 되므로, 상기 (2)와 마찬가지로, 리세트 신호 RS가 출력되지 않는 일이 있을 수 있다.

(4) 상기 (2)의 문제를 해결하기 위해, 출력단자(3)에서 “H”의 리세트 신호 RS를 출력하기 위한 저항(22)의 저항치를 예컨데 수 KΩ과 같이 작게 하는 것도 생각된다. 이와같이 저항치를 작게 하면, V_DD가 급격하게 상승하여도 어떻든 리세트 펄스폭은 짧아도 발생한다. 그러나, 저항(22)의 저항치를 작게하면, 이 오토·크리어 회로를 내장한 LSI등의 동작시에 있어서 소비 전류가 크게 되어 버린다. 예컨데, V_DD= 5V에서 동작시, 저항(22)의 저항치를 5KΩ로 하면, 1mA의 전류가 흘러버린다. 이와같이 소비전류가 크게되면, 예컨데 건전지를 전원으로 사용하는 장치에 사용하는 것이 불가능하게 된다.

역으로, 소비전류를 작게하기 위해 저항(22)의 저항치를 크게 하면(예컨데 수 100KΩ), 소비전류가 작아진다. 예컨데, V_DD= 5로 동작할 때, 저항(22)이 500KΩ인 경우, 소비전류를 10㎂까지 저하시킬 수 있다.

제2도의 오토·크리어 회로을 LSI등의 파워온 리세트로서 사용하는 경우에는, 해당 LSI 등의 내부회로의 대부분에, 제2도에서 발생하는 리세트 신호 RS를 끌어 사용하거나 또는 버퍼로 구동한 리세트 신호를 사용하여 해당 내부회로를 리세트시킨다. 이러한 경우, 배선의 인회에 의한 배선용량이나 버퍼의 입력용량에 의해, 출력단자(3)에 접속되는 용량부하가 크게 된다(예컨데 0.5pF 정도의 용량). 그러면, 상기와 같이 소비전류를 10㎂ 정도까지 저하시키면 그의 소비전류 10㎂가 용량부하에 의해 적분되어 버려, 제5도에 나타낸 것 같이, 출력단자(3)에 “H”의 리세트 신호 RS가 발생하지 않게 되어 버린다.

예를 들면, 소비전류를 작게하기 위해 저항(22)의 저항치를 500KΩ으로 하면, 용량부하 0.5pF를 2.5V까지 충전하는 데에는 약 173nS 걸려, V_DD의 상승이 이 시간 이하에서는 출력단자(3)에 “H”의 리세트 신호 RS가 발생하지 않게 된다. 따라서, V_DD가 급격하게 상승하는 것과 같은 경우를 생각하면, 확실하게 리세트 신호 RS를 출력하기 위해서는, 정상상태시의 소비전류를 어느정도 크게하지 않으면 안된다.

(5) 제2도의 오토·크리어 회로를 LSI 등에 내장한 경우, 예컨데, V_DD= 5V인 정상 사용상태에 있어서, 제2도에 나타낸 PMOS(11)의 소스·드레인 및 저항(21)을 통해, 또한 저항(22) 및 NMOS(12)의 드레인·소스를 통해 전류가 흐르게 된다. 이 전류값은, 예컨데, 저항(21,22)의 저항값을 500KΩ과, V_DD를 5V로 한 경우, 약 19㎂로 된다. 이 전류값은, 저항값를 다시 1MΩ 등으로 크게하면 작아지기 때문에, LSI 등 전체의 동작소비전류에 비해 수 % 정도라면, 동작소비 전류적으로는 문제가 없다.

그런데, 제2도의 오토·크리어 회로의 소비전류는 그것을 내장한 LSI등의 동작 주파수에 관계하지 않고, 정상적으로 흐르기 때문에, 해당 오토·크리어 회로를 포함한 LSI 등의 평가를 위해, 스태틱 소비전류 I_DD의 검사를, 예컨데 10㎂ 정도에 있어서 측정하는 것이 불가능하여, 해당 오토·크리어 회로의 소비전류를 “O”으로 할 수 없다. 그 때문에, LSI 등 제조공정 중에 생기는 포토리소그래피 결함 등의 검사 정밀도가 저하하고, LSI등의 시간경과에 따른 불량품을 제거할 수 없어, 신뢰성의 점에서 문제가 생긴다. 따라서, 아직 기술적으로 충분히 만족할만한 오토·크리너 회로를 제공하는 것이 곤란하였다.

본 발명은, 상기 종래기술이 갖고 있던 과제로서,

(1) 정상상태의 V_DD레벨이 낮은 경우, 리세트 신호가 해제되지 않는다.

(2) V_DD의 상승 파형이 급격할 경우, 부하가 크면 리세트신호가 출력되지 않는다.

(3) 정상상태시에 V_DD가 순간적으로 저하하였을 때에는 그 V_DD의 상승시에 리세트 신호가 출력되지 않는다.

(4) 정상상태시의 소비전류가 많다.

(5) LSI 등의 스태틱 소비전류 I_DD의 검사시에 소비전류를 “O”으로 할 수 없다고 하는 점에 대하여 해결한 오토·크리어 회로를 제공하는 것이다.

제1의 발명은, 상기 과제를 해결하기 위해, LSI 등의 내부회로를 초기설정하기 위한 오토·크리어 회로에 있어서, 제2전원전위 입력단자에 접속된 제3단자가 스레숄드 전압 이상으로 되면 제1전원전위 입력단자에 접속된 제1단자와 제2단자 사이가 온 상태로 되는 제1능동소자와, 상기 제1능동소자의 제2단자와 상기 제2전원전위 입력단자 사이에 접속된 제1저항수단을 구비하고 있다. 또한, 상기 제1전원전위 입력단자와 출력단자 사이에 접속된 제2저항수단과, 상기 제1능동소자의 제2단자에 접속된 제3단자가 스레숄드전압 이상으로 되면 상기 제2전원전위 입력단자에 접속된 제1단자와 상기 출력단자에 접속된 제2단자 사이가 온 상태로 되는 제2능동소자가 설치되어 있다.

제2의 발명은, 제2전원전위 입력단자에 접속된 제3단자가 스레숄드 전압 이상으로 되면 제1전원전위 입력단자에 접속된 제1단자와 제2단자 사이가 온 상태로 되는 제1능동소자와, 상기 제1능동소자의 제2단자와 상기 제2전원전위 입력단자 사이에 접속된 제1저항수단과, 상기 제1전원전위 입력단자와 출력단자 사이에 접속된 제2저항수단을 구비하고 있다. 또한, 제3단자가 스레숄드 전압 이상으로 되면 상기 제2전원전위 입력단자에 접속된 제1단자와 상기 출력단자에 접속된 제2단자 사이가 온 상태로 되는 제2능동소자와, 상기 제1능동소자의 제2단자와 상기 제2능동소자의 제3단자 사이에 접속된 제3저항수단과, 상기 제2능동소자의 제3단자와 상기 제2전원전위 입력단자 사이에 접속된 용량수단이 설치되어있다.

제3의 발명에서는, 제3발명의 제1, 제2능동소자, 제1, 제2, 제3저항소자 및 용량수단과, 상기 제2능동소자의 제3단자와 상기 제1전원전위 입력단자 사이에 접속된 다이오드 수단을 구비하고 있다.

제4의 발명은, 제어신호 입력단자에 접속된 제3단자가 스레숄드 전압 이상으로 되면 제1전원전위 입력단자에 접속된 제1단자와 제2단자 사이가 온상태로 되는 제1능동소자와, 상기 제1능동소자의 제2단자와 상기 제2전원전위 입력단자 사이에 접속된 제1저항수단과, 상기 제1전원전위 입력단자와 출력단자 사이에 접속된 제2저항수단을 구비하고 있다. 또한, 상기 제1능동소자의 제2단자에 접속된 제3단자가 스레숄드 전압 이상으로 되면 상기 제2전원전위 입력단자에 접속된 제1단자와 상기 출력단자에 접속된 제2단자 사이가 온 상태로 되는 제2능동소자가 설치되어 있다.

제5의 발명은, 제1, 제2, 제3 또는 제4발명의 오토·크리어 회로에 있어서, 상기 제1능동소자를 PMOS, 상기 제2능동소자를 NMOS, 상기 제1, 제2, 제3단자를 각각 소스, 드레인, 게이트로 하고, 상기 제1전원전위 입력단자에 고전위, 상기 제2전원전위 입력단자에 저전위를 인가하는 구성으로 하고 있다.

제6의 발명은, 제1, 제2, 제3 또는 제4발명의 오토·크리어 회로에 있어서, 상기 제1능동소자를 NMOS, 상기 제2능동소자를 PMOS, 상기 제1, 제2, 제3단자를 각각 소스, 드레인, 게이트로 하고, 상기 제1전원전위 입력단자에 저전위, 상기 제2전원전위 입력단자에 고전위를 인가하는 구성으로 하고 있다.

제7의 발명은, 제어신호 입력단자에 접속된 제3단자가 스레숄드 전압 이상으로 되면 제1전원전위 입력단자에 접속된 제1단자와 제2단자 사이가 온 상태로 되는 제1능동소자와, 상기 제1능동소자의 제2단자와 상기 제2전원전위 입력단자 사이에 접속된 제1저항수단과, 상기 제1전원전위 입력단자와 출력단자 사이에 접속된 제2저항수단과, 제3단자가 스레숄드 전압 이상으로 되면 상기 제2전원전위 입력단자에 접속된 제1단자와 상기 출력단자에 접속된 제2단자 사이가 온 상태로 되는 제2능동 소자를 구비하고 있다. 또한, 상기 제1능동소자의 제2단자와 상기 제2능동소자의 제3단자 사이에 접속된 제3저항수단과, 상기 제2능동소자의 제3단자와 상기 제2전원전위 입력단자 사이에 접속된 용량수단과, 상기 제어신호 입력단자에 접속된 제3단자가 스레숄드 전압 이상으로 되면 상기 제2전원전위 입력단자에 접속된 제1단자와 상기 제2능동소자의 제3단자에 접속된 제2단자 사이가 온상태로 되는 제3능동소자가 설치되어 있다.

제8의 발명은, 제7발명의 제1, 제2, 제3능동소자, 제1, 제2, 제3저항소자 및 용량수단과, 상기 제2능동소자의 제3단자와 상기 제1전원전위 입력단자 사이에 접속된 다이오드 수단을 구비하고 있다.

제9의 발명은, 제7 또는 제8발명의 오토·크리어 회로에 있어서, 상기 제1능동소자를 PMOS, 상기 제2, 제3능동소자를 NMOS, 상기 제1, 제2, 제3단자를 각각 소스, 드레인, 게이트로 하고, 상기 제1전원전위 입력단자에 고전위, 상기 제2전원전위 입력단자에 저전위를 인가하는 구성으로 하고 있다.

제10의 발명은, 제7 또는 제8발명의 오토·크리어 회로에 있어서, 상기 제1능동소자를 NMOS, 상기 제2, 제3능동소자를 PMOS, 상기 제1, 제2, 제3단자를 각각 소스, 드레인, 게이트로 하고, 상기 제1전원전위 입력단자에 저전위, 상기 제2전원전위 입력단자에 고전위를 인가하는 구성으로 하고 있다.

제11의 발명은, 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9 또는 제10발명의 제1, 제2능동소자 및 제1, 제2저항수단과, 상기 제1능동소자의 제2단자와 상기 제1저항 수단 사이에 접속된 제3저항 수단을 구비하고, 상기 제4저항수단과 상기 제1저항수단의 접속점을 상기 제2능동소자의 제3단자에 접속하고 있다.

제12의 발명에서는, 제1전원전위 입력단자와 제2전원전위 입력단자에 입력된 전위차가 스레숄드 전압이상으로 되면 해당 제1전원전위 입력단자에 접속된 제1단자와, 제3단자에 공통 접속된 제2단자 사이가 온상태로 되어 해당 제2단자에 전위를 발생하는 제1능동소자와, 상기 제1능동소자의 제2단자와 상기 제2전원전위 입력단자 사이에 접속된 제1저항수단과, 상기 제1전원전위 입력단자와 출력단자 사이에 접속된 제2저항 수단을 구비하고 있다. 또한, 제3단자가 스레숄드 전압 이상으로 되면 상기 제2전원전위 입력단자에 접속된 제1단자와 상기 출력단자에 접속된 제2단자 사이가 온 상태로 되는 제2능동소자와, 상기 제1능동소자의 제2단자와 상기 제2능동소자의 제3단자 사이에 접속된 제3저항수단과, 상기 제2능동소자의 제3단자와 상기 제2전원전위 입력단자 사이에 접속되어 상기 제3저항수단과 협력동작하여 상기 제1능동소자의 제2단자에 발생한 전위를 적분하여 상기 제2능동소자의 제3단자에 부여하는 용량수단이 설치되어 있다.

제13의 발명은, 제12발명의 제1, 제2능동소자, 제1, 제2, 제3저항수단 및 용량수단과, 상기 제2능동소자의 제3단자와 상기 제1전원전위 입력단자 사이에 접속되어, 상기 제1전원전위 입력단자와 상기 제2전원전위 입력단자 사이의 전위차 저하시에 상기 용량수단의 축적전하를 상기 제1전원전위 입력단자로 방전하는 다이오드 수단을 구비하고 있다.

제14의 발명은 제12 또는 제13발명의 오토·크리어 회로에 있어서, 상기 제1능동소자를 PMOS, 상기 제2능동소자를 NMOS, 상기 제1, 제2, 제3단자를 각각 소스, 드레인, 게이트로 하고, 상기 제1전원전위 입력단자에 고전위, 상기 제2전원전위 입력단자에 저전위를 인가하는 구성으로 하고 있다.

제15의 발명은 제12 또는 제13발명의 오토·크리어 회로에 있어서, 상기 제1능동소자를 NMOS, 상기 제2능등소자를 PMOS, 상기 제1, 제2, 제3단자를 각각 소스, 드레인, 게이트로 하고, 상기 제1전원전위 입력단자에 저전위, 상기 제2전원전위 입력단자에 고전위를 인가하는 구성으로 하고 있다.

제16의 발명은, 제13발명의 제1, 제2능동소자, 제1, 제2, 제3저항수단, 용량수단 및 다이오드 수단과, 제3능동소자를 구비하고 있다. 제3능동소자는, 상기 제1능동소자의 제2단자에 제1단자가, 상기 제1능동소자의 제3단자에 제2단자가 각각 접속되고, 제어신호 입력단자에 접속된 제3단자가 스레숄드 전압 이상으로 되면 해당 제1단자와 제2단자 사이가 온 상태로 되고, 해당 제3단자가 스레숄드 전압 미만일 때에는 해당 제1단자와 제2단자 사이가 오프상태로 되는 기능을 갖고 있다.

제17의 발명은, 제13발명의 제1, 제2능동소자, 제1, 제2, 제3저항수단, 용량수단 및 다이오드 수단과, 제3능동소자를 구비하고 있다. 제3능동소자는, 상기 제1능동소자의 제2, 제3단자와 상기 제1, 제3저항수단 사이에 제1단자 및 제2단자가 직렬접속되고, 제어신호 입력단자에 접속된 제3단자가 스레숄드 전압 이상이 되면 해당 제1단자와 제2단자 사이가 온 상태로 되고, 해당 제3단자가 스레숄드 전압 미만일 때에는 제1단자와 제2단자 사이가 오프상태로 되는 기능을 갖고 있다.

제18의 발명은, 제13발명의 제1, 제2능동소자, 제1, 제2, 제3저항수단, 용량수단 및 다이오드 수단과, 제3능동소자를 구비하고 있다. 제3능동소자는, 상기 제1전원전위 입력단자와 상기 제1능동소자의 제1단자 사이에 제1단자 및 제2단자가 직렬접속되고, 제어신호 입력단자에 접속된 제3단자가 스레숄드 전압 이상으로 되면, 해당 제1단자와 제2단자 사이가 온상태로 되고, 해당 제3단자가 스레숄드 전압 미만일 때에는 해당 제1단자와 제2단자 사이가 오프상태로 되는 기능을 갖고 있다.

제19의 발명은, 제16, 제17 또는 제18발명의 오토·크리어 회로에 있어서, 상기 제1, 제3능동소자를 PMOS, 상기 제2능동소자를 NMOS, 상기 제1, 제2, 제3단자를 각각 소스, 드레인, 게이트로 하고, 상기 제1전원전위 입력단자에 고전위, 상기 제2전원전위 입력단자에 저전위를 인가하는 구성으로 하고 있다.

제20의 발명은, 제16, 제17 또는 제18발명의 오토·크리어 회로에 있어서, 상기 제1, 제3능동소자를 NMOS, 상기 제2능동소자를 PMOS, 상기 제1, 제2, 제3단자를 각각 소스, 드레인, 게이트로 하고, 상기 제1전원전위 입력단자에 저전위, 상기 제2전원전위 입력단자에 고전위를 인가하는 구성으로 하고 있다.

제21의 발명은, 제13발명의 제1, 제2능동소자, 제1, 제2, 제3저항수단, 용량수단 및 다이오드 수단과, 제3능동소자와, 제4능동소자를 구비하고 있다. 제3능동소자는, 상기 제1능동소자의 제2단자에 제1단자가, 상기 제1능동단의 제3단자에 제2단자가 각각 접속되고, 제어신호입력단자에 접속된 제3단자가 스레숄드 전압 이상으로 되면 해당 제1단자와 제2단자 사이가 온 상태로 되고, 해당 제3단자가 스레숄드 전압미만일 때에는 해당 제1단자와 제2단자 사이가 오프상태로 되는 기능을 갖고 있다. 제4능동소자는, 상기 제어신호 입력단자에 접속된 제3단자의 전위에 의해 상기 제2전원전위 입력단자에 접속된 제1단자와 상기 제2능동소자의 제3단자에 접속된 제2단자과가, 상기 제3능동소자에 대해 상보적으로 온·오프 상태로 되는 기능을 갖고 있다.

제22의 발명은, 제13발명의 제1, 제2 능동소자, 제1, 제2, 제3저항수단, 용량수단 및 다이오드 수단과, 제3능동소자와, 제4능동소자를 구비하고 있다. 제3능동소자는 상기 제1능동소자의 제2, 제3단자와 상기 제1, 제3저항 수단 사이에 제1단자 및 제2단자가 직렬접속되고, 제어신호 입력단자에 접속된 제3단자가 스레숄드 전압 이상으로 되면 해당 제1단자와 제2단자 사이가 온 상태로 되고, 해당 제3단자가 스레숄드 전압 미만일 때에는 해당 제1단자와 제2단자 사이가 오프상태로 되는 기능을 갖고 있다. 제4능동소자는, 상기 제어신호 입력단자에 접속된 제3단자의 전위에 의해 상기 제2전원전위 입력단자에 접속된 제1단자와 상기 제2능동소자의 제3단자에 접속된 제2단자가, 상기 제3능동소자에 대해 상보적으로 온·오프 상태로 되는 기능을 갖고 있다.

제23의 발명은, 제13발명의 제1, 제2능동소자, 제1, 제2, 제3저항수단, 용량수단 및 다이오드 수단과, 제3능동소자와, 제4능동소자를 구비하고 있다. 제3능동소자는, 상기 제1전원전위 입력단자와 상기 제1능동소자의 제1단자 사이에 제1단자 및 제2단자가 직렬접속되고, 제어신호 입력단자에 접속된 제3단자가 스레숄드 전압 이상으로 되면 해당 제1단자와 제2단자 사이가 온상태로 되고, 해당 제3단자가 스레숄드 전압 미만일 때에는 해당 제1단자와 제2단자 사이가 오프상태로 되는 기능을 갖고 있다. 제4능동소자는, 상기 제어신호 입력단자에 접속된 제3단자의 전위에 의해 상기 제2전원전위 입력단자에 접속된 제1단자와 상기 제2능동소자의 제3단자에 접속된 제2단자가, 상기 제3능동소자에 대해 상보적으로 온·오프 상태로 되는 기능을 갖고 있다.

제24의 발명은, 제21, 제22 또는 제23발명의 오토·크리어 회로에 있어서, 상기 제1, 제3능동소자를 PMOS, 상기 제2, 제4능동소자를 MMOS, 상기 제1, 제2, 제3단자를 소스, 드레인, 게이트로 하고, 상기 제1전원전위 입력단자에 고전위, 상기 제2전원전위 입력단자에 저전위를 인가하는 구성으로 되어 있다.

제25의 발명은, 제21, 제22 또는 제23발명의 오토·크리어 회로에 있어서, 상기 제1, 제3능동소자를 NMOS, 상기 제2, 제4능동소자를 PMOS, 상기 제1, 제2, 제3단자를 각각 소스, 드레인, 게이트로 하고, 상기 제1전원전위 입력단자에 저전위, 상기 제2전원전위 입력단자에 고전위를 인가하는 구성으로 하고 있다.

제1발명에 따르면, 이상과 같이 오토·크리어 회로를 구성하였기 때문에, 제1능동소자의 제1단자의 전위가 그것의 스레숄드 전압을 초과하고, 또한 제2능동소자의 제3단자가 그것의 스레숄드 전압을 넘었을 때에, 그것들의 제1능동소자 및 제2능동소자가 온한다. 제2전원전위 입력단자에 제1능동소자의 제3단자가 접속되어 있기 때문에, 해당 제1능동소자 또는 제2능동소자 중 어느것인가 낮은 쪽의 스레숄드 전압분 만큼 낮은 값에서, 출력단자에서 출력된 리세트 신호가 해제된다.

제2발명에 따르면, 제3저항수단 및 용량수단은 그 시정수에 의해, 전원상승시에 있어서 제2능동소자를 온·오프 제어하기 위한 전압 레벨의 상승을 지연시켜, 출력단자에서 리세트신호를 출력시키는 효과가 있다.

제3발명에 따르면, 제3저항수단 및 용량수단은, 제2발명과 마찬가지로, 전원의 급격한 상승시에 있어서 제2능동소자를 온하는 시간을 지연시키는 효과가 있다. 다이오드 수단은, 전원 순간차단시 등에 따른 순간적인 전원저하시에 있어서 용량수단의 축적전하를 방전시켜 해당 용량수단의 기능을 급속하게 회복하는 효과가 있다. 이것에 의해, 순간적인 전원저하시에 있어서도 출력단자에서 리세트 신호의 출력이 행해진다.

제4발명에 따르면, 제어신호 입력단자에 의해 제1능동소자의 온·오프 제어가 행해져, 그것을 오프하는 것에 의해 소비전류의 저감화가 도모된다. 이것에 의해, 이 오토·크리어 회로를 내장한 LSI 등의 내부회로의 소비전류의 평가를 적절히 행할 수 있다.

제5 및 제6발명에 따르면, 제1능동소자 및 제2능동소자를 MOS 트랜지스터로 구성하는 것에 의해, 간단한 회로 구성의 전압제어에 의해 출력단자에서 리세트 신호의 출력을 행할 수 있다.

제7발명에 따르면, 제어신호 입력단자에 의해 제1능동소자 및 제3능동소자의 온·오프 제어를 행할 수 있고, 그것을 오프하는 것에 의해 소비전류를 저감하고, 이 오토·크리어 회로를 내장한 LSI 등의 내부회로의 소비전류의 평가를 적절히 행할 수 있다.

제8발명에 따르면, 다이오드 수단은, 전원수단 등의 순간적인 전원저하시에 있어서 용량수단의 축적전하를 방전하여 그 기능을 급속하게 회복시키는 효과가 있다.

제9 및 제10발명에 따르면, 제1, 제2, 제3능동소자를 MOS 트랜지스터로 구성하는 것에 의해, 간단한 회로구성의 전압제어에 의해 적합한 리세트 신호의 출력을 행할 수 있다.

제11발명에 따르면, 제1저항수단 및 제3저항수단은 그의 분압비에서 제2능동소자를 온·오프 제어하는 효과가 있다. 이 제1저항 수단 및 제3저항수단의 분압비를 바꾸면, 제2능동소자를 온하기 위한 전압레벨이 변화한다. 이것에 의해, 출력단자에서 출력되는 리세트 신호를 해제하기 위한 전압레벨을 변화시킬 수 있다.

제12발명에 따르면, 전원의 투입에 의해 제1능동소자가 온하면, 그 제1능동소자의 스레숄드 전압분 만큼 전압강하된 전원전위가, 제3저항수단 및 용량수단에 의해 적분되어, 그 적분값에 의해 제2능동소자의 온·오프 동작이 제어된다. 이것에 의해, 전원의 상승이 급격한 경우에도 출력단자에서 적절한 리세트 신호의 출력을 행할 수 있다.

제13발명에 따르면, 다이오드 수단은, 전원수단 등에 의한 순간적인 전원저하시에 용량수단의 축전전하를 방전하여 해당 용량수단의 기능을 급속하게 회복시킨다. 이것에 의해, 순간적인 전원저하시에 있어서도 적합하게 리세트 신호의 출력을 행할 수 있다.

제14 및 제15발명에 따르면, 제1능동소자 및 제2능동소자를 MOS 트랜지스터로 구성하는 것에 의해, 간단한 회로구성의 전압제어에 의해 적절히 리세트 신호의 출력을 행할 수 있다.

제16발명에 따르면, 제어신호 입력단자에 의해 제3능동소자를 온·오프 제어하면, 용량수단의 충방전 경로가 교체되어 제2능동소자가 온·오프 동작한다. 이것에 의해, 소비전류의 저감화가 도모되어, 이 오토·크리어 회로를 내장한 LSI등의 내부회로의 소비전류의 평가를 적절히 행할 수 있다.

제17발명에 따르면, 제어신호 입력단자에 의해 제3능동소자를 온·오프 제어하는 것에 의해 제16발명과 거의 동일한 작용이 행해진다.

제18발명에 따르면, 제어신호 입력단자에 의해 제3능동소자를 온·오프 제어하는 것에 의해, 제16발명과 거의 동일한 작용이 행해진다.

제19 및 제20발명에 따르면, 제1, 제2, 제3능동소자를 MOS 트랜지스터로 구성하는 것에 의해, 간단한 회로구성의 전압제어에 의해 적절한 리세트 신호의 출력을 행할 수 있다.

제21발명에 따르면, 제어신호 입력단자의 제어에 의해 제3능동소자와 제4능동소자가 상보적으로 온·오프 동작하여, 용량수단의 충방전경로가 교체된다. 이것에 의해, 제2능동소자는 제4능동소자의 온·오프 동작과 역의 온·오프동작을 행하기 때문에, 제어신호 입력단자에 의해 오토·크리어 회로를 흐르는 전류를 “O”으로 제어한 직후부터, 그것의 오토·크리어 회로의 전원전류값을 “O”으로 하는 것이 가능하다. 그 때문에, 이 오토·크리어 회로를 포함하는 LSI 등의 내부회로의 소비전류의 평가를 보다 적절히 행할 수 있다.

제22발명에 따르면, 제21발명과 마찬가지로, 제어신호 입력단자의 제어에 의해 제3능동소자와 제4능동소자가 상보적으로 온·오프 동작하고, 용량수단의 충방전 경로가 교체되어, 제2능동소자가 제4능동소자와 역의 온·오프동작을 행한다. 이것에 의해, 오토·크리어 회로에 흐르는 전류를 “O”으로 제어한 직후부터 그 전원전류를 “O”으로 하는 것이 가능하게 된다.

제23발명에 따르면, 제21의 발명에서와 마찬가지로, 제어신호 입력단자의 제어에 의해 제3능동소자 및 제4능동소자가 상보적으로 온·오프 동작하고, 용량수단에 대한 충방전 경로가 교체되어, 제2능동소자가 제4능동소자와는 역의 온·오프 동작을 행한다. 이것에 의해, 오토·크리어회로에 흐르는 전류를 “O”으로 제어한 직후부터 그것의 전류값을 “O”으로 하는 것이 가능하게 된다.

제24 및 제25발명에 따르면, 제1, 제2, 제3, 제4능동소자를 MOS 트랜지스터로 구성하는 것에 의해, 간단한 회로구성의 전압제어에 의해 적합한 리세트 신호의 출력을 행할 수 있다. 따라서, 상기 과제를 해결할 수 있는 것이다.

[실시예]

[제1실시예]

제1도는 본 발명의 제1실시예를 나타낸 오토·크리어 회로의 회로도이다.

이 오토·크리어 회로는, V_DD가 인가되는 제1전원전위 입력단자(31), V_SS가 인가되는 제2전원전위 입력단자(32) 및 출력전압 V_O를 출력하는 출력단자(33)를 갖고 있다. 또한, 제1, 제2, 제3단자를 갖는 제1능동소자(예컨데, PMOS)(41)와 제1, 제2, 제3단자를 갖는 제2능동소자(예컨데, NMOS)(42)와 제1저항수단(예컨데, 저항)(51)과 제2저항수단(예컨데, 저항)(52)이 설치되어 있다.

제1전원전위 입력단자(31)는 PMOS(41)의 소스(제1단자) 및 백게이트에 접속되고, 해당 PMOS(41)의 드레인(제2단자)이 저항(51)을 통해 제2전원전위 입력단자(32)에 접속됨과 동시에, 게이트(제3단자)가 제2전원전위 입력단자(32)에 접속되어 있다. PMOS(41)의 드레인과 저항(51)의 접속점은 NMOS(42)의 게이트(제3단자)에 접속되고, 그것의 소스(제1단자) 및 백게이트가 제2전원전위 입력단자(32)에 접속되어 있다. NMOS(42)의 드레인(제2단자)은 출력단자(33)에 접속됨과 동시에, 저항(52)을 통해 제1전원전위 입력단자(31)에 접속되어 있다.

다음에, 제1도에 나타낸 오토·크리어 회로의 동작을 제6도를 참조하면서 설명한다.

제6도는 제1도의 오토·크리어 회로의 동작을 나타낸 전압파형도이다. 제6도 중에서, V_G는 NMOS(42)의 게이트전압, V_TP는 PMOS(41)의 스레숄드 전압, V_TN은 NMOS(42)의 스레숄드 전압이다. A, B, C, D, E는 전압파형의 타이밍 구간이다. 예컨데, 정상상태의 V_DD를 5V라 하고, V_SS=OV, V_TP=0.7V, V_TN=0.8V라 한다.

제6도에 있어서, 전원투입전의 구간 A에서는 V_DD, V_G, V_O가 어느것도 “L”로 된다. 전원이 투입되면, 단자(31)에 인가된 V_DD는 제6도의 구간 B, C, D에 걸처 전원이 갖는 시정수에 근거하여 5V까지 상승한다.

구간 B에 있어서는, V_DD가 PMOS(41)의 스레숄드 전압 V_TP=0.7V를 넘을 때까지는, 해당 PMOS(41)의 소스·드레인 사이가 오프되어 있기 때문에 저항(51)을 통해 NMOS(42)의 게이트 전압 V_G가 “L”로 된다. 그 때문에, NMOS(42)의 소스·드레인 사이가 오프되고, 저항(52)을 통해 출력단자(33)에서 V_DD레벨의 출력전압 V_O가 출력된다. V_DD가 V_TP=0.7V 이상으로 되는 구간 C에 있어서, PMOS(41)의 소스·드레인 간이 사이가 온되고, 해당 PMOS(41)의 온 저항과 저항(51)으로 분압된 게이트 전압 V_G이 NMOS(42)의 게이트에 인가된다. 이 게이트 전압 V_G가 NMOS(42)의 스레숄드 전압 V_TN=0.8V를 넘을 때까지는, 해당 NMOS(42)의 소스·드레인 사이가 오프되고, 저항(52)을 통해 V_DD레벨의 출력전압 V_O가 출력단자(33)에서 출력된다.

구간 D에 있어서는, 게이트 전압 V_G가 V_TN=0.8V를 넘으면, NMOS(42)의 소스·드레인 사이가 온되어, 출력단자(33)의 출력전압 V_O가 “L”로 된다. V_DD가 정상상태의 5V로 되는 구간 E에 있어서도, 출력전압 V_O가 “L”를 유지한다. 따라서, 전원투입시에 발생하는 “H”의 리세트 신호 RS를 이용하여 LSI 등의 초기설정을 행하면, 오토·크리어(파워온 리세트)로서 사용할 수가 있다.

이 제1실시예에서는 다음과 같은 이점을 갖고 있다.

종래의 제2도의 오토·크리어 회로에서는, V_DD가 V_TP+V_TN= 1.5V를 넘어서부터, 리세트 신호 RS가 해제되는데 대하여, 이 제1실시예에서는 V_DD가 V_TP를 넘고, 또한 게이트전압 V_G가 V_TN을 넘으면, 리세트 신호 RS가 해제된다. 또한, PMOS(41)의 온저항이 저항(51)에 비해 무시할 수 있는 값이 되도록 해당 저항(51)의 저항값를 설정하면, PMOS(41)의 소스·드레인 사이가 온으로 된 후의 게이트 전압 V_G는 V_DD레벨과 같아진다. 그 때문에, V_DD가 V_TP또는 V_TN중에서 어느것인가 높은 쪽의 값 0.8V를 넘으면, 리세트 신호 HS가 해제되게 된다.

이와 같이, 제1실시예에서는, PMOS(41)의 게이트를 제2전원전위 입력단자(32)에 접속하였기 때문에, 종래회로에 비해 PMOS(41)의 스레숄드 전압 V_TP만큼 낮은 전압값에서 리세트 신호 RS를 해제할 수 있다. 그 때문에, 저전압 구동의 회로에 있어서도 적용가능하다.

[제2실시예]

제7도는 본 발명의 제2실시예를 나타낸 오토·크리어 회로의 회로도로서, 제1실시예를 나타낸 제1도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제1전원전위 입력단자(31)에 V_SS를 인가함과 동시에, 제2전원전위 입력단자(32)에 V_DD를 인가한다. 또한, 제1도에서는 제1능동소자가 PMOS(41)로 구성되어 있었지만, 그것을 NMOS(61)로 구성함과 동시에, 제1도의 NMOS(42)로 구성된 제2능동소자를 PMOS(62)로 구성하고 있다.

즉, NMOS(61)의 소스(제1단자) 및 백게이트가 제1전원전위 입력단자(31)에 접속되고, 그것의 드레인(제2단자)이 저항(51)을 통해 제2전원전위 입력단자(32)에 접속됨과 동시에, 게이트(제3단자)가 해당 제2전원전위 입력단자(32)에 접속되어 있다. PMOS(62)의 소스(제1단자) 및 백게이트는 제2전원전위 입력단자(32)에 접속되고, 그것의 게이트(제3단자)가 NMOS(61)의 드레인 및 저항(51)의 접속점에 접속되어 있다. PMOS(62)의 드레인(제2단자)은, 출력단자(33)에 접속됨과 동시에, 저항(52)을 통해 제1전원전위 입력단자(31)에 접속되어 있다.

제8도는 제7도의 동작을 나타낸 전압파형도이다. 이 도면에서는, 단자(31)에 인가되는 V_SS, PMOS(62)의 게이트 전압 V_G및 출력전압 V_O가, 단자(32)에 인가되는 V_DD를 기준으로 하여 표시되어 있다. 그 때문에, 제6도의 전압파형과 정부(正負)가 역으로 되어 있다. 제8도 중에서, V_TN은 NMOS(61)의 스레숄드 전압, V_TP는 PMOS(62)의 스레숄드 전압이다. 이 도면을 참조하면서, 제7도의 동작을 설명한다.

제8도의 구간 A에 있어서, 전원 투입전에는 V_SS, V_G, V_O가 어느 것도 “H”(V_DD)로 되어 있다. 제8도의 구간 B에 있어서, 단자(31, 32) 사이에 전원을 투입하면, 단자(31)에 인가된 V_SS는, 제8도의 구간 B, C, D에 걸쳐 전원이 갖는 시정수에 근거하여 소정의 전위까지 하강한다. 구간 B에 있어서, V_SS가 NMOS(61)의 스레숄드 전압 V_TN까지 강하할 때까지는, 해당 NMOS(61)의 소스·드레인 사이가 오프되어, 저항(51)을 통해 PMOS(62)의 게이트전압 V_G가 V_DD레벨로 된다. 그 때문에, PMOS(62)의 소스·드레인 사이가 오프되고, 저항(52)을 통해 출력단자(33)에서 V_SS레벨의 출력전압 V_O가 출력된다.

제8도의 구간 C에 있어서, V_SS가 스레숄드 전압 V_TN보다 낮아지면, NMOS(61)의 소스·드레인 사이가 온되고, 해당 NMOS(61)의 온저항과 저항(51)으로 분압된 게이트 전압 V_G가 PMOS(62)의 게이트에 인가된다. 게이트 전압 V_G가 PMOS(62)의 스레숄드 전압 V_TP를 넘을 때까지는, 해당 PMOS(62)의 소스·드레인 사이가 오프되어 있기 때문에, 저항(52)을 통해 출력단자(33)에서 V_SS레벨의 출력전압 V_O가 출력된다.

제8도의 구간 D에 있어서는, 게이트전압 V_G가 PMOS(62)의 스레숄드 전압 V_TP를 넘으면, 해당 PMOS(62)의 소스·드레인 사이가 온되어, 출력단자(33)의 출력·전압 V_O는 “H”로 된다. 이 상태는 구간 E에 있어서도 유지된다.

따라서, 전원투입시에 발생하는 “L”의 리세트 신호 RS를 이용하여 LSI 등의 초기설정을 행하면, 오토·크리어(파워온 리세트)로서 사용할수 있어, 제1실시예를 나타낸 제1도와 동일한 작용효과가 얻어진다.

[제3실시예]

제9도는 본 발명의 제3실시예를 나타낸 오토·크리어 회로의 회로도로서, 제1실시예를 나타낸 제1도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제1도의 PMOS(41)의 드레인과 저항(51) 사이에 제4저항수단(예컨데, 저항)(53)이 직렬접속되고, 해당 저항 53과 51의 접속점이 NMOS의 게이트에 접속되어 있다. 저항 51과 53의 저항값는 예컨데 500KΩ이다.

제10도는 제9도의 동작을 나타낸 전압파형도로서, 이 도면을 참조하면서 제9도의 동작을 설명한다. 또한, 제1전원전위 입력단자(31)에 입력되는 V_DD는 예컨데 5V이다.

제10도의 구간 A에 있어서, 전원 투입전에는 V_DD, V_G, V_O는 “L”로 되어 있다. 전원이 투입되면, 단자(31)에 인가된 V_DD는 제10도의 구간 B, C, D에 걸쳐 전원이 갖는 시정수에 근거하여 5V까지 상승한다. 구간 B에 있어서, 단자(31)에 인가된 V_DD가 PMOS(41)의 스레숄드 전압 V_TP=0.7V를 넘을 때까지는 해당 PMOS(41)의 소스·드레인 사이가 오프되어 있기 때문에, 저항(51)을 통해 “L”의 게이트 전압 V_G가 NMOS(42)의 게이트에 인가된다. 그 때문에, NMOS(42)의 소스·드레인 사이는 오프되어, 저항(52)을 통해 출력단자(33)에서 V_DD레벨의 출력전압 V_O가 출력된다.

제10도의 구간 C에 있어서는, V_DD가 PMOS(41)의 스레숄드 전압 V_TP를 넘으면, 해당 PMOS41의 소스·드레인 사이가 온되어, 해당 PMOS(41)의 드레인 전압이 V_DD레벨로 된다. 이 드레인 전압 V_DD레벨은, 저항 53과 51로 분압되어, 1/2 V_DD레벨의 게이트 전압 V_G가 NMOS(42)의 게이트에 인가된다. 이 게이트 전압 V_G가 NMOS(42)의 스레숄드 전압 V_TN=0.7V를 넘을 때까지는 해당 NMOS(42)의 소스·드레인 사이가 오프되어 있기 때문에, 저항(52)을 통해 출력단자(33)에서 V_DD레벨의 출력전압 V_O가 출력된다.

제10도의 구간 D에 있어서, 게이트 전압 V_G가 V_TN을 넘으면(즉, V_DD가 1.4V로 되면), NMOS(42)의 소스·드레인 사이가 온되어, 출력단자(33)의 출력전압 V_O가 “L”로 된다. 이 상태는 구간 E에 있어서도 유지된다.

따라서, 전원 투입시에 발생하는 “H”의 리세트 신호 RS를 이용하여 LSI등의 초기설정을 행하면, 오토·크리어(파워온 리세트)로서 사용할 수 있다.

이 제3실시예에서는 제1실시예와 동일한 이점이 얻어진다. 또한, NMOS(42)의 게이트 전압 V_G는, V_DD를 저항 53과 51로 분압한 값이기 때문에, 저항 53과 51의 저항값의 비를 변화시키는 것에 의해, NMOS(42)를 온하기 위한 V_DD레벨의 값을 변화시킬 수 있다. 따라서, 리세트 신호 RS가 해제되는 전압값을 변화시킬 수 있다.

[제4실시예]

제11도는 본 발명의 제4실시예를 나타낸 오토·크리어 회로의 회로도로서, 제2실시예를 나타낸 제7도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제7도의 NMOS(61)의 드레인과 저항(51) 사이에 제9도의 제4저항 수단(예컨데, 저항)(53)이 접속되고, 해당 저항 53과 51의 접속점이 PMOS(62)의 게이트에 접속되어 있다.

제12도는 제11도의 동작을 나타낸 전압파형도이다. 이 도면에서는, 제8도와 마찬가지로, 제2전원전위 입력단자(32)에 인가되는 V_DD를 기준으로 하고, 제1전원전위 입력단자(31)에 인가되는 V_SS와, RMOS(62)의 게이트 전압 V_G와, 출력단자(33)의 출력전압 V_O가 표시되어 있다. 이 도면을 참조하면서 제11도의 동작을 설명한다.

제12도의 구간 A에 있어서는, 전원 투입전에는 V_SS, V_G, V_O, V_DD가 어느 것도 “H”이다. 제12도의 구간 B에 있어서, 전원이 투입되면, V_SS, V_G, V_O는 제2실시예와 동일한 전압파형으로 되지만, PMOS(62)의 게이트 전압 V_G의 전압간이 V_SS레벨을 저항 53과 51로 분압한 값으로 된다. 그 때문에, 제3실시예를 나타낸 제9도와 마찬가지로, 저항 53과 51의 저항비를 변화시키는 것에 의해 리세트 신호 RS가 해제되는 전압값을 변화시킬 수 있다.

이상과 같은 제1∼제4실시예에서는, 전원투입에 의해 V_DD가 급격하게 상승하는 경우(예컨데, 상승시간이 1μS 정도), 이 전원투입시에 LSI 등의 초기설정에 사용되고 있는 리세트 신호 RS가 출력되지 않고, 해당 LSI등의 초기설정이 행해지지 않은 경우가 생긴다. 이와 같이 V_DD가 급격하게 상승하는 경우에도, 확실하게 초기 설정을 위한 리세트 신호 RS가 출력되는 오토·크리어 회로에 대하여 이하 설명한다.

[제5실시예]

제13도는 본 발명의 제5실시예를 나타낸 오토·크리어 회로의 회로도로서, 제1실시예를 나타낸 제1도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제1도의 PMOS(41)의 드레인 및 저항(51)의 접속점과 NMOS(42)의 게이트 사이에, 제3저항수단(예컨데, 저항)(54)이 접속되어 있다. 또한, 저항(54) 및 NMOS(42)의 게이트의 접속점과 제2전원전위 입력단자(32) 사이에 용량수단(예컨데, 콘덴서)(71)이 접속되어 있다.

다음에 제13도에 나타낸 오토·크리어 회로의 동작을 제14도 및 제15도를 참조하면서 설명한다.

제14도는 전원투입에 의해 제1전원전위 입력단자(31)에 인가되는 V_DD의 상승이 완만한 경우의 제13도의 동작을 나타낸 전압파형도이고, 제15도는 V_DD의 상승이 급격한 경우의 제13도의 동작을 나타낸 또 다른 전압 파형도이다.

먼저, 제14도를 참조하면서, V_DD의 상승이 완만한 경우에 대해 설명한다. 제14도의 구간 A에 있어서, 전원 투입전에는 V_DD, V_G, V_O는 어느 것고 “L”로 된다. 전원투입에 의해, 단자(31)에 인가된 V_DD가 제14도의 구간 B, C, D를 거쳐 완만하게 소정의 전위까지 상승한다. 구간 B에 있어서, V_DD가 PMOS(41)의 스레숄드 전압 V_TP를 넘을 때까지는, 해당 PMOS(41)가 오프되어 있기 때문에, 저항(51,54)을 통해 NMOS(42)의 게이트 전압 V_G가 “L”로 된다. 그 때문에, NMOS(49)가 오프되어, 저항(52)을 통해 출력단자(33)에서 V_DD레벨의 출력전압 V_O가 출력된다.

제14도의 구간 C에 있어서, V_DD가 스레숄드 전압 V_TP를 넘으면, PMOS(41)가 온되어, 해당 PMOS(41)의 온저항과 저항(51)으로 분압된 게이트 전압 V_G가 NMOS(42)의 게이트에 인가된다. 게이트 전압 V_G가 NMOS(42)의 스레숄드 전압 V_TN을 넘을 때까지는, 해당 NMOS(42)가 온되어 있기 때문에, 저항(52)를 통해 출력단자(33)에서 V_DD레벨의 출력전압 V_O가 출력된다. 제14도의 구간 D에 있어서, 게이트 전압 V_G가 NMOS(42)의 스레숄드 전압 V_TN을 초과하면, 해당 NMOS(42)의 소스·드레인 사이가 온되어, 출력단자(33)의 출력전압 V_O는 “L”로 된다. 이 “L”의 출력전압 V_O는, 제14도의 구간 E에 있어서 V_DD가 정상상태까지 상승한 후에도 유지된다.

다음에, 제15도를 참조하면서 V_DD의 상승시간이 급격한 경우(예컨데, 1μS 정도)에 대하여 설명한다.

제15도의 구간 A에 있어서, 전원 투입전에는 V_DD, V_G, V_O는 어느 것도 “L”로 되어 있다. 전원은 투입하면, 단자(31)에 인가된 V_DD가 제15도의 구간 B, F, G에 걸처 급격하게 소정의 전위까지 상승한다. 구간 B에 있어서, V_DD가 PMOS(41)의 스레숄드 전압 V_TP를 넘을 때까지는, 해당 PMOS(41)가 오프되어, 저항(51,54)을 통해 NMOS(42)의 게이트 전압 V_G가 “L”로 된다. 그 때문에, NMOS(42)는 오프되어, 저항(52)을 통해 출력단자(33)에서 V_DD레벨의 출력전압 V_O가 출력된다. 구간 F에 있어서는, V_DD가 스레숄드 전압 V_TP를 넘으면, PMOS(41)의 소스·드레인 사이가 온되어, 해당 PMOS(41)의 드레인 전압이, V_DD를 해당 PMOS(41)의 온저항과 저항(51)으로 분압된 전위로 된다. 그렇지만, NMOS(42)의 게이트 전압 V_G는 저항(54)과 콘덴서(71)의 시정수에 따라 제15도의 구간 F, G, H에 있어서 상승하여 간다.

제15도의 구간 F, G에 있어서, 게이트 전압 V_G가 스레숄드 전압 V_TN을 넘을 때까지는, NMOS(49)가 오프되어 있기 때문에, 저항(52)을 통해 출력단자(33)에서 V_DD레벨의 출력전압 V_O가 출력된다. 구간 H에 있어서, 게이트 전압 V_G가 NMOS(42)의 스레숄드 전압 V_TN을 넘으면, 해당 NMOS(45)의 소스·드레인 사이가 온되어, 출력단자(33)의 출력전압 V_O는 “L”로 된다. 이 “L”은 게이트 전압 V_G가 정상상태까지 상승하는 구간 I에 있어서도 유지된다. 따라서, 전원 투입시에 출력단자(33)에 발생하는 “H”의 리세트 신호 RS를 이용하여 LSI 등의 초기설정을 행하면, 오토·크리어 회로로서 사용가능하다.

이 제5실시예에서는 다음과 같은 이점을 갖고 있다.

NMOS(42)의 스레숄드 전압 V_TN을 예컨데 0.7V로 한 경우, 제1실시예를 나타낸 제1도와 같이, 저항(54)과 콘덴서(71)가 없을 때에는, 리세트 신호 RS의 출력되는 시간이 약 17nS 정도로 된다. 그런데, 본 실시예와 같이, NMOS(42)의 게이트에 저항(54) 및 콘덴서(71)를 접속하고, 예컨데, 저항(54)을 500KΩ, 콘덴서(71)를 12pF으로 하면, 해당 NMOS(42)의 게이트에 인가되는 게이트 전압 V_G가 0.7V까지 상승하는데 필요한 시간이 약 1μS로 된다. 그 때문에, 리세트 신호 RS의 출력되는 시간은, 약 1.1μS로 되어, 회로의 초기화가 확실하게 행해진다.

이와 같이 본 실시예에서는, V_DD의 상승이 급격할 때에는, 초기설정의 리세트 신호 RS가 해제될 때까지의 시간이 저항(54)과 콘덴서(71)의 시정수에 의존하므로, V_DD의 상승이 급격한 회로에 있어서도 적용가능하다.

[제6실시예]

제16도는 본 발명의 제6실시예를 나타낸 오토·크리어 회로의 회로도로서, 제5실시예를 나타낸 제13도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제13도의 제1능동소자인 PMOS(41) 대신에 NMOS(61)가 설치되는 동시에, 제13도의 제2능동소자인 NMOS(42) 대신에 PMOS(62)가 설치되어 있다. 또한, 제1전원전위 입력단자(31)에는 V_SS가, 제2전원전위 입력단자(32)에는 V_DD가 인가되도록 되어 있다.

즉, NMOS(61)의 소스(제1단자) 및 백게이트는 제1전원전위 입력단자(32)에 접속되고, 드레인(제2단자)가 저항(51)을 통해 제2전원전위 입력단자(32)에 접속되는 동시에, 게이트가 해당 제2전원전위 입력단자(32)에 접속되어 있다. NMOS(61)의 드레인과 저항(51)의 접속점은 저항(54)을 통해 PMOS(62)의 게이트(제3단자)에 접속되어 있다. PMOS(62)의 소스(제1단자) 및 백게이트는 제2전원전위 입력단자(32)에 접속되고, 드레인 (제2단자)이 출력단자(33)에 접속되는 동시에, 저항(52)을 통해 제1전원전위 입력단자(31)에 접속되어 있다.

다음에, 제16도에 나타낸 오토·크리어 회로의 동작을 제17도 및 제18도를 참조하면서 설명한다.

제17도는 단자(32)에 인가되는 V_DD를 기준으로 하여 단자(31)에 인가되는 V_SS의 하강(즉, V_DD의 상승)이 완만한 경우의 제16도의 동작을 나타낸 전압파형도이다. 제18도는 V_DD를 기준으로 하여 V_SS의 하강(즉, V_DD의 상승)이 급격한 경우의 제16도의 동작을 나타낸 또 다른 전압파형도이다.

우선, 제17도를 참조하면서 V_SS의 하강이 완만한 경우에 대하여 설명한다. 제17도의 구간 A에 있어서는, 전원 투입전에는 V_DD, V_G, V_O는 어느 것도 “O”V(“L”)로 되어 있다. 전원을 투입하면, 단자(31)에 인가되는 V_SS는 제17도의 구간 B, C, D에 걸쳐 완만하게 소정의 전위까지 하강한다. 구간 B에 있어서, 전위차 V_DD-V_SS가 NMOS(61)의 스레숄드 전압 V_TN보다 작을 때에는 해당 NMOS(61)가 오프되어, V_DD레벨의 게이트 전압 V_G가 PMOS(62)의 게이트에 인가된다. 그 때문에, PMOS(61)가 오프되어, 저항(52)을 통해 출력단자(33)에서 V_SS레벨의 출력전압 V_O가 출력된다.

제17도의 구간 C에 있어서, 전위차 V_DD-V_SS가 스레숄드 전압 V_TN보다 커지면, NMOS(61)의 소스·드레인 사이가 온되고, 해당 전위차 V_DD-V_SS가 해당 NMOS(61)의 온저항과 저항(51)으로 분압된 게이트 전압 V_G가 PMOS(62)의 게이트에 인가된다. 이 게이트 전압 V_G가 PMOS(딘)의 스레숄드 전압 V_TP를 넘을 때까지는, 해당 PMOS(62)가 오프되어, 저항(52)을 통해 출력단자(33)에서 V_SS레벨의 출력전압 V_O가 출력된다. 제17도의 구간 D에 있어서, 게이트전압 V_G가 스레숄드 전압 V_TP를 넘으면, PMOS(62)의 소스·드레인 사이가 온되어, 출력단자(33)의 출력전압 V_O는 “H”(V_DD)로 된다. 이 상태는 제17도의 구간 E에 있어서 V_SS가 정상상태까지 하강한 후에도 유지된다.

다음에, 제18도를 참조하면서 V_SS의 상승이 급격한 경우에 대하여 설명한다. 제18도의 구간 A에 있어서, 전원 투입전에는 V_SS, V_G, V_O는 어느 것도 “O”V(“L”)이다. 전원이 투입되면, V_SS는 제18도의 구간 B, F에 걸쳐 급격하게 하강한다. 구간 B에 있어서, 전위차 V_DD-V_SS가 V_TN을 넘을 때까지는, NMOS(61)가 오프되고, V_DD레벨의 게이트전압 V_G가 PMOS(62)의 게이트에 인가된다. 그 때문에, PMOS(62)가 오프되어, 저항(52)을 통해 출력단자(33)에서는 V_SS레벨의 출력전압 V_O가 출력된다.

제18도의 구간 F에 있어서, 전위차 V_DD-V_SS가 V_TN보다 커지면, NMOS(61)의 소스·드레인 사이가 온되고, 해당 드레인전압이 전위차 V_DD-V_SS를 해당 NMOS(61)의 온저항과 저항(51)으로 분압된 값이 된다. NMOS(61)의 드레인 전압은 저항(54)을 통해 게이트 전압 V_G의 형태로 PMOS(62)의 게이트에 인가되지만, 이 게이트 전압 V_G는 저항(54)과 콘덴서(71)에 의한 시정수에 근거하여 하강한다.

제18도의 구간 G에 있어서, 게이트 전압 V_G가 PMOS(62)의 스레숄드 전압 V_TP를 넘을 때까지는, 해당 PMOS(62)가 오프되어 있기 때문에, 저항(52)을 통해 출력단자(33)에서 V_SS레벨의 출력전압 V_O가 출력된다. 제18도의 구간 H에 있어서, 게이트 전압 V_G가 V_TP를 넘으면, PMOS(62)의 소스·드레인 사이가 온되고, 출력단자(33)의 출력전압 V_O가 “H”(V_DD)로 되어, 그 상태가 제18도의 구간 I에 있어서도 유지된다.

따라서, 전원투입시에 출력단자(33)에서 발생하는 “L”의 리세트 신호 RS를 이용하여 LSI등의 초기화를 행하면, 오토·크리어 회로로서 사용가능하고, 제5실시예와 동일한 이점이 얻어진다.

[제7실시예]

제19도는 본 발명의 제7실시예를 나타낸 오토·크리어 회로의 회로도로서, 제5실시예를 나타낸 제13도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제13도의 PMOS(41)의 드레인과 저항 51 및 54의 접속점 사이에 저항(53)이 접속되어 있다.

다음에, 제19도에 나타낸 오토·크리어 회로의 동작을 제20도 및 제21도를 참조하면서 설명한다.

제20도는 제2전원전위 입력단자(32)에 인가되는 V_SS를 기준으로 하여 제1전원전위 입력단자(31)에 입력되는 V_DD의 상승이 완만한 경우의 제19도의 동작을 나타낸 전압파형도이다. 제21도는 V_SS를 기준으로 하여 V_DD의 상승이 급격한 경우의 제19도의 동작을 나타낸 또 다른 전압파형도이다.

우선, 제20도를 참조하면서 V_DD의 상승이 완만한 경우에 대하여 설명한다. 제20도의 구간 A에 있어서, 전원 투입전에는 V_DD, V_G, V_O는 어느 것도 “L”이다. 전원을 투입하면, 단자(31)에 인가된 V_DD는 전원이 갖는 시정수에 근거하여 제20도의 구간 B, C, D에 걸쳐 완만하게 소정의 전위까지 상승한다. 구간 B에 있어서, V_DD가 PMOS(41)의 스레숄드 전압 V_TP를 넘을 때까지는 해당 PMOS(41)가 오프되어 있다. 구간 C에 있어서, V_DD가 스레숄드 전압 V_TP을 가하면, NMOS(41)의 소스·드레인 사이가 온되고, V_DD를 저항 53과 51으로 분압된 전압이 게이트 전압 V_G로서 NMOS(42)의 게이트에 인가된다. 게이트전압 V_G가 NMOS(42)의 스레숄드 전압 V_TN을 넘을 때까지, 해당 NMOS(42)가 오프되어 있기 때문에, 저항(52)을 통해 출력단자(33)에서 V_DD레벨의 출력전압 V_O가 출력된다.

제20도의 구간 D에 있어서, 게이트전압 V_G가 스레숄드 전압 V_TN을 넘으면, NMOS(42)의 소스·드레인 사이가 온되어, 출력단자(33)의 출력전압 V_O가 “L”로 된다. 이 상태는 V_DD가 소정의 전위까지 상승하는 제20도의 구간 E에 있어서 유지된다.

다음에, 제21도를 참조하면서 V_DD의 상승이 급격한 경우에 대하여 설명한다. 제21도의 구간 A에 있어서, 전원 투입전에는 V_DD, V_G, V_O는 어느 것도 “L”로 되어 있다. 전원을 투입하면, 단자(31)에 인가된 V_DD는 제21도의 구간 B, F에 걸처 급격하게 소정의 전위까지 상승한다. 구간 B에 있어서, V_DD가 PMOS(41)의 스레숄드 전압 V_TP를 넘을 때까지는, 해당 PMOS(41)가 오프되어 있다.

제21도의 구간 F에 있어서, V_DD가 스레숄드 전압 V_TP를 넘으면, PMOS(41)의 소스·드레인 사이가 온된다. 이때, V_DD가 저항 53과 51로 분압된 게이트 전압 V_G가 NMOS(42)의 게이트에 인가되지만, 이 게이트 전압 V_G는 저항(54)과 콘덴서(71)의 시정수에 따라 상승한다. 게이트전압 V_G가 NMOS(42)의 스레숄드 전압 V_TN을 넘을 때까지는, 해당 NMOS(42)가 오프되기 때문에, 저항(52)을 통해 출력단자(33)에서 V_DD레벨의 출력전압 V_O가 출력된다.

제21도의 구간 H에 있어서, 게이트 전압 V_G가 스레숄드 전압 V_TN을 넘으면, NMOS(42)의 소스·드레인 사이가 온되어, 출력단자(33)의 출력전압 V_O는 “L”로 된다. 이 상태는 게이트 전압 V_G가 소정의 전위까지 상승한 후의 제21도의 구간 I에 있어서도 유지된다. 따라서, 전원투입시에 출력단자(33)에서 발생하는 “H”(V_DD)의 리세트 신호 RS를 이용하여 LSI 등의 초기화를 행할 수 있다.

이 제7실시예에서는, 제5실시예에 비해, NMOS(42)의 게이트 전압 V_G가 저항 53과 51의 분압된 값으로 되기 때문에, 리세트 신호 RS가 해제될 때의 V_DD레벨이 높아진다. 더구나, 저항 51과 53의 한쪽 또는 양쪽을 예컨데 가변저항으로 하는 것에 의해, 리세트 신호 RS가 해제되는 V_DD레벨을 임의로 변경할 수 있다.

[제8실시예]

제22도는 본 발명의 제8실시예를 나타낸 오토·크리어회로의 회로도로서, 제6실시예를 나타낸 제16도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다. 이 오토·크리어 회로에서는, 제16도에 나타낸 NMOS(61)의 드레인과, 저항 51 및 54의 접속점 사이에 저항(53)이 접속되어 있다.

다음에, 제22도에 나타낸 오토·크리어 회로의 동작을 제23도 및 제24도를 참조하면서 설명한다.

제23도는 제2전원전위 입력단자(32)에 인가되는 V_DD를 기준으로 하여 제1전원전위 입력단자(31)에 입력되는 V_SS의 하강(즉, V_DD의 상승)이 완만한 경우의 제22도의 동작을 나타낸 전압파형도이다. 제24도는 V_DD를 기준으로 하여 V_SS의 하강(즉, V_DD의 상승)이 급격한 경우의 제22도의 동작을 나타낸 또 다른 전압파형도이다.

이 오토·크리어 회로에서는, 제23도 및 제24도에 도시한 것 같이, V_SS, V_G, V_O가 제7실시예를 나타낸 제20도 및 제21도와 정부가 역으로 된 동작파형으로 된다. 그리고, 제7도의 실시예와 MOSFET의 극성이 다른 것의, 그것의 제7실시예와 거의 마찬가지로, PMOS(62)의 게이트 전압 V_G가 저항 53과 51로 분압된 값으로 된다. 따라서, 제7실시예와 마찬가지로, 저항 53과 51의 저항비를 변화시키는 것에 의해 리세트 신호 RS가 해제되는 전압값을 변화시킬 수 있다.

이상과 같이 제13도, 제16도, 제19도 및 제22도의 오토·크리어 회로에서는, 제2능동소자인 NMOS(42) 또는 PMOS(62)의 게이트에 저항(54) 및 콘덴서(71)가 접속되어 있기 때문에, V_DD의 상승이 급격한 경우, 리세트 신호 RS가 해제될 때까지의 시간이 해당 저항(54)과 콘덴서(71)의 시정수에 의존하므로, V_DD의 상승이 급격한 회로에 있어서도 적용가능하다. 그런데, 이들 회로에서는, V_DD가 정상상태에서 순간적으로 저하한 경우에는, 콘덴서(71)에 전하가 충전(축적)되어 있기 때문에, 해당 콘덴서(71)가 방전될 때까지는 리세트 신호 RS가 출력되지 않으므로, 문제가 생긴다. 따라서, 순간적인 V_DD의 저하시(예컨데, 4μS 정도의 V_DD의 단절시)에도, 리세트 신호 RS 를 출력할 수 있는 회로에 대하여 이하 설명한다.

[제9실시예]

제25도는 본 발명의 제9실시예를 나타낸 오토·크리어 회로의 회로도로서, 제5실시예를 나타낸 제13도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제13도의 저항(54)과 NMOS(42)의 게이트의 접속점에, 다이오드수단(예컨데, 다이오드)(72)의 애노드가 접속되고, 그것의 캐소드가 제1전원전위 입력단자(31)에 접속되어 있다.

다음에, 제25도에 나타낸 오토·크리어 회로의 동작을 제26도 및 제27도를 참조하면서 설명한다.

제26도는 제2전원전위 입력단자(32)에 인가되는 V_SS를 기준으로 하여, 제1전원전위 입력단자(31)에 인가되는 V_DD의 상승이 완만한 경우의 V_DD, NMOS(42)의 게이트 전압 V_G및 출력단자(%)의 출력전압 V_O를 나타낸 전압파형도이다. 제27도는 V_SS를 기준으로 하여 V_DD의 상승이 급격한 경우의 V_DD, V_G, V_O의 또 다른 전압파형도이다. 또한, 제26도 및 제27도 중의 A∼T는 전압파형의 각 타이밍 구간이다.

제26도 및 제27도에 있어서, 전원이 투입되어, 단자(31)에 인가된 V_DD가 정상상태로 되기까지의 V_DD, V_G, V_O의 파형은, 제5실시예의 파형도인 제14도 및 제15도의 경우와 같다(제26도의 구간 A, B, C, D, E, 제27도의 구간 A, B, F, G, H, I). 그후, 제26도 또는 제27도의 구간 J에 있어서, 전원이 순간 정전하면, V_DD도 저하되어, 전원의 시정수에 근거하여 재차 상승한다. 이 전원 순간차단시의 동작을 이하 설명한다(제26도의 구간 J, K, L, M, N, O, P, Q, R, 제27도의 구간 J, K, L, M, N, O, P, Q, S).

제26도의 구간 J 또는 제27도의 구간 J에 있어서, 전원의 순간차단에 의해 V_DD가 소정의 전위(예컨데, 5V)에서 저하하면, 콘덴서(71)에 충전된 전하(축적전하)가 흘러나와 방전이 개시된다. 이 방전전류는 콘덴서(71)에 충전된 전위가 PMOS(41)의 드레인 전위와의 전위차를 저항(54)의 저항값로 나눈 값으로 된다.

예컨데, 다이오드(72)의 스레숄드 전압을 0.7V라 하면, V_DD의 레벨이 콘덴서(71)의 전위보다 0.7V 이하로 내려가면, 해당 콘덴서(71)의 축적전하가 해당 다이오드(72)를 통해 방전된다. 그 때문에 콘덴서(71)의 V_G측 전위는 V_DD레벨보다 해당 다이오드(72)의 스렛숄드 전압 0.7V 만큼 높은 전위에서, 해당 콘덴서(71)의 전위가 저하한다(제26도의 구간 K, L, M, 제27도의 구간 K, L, M). V_DD레벨이 OV로 되었을 때의 콘덴서(71)의 V_G측 전위는 0.7V로 된다.

그리고, 다이오드(72)에 전류가 흐르지 않게 되고, 콘덴서(71)의 방전이 저항(54,51)을 통해 행해진다(제26도의 구간 N, O, 제27도의 구간 N, O). 예컨데, 저항 51과 54를 500KΩ, 콘덴서(71)를 3pF, NMOS(42)가 확실하게 오프되는 게이트 전압 V_G를 0.2V라 하면, 방전에 의해 콘덴서(71)의 V_G측 전위가 0.7V에서 0.2V까지 저하할 때까지의 시간은 약 3.8μS가 된다. 게이트 전압 V_G가 0.2V 정도까지 저하하면, NMOS(42)는 확실하게 오프되지만, 이미 V_DD레벨이 OV이 되어 있기 때문에, 출력단자(33)에서 “L”의 출력전압 V_O가 출력된다. 그후, 전원의 순간차단이 회귀하여 V_DD가 전원이 갖는 시정수에 근거하여 상승하면, 전원투입시와 같은 파형이 출력전압 V_O및 게이트 전압 V_G에 발생한다(제26도의 구간 O, P, Q, R, 제27도의 구간 O, P, Q, S, T).

이 제9실시예에서는 다음과 같은 이점을 갖고 있다.

만약 가정하여, 다이오드(72)가 설치되어 있지 않다고 하면, 전원순간차단에 의해 V_DD레벨이 OV로 된 후에 게이트 전압 V_G가 0.2V로 되기까지의 방전시간은, 이 경우에는 약 9.2μS이다. 그 때문에, 다이오드(72)를 접속하는 것에 의해, 전원 순간차단에 대해 보다 확실하게 대응할 수 있다. 이와 같이, 본 실시예에서는 다이오드(72)를 설치하였기 때문에, 전원투입시의 V_DD의 상승이 급격하였어도, 확실하게 리세트 신호 RS를 출력할 수 있는 것뿐 아니라, 전원의 순간차단시에 있어서의 V_DD의 저하시에 있어서도 리세트 신호 RS를 확실하게 출력가능하다.

[제10실시예]

제28도는 본 발명의 제10실시예를 나타낸 오토·크리어 회로의 회로도로서, 제9실시예를 나타낸 제25도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제25도에 나타낸 제1능동소자의 PMOS(41) 대신에 NMOS(61)를 설치하고, 제25도에 나타낸 제2능동소자의 NMOS(42) 대신에 PMOS(62)를 설치하고 있다. 또한, 제25도의 다이오드(72)를 역방향으로 접속함과 동시에, 제1전원전위 입력단자(31)에 V_SS를, 제2전원전위 입력단자(32)에 V_DD를 인가하도록 되어 있다.

즉, NMOS(61)의 소스(제1단자) 및 백게이트는 단자(31)에 접속되고, 게이트(제3단자)가 단자(32)에 접속되는 동시에, 드레인(제2단자)이 저항(51)을 통해 해당 단자(32)에 접속되어 있다. NMOS(61)의 드레인과 저항(51)의 접속점은 저항(54)을 통해 콘덴서(71), 다이오드(72)의 캐소드 및 PMOS(62)의 게이트(제3단자)에 접속되어 있다. PMOS(62)의 소스(제1단자) 및 백게이트는 단자(32)에 접속되고, 드레인이 출력단자(33)에 접속되는 동시에, 저항(52)을 통해 단자(31)에 접속되어 있다. 다이오드(72)의 애노드는 단자(31)에 접속되어 있다.

다음에, 제28도에 나타낸 오토·크리어 회로의 동작을 제29도 및 제30도를 참조하면서 설명한다.

제29도는 단자(32)에 인가되는 V_DD를 기준으로 하여 단자(31)에 인가되는 V_SS의 상승(즉, V_DD의 상승)이 완만한 경우의 제28도의 동작을 나타낸 전압 파형도이다. 제30도는 V_DD를 기준으로 하여 V_SS의 상승(즉, V_DD의 상승)이 급격한 경우의 제28도의 동작을 나타낸 또 다른 전압파형도이다. 이들 제29도 및 제30도는 제9실시예를 나타낸 제26도 및 제27도에 대하여 정부가 역의 파형으로 되어 있다.

전원이 투입되어, 단자(31)에 인가되는 V_SS가 정상상태로 될 때까지의 V_SS, V_G, V_O의 동작파형은, 제9실시예를 나타낸 제26도 및 제27도를 정부 역방향으로 한 동작파형과 동일하다(제29도의 구간 A, B, C, D, E, 제30도의 구간 A, B, F, G, H, I).

전원이 순간차단하면, 단자(31)에 인가된 V_SS가 상승하고, 전원이 갖는 시정수에 근거하여 재차 하강한다.(제29도의 구간 J, K, L, M, N, O, P, Q, R, 제30도의 구간 J, K, L, M, N, O, P, Q, S, T). 여기에서, V_SS와 콘덴서(71)의 축적 전하에 의해 인가된 PMOS(62)의 게이트 전압 V_G과의 차이가, 다이오드(72)의 스레숄드 전압을 넘을 때까지는, 해당 다이오드(72)에 전류가 흐르지 않기 때문에, 해당 콘덴서(71)의 축적전하가 거의 방전되지 않는다(제29도, 제30도의 구간 J).

전위차 V_SS-V_G가 다이오드(72)의 스레숄드 전압을 넘는 값까지 V_SS가 상승하면, 해당 다이오드(72)에 전류가 흘러, 콘덴서(71)의 축적전하가 급속하게 방전된다(제29도, 제30도의 구간 K, L, M). 전위차 V_G-V_DD가 다이오드(72)의 스레숄드 전압의 값이 될 때까지 게이트 전압 V_G이 상승하면, 해당 다이오드(72)에는 전류가 흐르지 않게 된다. 그 때문에, 콘덴서(71)의 축적전하는 저항(54, 51)을 통해 방전되기 때문에, 그것의 방전이 완만해져 게이트 전압 V_G의 상승도 완만하게 된다(제29도, 제30도의 구간 N).

그후, 전원의 순간차단이 회복되어 단자(31)에 인가된 V_SS가 상승하면, 전원의 투입시와 동일하도록 리세트 신호 RS가 출력단자(33)에서 출력된다(제29도의 구간 O, P, Q, R, 제30도의 구간 O, P, Q, S, T). 따라서, 제9실시예와 거의 동일한 작용, 효과가 얻어진다.

[제11실시예]

제31도는 본 발명의 제11실시예를 나타낸 오토·크리어 회로의 회로도로서, 제9실시예를 나타낸 제25도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제25도의 PMOS(41)의 드레인과, 저항 51 및 54의 접속점 사이에 저항(53)이 접속되어 있다.

제32도는 제2전원전위 입력단자(32)에 인가되는 V_SS를 기준으로 하여, 제1전원전위 입력단자(31)에 입력되는 V_DD의 상승이 완만한 경우의 제31도의 동작을 나타낸 전압 파형도이다. 제33도는 V_SS를 기준으로 하여 V_DD의 상승이 급격한 경우의 제31도의 동작을 나타낸 또 다른 전압파형도이다.

이 오토·크리어 회로에서는, 저항 53과 51로 분압된 게이트 전압 V_G가 NMOS(42)의 게이트에 인가되는 점을 제외하고는, 제9실시예와 동일한 동작을 행한다. 그리고, 저항 53과 51의 분압된 게이트 전압 V_G가 NMOS(42)의 게이트에 인가되기 때문에, 리세트 신호 RS가 해제될 때의 V_DD레벨이 높아진다. 더구나, 저항 53과 51의 한쪽 또는 양쪽을 가변저항으로 하는 것에 의해, 리세트 신호 RS가 해제되는 V_DD레벨을 변화시킬 수 있다.

[제12실시예]

제34도는 본 발명의 제12실시예를 나타낸 오토·크리어 회로의 회로도로서, 제10실시예를 나타낸 제28도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제28도에 나타낸 NMOS(61)의 드레인 (제2단자)과, 저항 51 및 54의 접속점 사이에 저항(53)이 접속되어 있다.

제35도는 제2전원전위 입력단자(32)에 인가되는 V_DD를 기준으로 하여 제1전원전위 입력단자(31)에 인가되는 V_SS의 하강(즉, V_DD의 상승)이 완만한 경우의 제34도의 동작을 나타낸 전압파형도이다. 제36도는 V_DD를 기준으로 하여 V_SS의 하강(즉, V_DD의 상승)이 급격한 경우의 제34도의 동작을 나타낸 또 다른 전압파형도이다.

이 오토·크리어 회로에서는, 저항 53과 51로 분압된 게이트 전압 V_G가 PMOS(62)의 게이트에 인가된다는 점을 제외하고는 제10실시예와 동일한 동작을 행한다. 더구나, 저항(53)을 설치하고 있기 때문에, 제11실시예를 나타낸 제31도와 동일한 이점도 갖는다.

이상과 같이, 제25도, 제28도, 제31도 및 제34도에서는, 콘덴서(71)에 다이오드(72)를 접속하였기 때문에, V_DD의 상승이 급격하여도 리세트 신호 RS를 출력가능하고, 더구나 전원의 순간차단에 의해 순간적으로 V_DD가 저하하여도 리세트신호 RS를 확실하게 출력할 수 있다.

다음에, 제1∼제12실시예의 오토·크리어 회로를 포함하는 LSI 등을 평가하는 경우 등에서, 소비전류를 “O”으로 하기 위한 회로구성에 대하여 이하 설명한다.

[제13실시예]

제37도는 본 발명의 제13실시예를 나타낸 오토·크리어 회로의 회로도로서, 제1실시예를 나타낸 제1도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에는 제1도에 나타낸 PMOS(41)의 게이트(제3 단자)가 제어신호 입력단자(81)에 접속되고, 출력단자(33)가 2입력 AND 게이트(91)의 제1입력단자에 접속되는 동시에, 제2입력단자가 또 다른 제어신호 입력단자(82)에 접속되어 있다. 이 2입력 AND 게이트(91)의 출력측은 출력단자(53)에 접속되어 있다.

이 오토·크리어 회로에서는, 제어신호 입력단자 81에 “L”의 제어신호를 입력하면, PMOS(41)의 소스·드레인 사이가 온되어, 제1실시예를 나타낸 제1도의 회로와 동일한 동작을 행한다.

제어신호 입력단자(81)에 “H”의 제어신호를 입력하면, PMOS(41)의 소스·드레인 사이가 오프되고, 저항(51)을 통해 V_SS레벨의 게이트 전압 V_G가 NMOS(42)의 게이트에 인가된다. 그러면, NMOS(42)의 소스·드레인 사이도 오프되기 때문에, 제1전원전위 입력단자(31)와 제2전원전위 입력단자(32) 사이에 전류가 흐르지 않게 되어, 소비전류가 “O”으로 된다. 따라서, 이 오토·크리어 회로를 내장한 LSI등의 스태틱 소비전류 I_DD의 평가를 행하는 경우, 그 스태틱 소비전류 I_DD의 양품/불량품의 판정의 측정값을 낮은 전류 값까지 내릴 수 있어, 신뢰성 저하의 원인이 되는 포토리소그래피 결함 등의 불량품을 제거하는 것이 가능하게 된다.

그런데, 상기와 같은 스태틱 소비전류 I_DD를 평가할 때, 출력단자(33)에서 “H”의 리세트 신호 RS가 출력되어, LSI 등의 내부회로가 초기설정되어 버린다. 그 때문에, 제어신호 입력단자(81)의 제어신호가 “H”일 때에는 LSI 등의 내부회로를 초기설정하기 위한 리세트 신호 RS가 출력되지 않도록 할 필요가 있다. 그래서, 출력단자(33)의 출력측에 AND게이트(91)를 접속하고 있다. 그 때문에, 스태틱 소비전류 I_DD의 평가를 행하는 경우, 제어신호 입력단자(81)에 “H”의 제어신호를 입력하는 동시에, 그것의 역상의 제어신호를 제어신호 입력단자(82)에 인가한다. 그러면, AND 게이트(91)가 닫혀, 출력단자(83)에서 “H”이 리세트 신호 RS가 출력되지 않기 때문에, LSI 등의 내부회로가 초기화되지 않는다.

이와 같이, AND 게이트(91)의 출력단자(83)에서 출력되는 신호를 LSI 등의 내부회로의 초기설정에 사용하면, 스태틱 소비전류 I_DD의 측정값을 출력단자(83)에서 “H”의 리세트신호 RS가 출력되지 않도록 제어가능하게 된다. 또한, 스태틱 소비전류 I_DD의 측정은 한 후, 리세트 신호 RS가 정상으로 출력되는지 아닌지의 측정을 하는 것도 가능하게 된다.

[제14실시예]

제38도는 본 발명의 제14실시예를 나타낸 오토·크리어 회로의 회로도로서, 제2실시예를 나타낸 제7도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제7도에 나타낸 NMOS(61)의 게이트에 제어신호 입력단자(81)가 접속되고, 출력단자(33)가 2 입력 OR 게이트(92)의 제1입력단자에 접속되고, 제2입력단자가 또 다른 제어신호 입력단자(82)에 접속되고, 다시 그것의 출력측이 출력단자(83)에 접속되어 있다.

이 오토·크리어 회로에서는, 제어신호 입력단자(81)에 “H”의 제어신호를 입력하면, NMOS(61)의 소스·드레인 사이가 오프되어, 제2실시예를 나타낸 제7도의 회로와 동일한 동작을 행한다.

LSI 등의 스태틱 소비전류 I_DD의 평가를 행하는 경우, 제어신호 입력단자에 “L”의 제어신호를 입력하면, NMOS(61)의 소스·드레인 사이가 오프되어, 저항(51)을 통해 V_DD레벨의 게이트 전압 V_G에 의해 PMOS(62)의 소스·드레인 사이도 오프상태로 된다. 그 때문에, 제2전원전압 입력단자(32)와 제1전원전압 입력단자(31) 사이의 소비전류가 “O”로 된다.

그런데, 이 상태에서는 출력단자(33)에서 “L”의 리세트 RS 신호가 출력되어 LSI 등의 내부회로가 초기화되어 버리기 때문에, 제어신호 입력단자(81)의 제어신호가 “L”일 때에는 LSI 등의 내부회로에 대한 초기설정을 위한 리세트 신호 RS가 출력되지 않도록 할 필요가 있다. 따라서, 출력단자(33)에 OR게이트(92)를 접속하고, 그 출력단자(83)의 출력신호를 LSI등의 내부회로의 초기설정에 사용한다. 이와같이 하면, 스태틱 소비전류 I_DD를 평가하는 경우, 제어신호 입력단자(81)에 “L”의 제어신호를 입력하는 것과 동시에 그것의 역상의 제어신호를 또 다른 제어신호 입력단자(82)에 입력한다. 그러면, OR게이트(92)가 닫혀, 출력단자(83)에서 리세트 신호 RS가 출력되지 않기 때문에, 제13실시예를 나타낸 제37도와 동일한 이점이 얻어진다.

[제15실시예]

제39도는 본 발명의 제15실시예를 나타낸 오토·크리어 회로의 회로도로서, 제3실시예를 나타낸 제9도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제9도에 나타낸 PMOS(41)의 게이트(제3단자)가 제어신호 입력단자(81)에 접속되어 있다.

이 오토·크리어 회로에서는, 제어신호 입력단자(81)에 “L”의 제어신호를 입력하면, PMOS(41)가 온되어, 제3실시예를 나타낸 제9도의 회로와 동일한 동작을 행한다. 스태틱 소비전류 I_DD의 평가를 행하는 경우, 제어 신호 입력단자(81)에 “H”의 제어신호를 입력하면, PMOS(41)가 오프되기 때문에, 저항(51)을 통해 V_SS레벨의 게이트 전압 V_G에 의해 NMOS(42)도 오프된다. 그 때문에, 제1전원전위 입력단자(31)와 제2전원전위 입력단자(32) 사이에 전류가 흐르지 않게 되어, 소비전류를 “O”으로 할 수 있어, 제13실시예와 동일한 이점이 얻어진다.

[제16실시예]

제40도는 본 발명의 제16실시예를 나타낸 오토·크리어 회로의 회로도로서, 제4실시예를 나타낸 제11도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제11도에 나타낸 NMOS(61)의 게이트(제3단자)에 제어신호 입력단자(81)가 접속되어 있다.

이 오토·크리어 회로에서는, 제어신호 입력단자(81)에 “H”의 제어신호를 입력하면, NMOS(61)가 온되어, 제4실시예를 나타낸 제11도의 회로와 동일한 동작을 행한다. 스태틱 소비전류 I_DD의 평가를 행하는 경우, 제어신호 입력단자(81)에 “L”의 제어신호를 입력하면, NMOS(61)가 오프되고, PMOS(62)도 오프하기 때문에, 제2전원전위 입력단자(32)와 제1전원전위 입력단자(31) 사이의 소비전류를 “O”으로 할 수 있어, 제13실시예와 동일한 이점이 얻어진다.

[제17실시예]

제41도는 본 발명의 제17실시예를 나타낸 오토·크리어 회로의 회로도로서, 제5실시예를 나타낸 제13도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제13도에 나타낸 PMOS(41)의 게이트가 제어신호 입력단자(81)에 접속되고 NMOS(42)의 게이트(제3단자)에 제3능동소자(예컨데, NMOS)(43)의 드레인(제2단자)이 접속되어 있다. NMOS(43)의 소스(제1단자) 및 백게이트는 제2전원전위 입력단자(32)에 접속되고 그것의 게이트(제3단자)가 제어신호 입력단자(81)에 접속되어 있다.

이 오토·크리어 회로에서는, 제어신호 입력단자(81)에 “L”의 제어신호가 입력되면, PMOS(41)의 소스·드레인 사이가 온되고, NMOS(43)의 소스·드레인 사이가 오프되기 때문에, 제5실시예를 나타낸 제13도의 회로와 동일한 동작을 행한다.

스태틱 소비전류 I_DD의 평가를 행하는 경우, 제어신호 입력단자(81)에 “H”의 제어신호를 입력하면, RMOS(41)의 소스·드레인 사이가 오프되고, NMOS(43)의 소스·드레인 사이가 온된다. 그 때문에, 콘덴서(71)에 충전되어 있는 축전전하는 NMOS(43)를 통해 급속하게 방전되어, NMOS(42)의 게이트 전압 V_G가 V_SS레벨로 저하한다. 이것에 의해, NMOS(42)의 소스·드레인 사이가 오프되므로, 제1전원전위 입력단자(31)와 제2전원전위 입력단자(32)사이에 전류가 흐르지 않게 되어, 소비전류가 “O”으로 된다.

이 경우에 있어서도, 제13실시예를 나타낸 제37도의 회로와 마찬가지로, 출력단자(33)에서 “H”의 리세트 신호 RS가 출력되어, LSI 등의 내부 회로가 초기설정되어 버린다. 따라서, 예를 들면, 제37도와 마찬가지로, 출력단자(33)에 2입력 AND 게이트(91)를 접속하면, 제어신호 입력단자(81)의 제어신호가 “H”일 때에는 LSI 등의 내부회로를 초기설정하기 위한 리세트신호 RS가 출력되지 않아, 소비전류의 적합한 평가를 행할 수 있다.

[제18실시예]

제42도는 본 발명의 제18실시예를 나타낸 오토·크리어 회로의 회로도로서, 제6실시예를 나타낸 제16도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제16도에 나타낸 NMOS(61)의 게이트가 제어신호 입력단자(81)에 접속되고, PMOS(62)의 게이트(제3단자)에 제3능동소자(예컨데, PMOS)의 드레인(제2단자)이 접속되어 있다. PMOS(63)의 소스(제1단자) 및 백 게이트는 제2전원전위 입력단자(32)에 접속되고, 그것의 게이트(제3단자)가 제어신호 입력단자(81)에 접속되어 있다.

이 오토·크리어 회로에서는 제어신호 입력단자(81)에 “H”의 제어신호를 입력하면, NMOS(61)의 소스·드레인 사이가 온되고, PMOS(63)의 소스·드레인 사이가 오프되기 때문에, 제6실시예를 나타낸 제16도의 회로와 동일한 동작을 행한다.

스태틱 소비전류 I_DD를 평가하는 경우, 제어신호 입력단자(81)에 “L”의 제어신호를 입력하면, NMOS(61)의 소스·드레인 사이가 오프되고, PMOS(63)의 소스·드레인 사이가 온된다. 그 때문에, 콘덴서(71)의 충전전하가 PMOS(63)를 통해 급속하게 방전되어, PMOS(62)의 소스·드레인 사이도 오프된다. 그 때문에, 제2전원전위 입력단자(32)와 제1전원전위 입력단자(31) 사이에 전류가 흐르지 않게 되므로, 소비전류가 “O”으로 된다.

이 경우에 있어서도, 제14실시예를 나타낸 제18도의 회로와 마찬가지로 출력단자(33)에서 “L”의 리세트 신호 RS가 출력되어 LSI 등의 내부회로가 초기설정되어 버린다. 따라서, 예를 들면, 제38도의 2 입력 OR 게이트(92)를 출력단자(33)에 접속하면, 제어신호 입력단자(81)의 제어신호가 “L”일 때에는, LSI 등의 내부회로의 초기설정을 위한 리세트 신호 RS가 출력되지 않고 소비전류의 적합한 평가를 행할 수 있다.

[제19실시예]

제43도는 본 발명의 제19실시예를 나타낸 오토·크리어 회로도로서, 제7실시예를 나타낸 제19도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제19도에 나타낸 PMOS(41)의 게이트(제3단자)가 제어신호 입력단자(81)에 접속되어 있다. 또한, NMOS(42)의 게이트(제3단자)에 제3능동소자(예컨데, NMOS)(43)의 드레인(제2단자)이 접속되고, 그것의 소스(제1단자) 및 백게이트가 제2전원전위 입력단자(32)에 접속되는 동시에, 그것의 게이트(제3단자)가 제어신호 입력단자(81)에 접속되어 있다.

이 오토·크리어 회로에서는, 제어신호 입력단자(81)에 “H”의 제어신호를 입력하는 것에 의해, 제7실시예를 나타낸 제19도의 회로와 동일한 동작을 행한다. 스태틱 소비전류 I_DD의 평가를 행하는 경우, 제어신호 인력단자(81)에 “H”의 제어신호를 입력하는 것에 의해, 제17실시예를 나타낸 제41도의 회로와 마찬가지로, PMOS(41) 및 NMOS(42)가 오프되기 때문에, 제1전원전위 입력단자(31)와 제2전원전위 입력단자(32) 사이를 흐르는 소비전류를 “O”으로 할 수 있다.

[제20실시예]

제44도는 본 발명의 제20실시예를 나타낸 오토·크리어 회로도로서, 제8실시예를 나타낸 제22도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, NMOS(61)의 게이트(제3단자)가 제어신호 입력단자(81)에 접속되어 있다. PMOS(62)의 게이트(제3단자)에는, 제3능동소자(예를 들면, PMOS)(63)의 드레인(제2단자)이 접속되고 그 소스(제1단자) 및 백게이트가 제2전원전위 입력단자(32)에 접속되는 동시에, 그것의 게이트(제3단자)가 제어신호 입력단자(81)에 접속되어 있다.

이 오토·크리어 회로에서는, 제어신호 입력단자(81)에 “H”의 제어신호를 입력하는 것에 의해, 제8실시예를 나타낸 제22도의 회로와 동일한 동작을 행한다. 스태틱 소비전류 I_DD의 평가를 행하는 경우, 제어신호 입력단자(81)에 “L”의 제어신호를 입력하는 것에 의해, 제18실시예를 나타낸 제42도와 마찬가지로, NMOS(61) 및 PMOS(62)가 오프되고, 제2전원전위 입력단자(32)와 제1전원전위 입력단자(31) 사이에 흐르는 소비전류를 “O”으로 할 수 있다.

[제21실시예]

제45도는 본 발명의 제21실시예를 나타낸 오토·크리어 회로의 회로도로서, 제9실시예를 나타낸 제25도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제9실시예를 나타낸 제25도의 PMOS(41)의 게이트(제3단자)가 제어신호 입력단자(81)에 접속되어 있다. 또한, NMOS(42)의 게이트단자(제3단자)에는, 제3능동소자(예컨데, NMOS)(43)의 드레인(제2단자)이 접속되고, 그것의 소스(제1단자) 및 백게이트가 제2전원전위 입력단자(32)에 접속되는 동시에 그것의 게이트(제3단자)가 제어신호 입력단자(81)에 접속되어 있다.

이 오토·크리어 회로에서는, 제어신호 입력단자(81)에 “L”의 제어신호를 입력하면, PMOS(41)의 소스·드레인 사이가 온되고, NMOS(43)의 소스·드레인 사이가 오프하기 때문에, 제9실시예를 나타낸 제25도의 회로와 동일한 동작으로 된다.

LSI 등의 스태틱 소비전류 I_DD의 평가를 행하는 경우, 제어신호 입력단자(81)에 “H”의 제어신호를 입력하면, PMOS(41)의 소스·드레인 사이가 오프되고, NMOS(43)의 소스·드레인 사이가 온되는 것에 의해, 콘덴서(71)에 충전된 축적전하가 해당 NMOS(43)를 통해 급속하게 방전된다. 그러면, NMOS(42)의 소스·드레인 사이도 오프되고, 제1전원전위 입력단자(31)와 제2전원전위 입력단자(32) 사이에 전류가 흐르지 않게 되므로, 소비전류가 “O”으로 된다.

이 경우에 있어서도, 제13실시예를 나타낸 제37도의 회로와 마찬가지로, 출력단자(33)에서 “H”의 리세트 신호 RS가 출력된다. 그 때문에, 예를 들면 제37도와 마찬가지로, 출력단자(33)에 2 입력 AND 게이트(91)를 접속하고, 제어신호 입력단자(81)의 제어신호가 “H”일 때에 “H”의 리세트 신호 RS가 출력되지 않도록 하는 것이 필요하다.

[제22실시예]

제45도는 본 발명의 제22실시예를 나타낸 오토·크리어 회로의 회로도로서, 제10실시예를 나타낸 제28도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제28도에 나타낸 NMOS(61)의 게이트(제3단자)가 제어신호 입력단자(81)에 접속되어 있다. 더구나, PMOS(62)의 게이트(제3단자)에는, 제3능동소자(예컨데, PMOS)(63)의 드레인(제2단자)이 접속되고, 그 소스(제1단자) 및 백 게이트가 제2전원전위 입력단자(32)에 접속되는 동시에, 그것의 게이트(제3단자)가 제어신호 입력단자(1)에 접속되어 있다.

이 오토·크리어 회로에서는, 제어신호 입력단자(81)에 “H”의 제어신호를 입력하면, NMOS(61)의 소스·드레인 사이가 온되고, PMOS(63)의 소스·드레인 사이가 오프되기 때문에, 제10실시예를 나타낸 제28도의 회로와 동일한 동작으로 된다.

LSI 등의 스태틱 소비전류 I_DD의 평가를 행하는 경우, 제어신호 입력단자(81)에 “L”의 제어신호를 입력하면, NMOS(61)의 소스·드레인 사이가 오프되고, PMOS(63)와 소스·드레인 사이가 온된다. 그 때문에, 콘덴서(71)에 충전된 축전전하는 PMOS(63)를 통해 급속하게 방전되어, PMOS(62)의 소스·드래인 사이가 오프되고, 제2전원전위 입력단자(32)와 제1전원전위 입력단자(31) 사이에 전류가 흐르지 않게 되어, 소비전류가 “O”로 된다.

이 경우에 있어서도, 제14실시예를 나타낸 제38도의 회로와 마찬가지로, 출력단자(33)에서 “L”의 리세트 신호 RS가 출력된다. 따라서, 예를 들면 출력단자(33)에 2 입력 OR 게이트를 접속하는 등으로 하여 제어신호 입력단자(81)의 제어신호가 “L”일 때에, “L”의 리세트 신호 RS가 출력되지 않도록 할 필요가 있다.

[제23실시예]

제47도는 본 발명의 제23실시예를 나타낸 오토·크리어 회로의 회로도로서, 제11실시예를 나타낸 제31도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제31도에 나타낸 PMOS(41)의 게이트(제3단자)가 제어신호 입력단자(81)에 접속되어 있다. 또한, NMOS(42)의 게이트(제3단자)에는 제3능동소자(예컨데, NMOS)(43)의 드레인(제2단자)이 접속되고, 그것의 소스(제1단자) 및 백 게이트가 제2전원전위 입력단자(32)에 접속되는 동시에, 그것의 게이트(제3단자)가 제어신호 입력단자(81)에 접속되어 있다.

이 오토·크리어 회로에서는, 제어신호 입력단자(81)에 “L”의 제어신호를 입력하면, PMOS(41)가 온되고 NMOS(43)가 오프되기 때문에, 제11실시예를 나타낸 제31도의 회로와 동일한 동작으로 된다. 또한, LSI 등의 스태틱 소비전류 I_DD의 평가를 행하는 경우, 제어신호 입력단자(81)에 “H”의 신호를 입력하면, 제19실시예를 나타낸 제43도의 회로와 마찬가지로, PMOS(41) 및 NMOS(42)가 오프되어, 제1전원전위 입력단자(31)와 제2전원전위 입력단자(32) 사이에 흐르는 소비전류를 “O”으로 할 수 있다.

[제24실시예]

제48도는 본 발명의 제24실시예를 나타낸 오토·크리어 회로의 회로도로서, 제12실시예를 나타낸 제34도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제34도에 나타낸 NMOS(61)의 게이트(제3단자)가 제어신호 입력단자(81)에 접속되어 있다. 또한, PMOS(62)의 게이트(제3단자)에서는, 제3능동소자(예컨데, PMOS)(63)의 드레인이 접속되고, 그것의 소스(제1단자) 및 백 게이트가 제2전원전위 입력단자(32)에 접속되는 것과 동시에, 그것의 게이트(제3단자)가 제어신호 입력단자(81)에 접속되어 있다.

이 오토·크리어 회로에서는, 제어신호입력단자(81)에 “H”의 제어신호를 입력하면, NMOS(61)가 온되고, PMOS(63)가 오프되기 때문에, 제12실시예를 나타낸 제34도의 회로와 동일한 동작으로 된다. 또한, LSI 등의 스태틱 소비전류 I_DD를 평가하는 경우, 제어신호 입력단자(81)에 “L”의 제어신호를 입력하면, 제22실시예를 나타낸 제46도의 회로와 마찬가지로 NMOS(61) 및 PMOS(62)가 오프되어, 제2전원전위 입력단자(32)와 제1전원전위 입력단자(31)에 흐르는 소비전류를 “O”로 할 수 있어, LSI 등의 소비 전류의 평가를 합하게 행할 수 있다.

[제25실시예]

제49도는 본 발명의 제25실시예를 나타낸 오토·크리어 회로의 회로도로서, 제5실시예를 나타낸 제13도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제13도에 나타낸 PMOS(41)의 게이트(제3단자)가 그것의 드레인(제2단자)에 접속되고, 해당 게이트 및 드레인이 분압용의 저항(51)을 통해 제2전원전위 입력단자(32)에 접속되는 동시에, 적분회로를 구성하는 저항(54) 및 콘덴서(71) 중의 저항(54)의 일단에 접속되어 있다.

다음에, 제49도에 나타낸 오토·크리어 회로의 동작을 제50도 및 제51도를 참조하면서 설명한다.

제50도는, 제2전원전위 입력단자(32)에 인가되는 V_SS를 기준으로 하여 제1전원전위 입력단자(31)에 인가되는 V_DD의 상승이 완만한 경우(예컨데, 수 10mS)의 제49도의 동작을 나타낸 전압파형도이다. 제51도는 V_SS를 기준으로 하여 V_DD의 상승이 급격한 경우(예컨데, 수 10nS)의 제49도의 동작을 나타낸 또 다른 전압 파형도이다.

우선, 제50도를 참조하면서 V_DD의 상승이 완만한 경우의 동작을 설명한다.

제50도의 구간 A에 있어서, 전원 투입전에는 V_DD, V_G, V_O가 어느 것도 “L”로 되어 있다. 다음에, 단자(31,32)에 전원을 투입하면, 단자(31)에 인가된 V_DD는 전원이 갖는 시정수(예컨데, 수 10mS)에 근거하여 소정의 전위까지 상승한다(제50도의 구간 B, C, D, E).

여기에서, V_DD가 PMOS(41)의 스레숄드 전압 V_TP까지의 구간 B에서는, PMOS(41)의 소스·드레인 사이가 오프되어 있다. 그리고, 저항(51,54)을 통해 V_SS레벨의 게이트 전압 V_G가 NMOS(42)의 게이트에 인가되기 때문에, 해당 NMOS(42)의 소스·드레인 사이가 오프된다. 그 때문에, 저항(52)을 통해 출력단자(33)에서 V_DD레벨(“H”)의 출력전압 V_O가 출력된다.

제50도의 구간 C에 있어서, V_DD가 PMOS(41)의 스레숄드 전압 V_TP이상으로 상승하면, PMOS(41)의 소스·드레인 사이가 온된다. PMOS(41)는 그것의 게이트가 드레인과 접속되어 있기 때문에, PMOS 다이오드로서 동작하고, 해당 PMOS(41)의 드레인 전압은 전위 V_DD-V_TP가 되어 V_DD와 함께 상승한다. 이 PMOS(41)의 드레인 전압은, 적분회로를 구성하는 저항(54) 및 콘덴서(71)에 의해 결정되는 시정수에 의해 적분되고, 그것이 게이트전압 V_G로서 NMOS(42)의 게이트에 인가된다.

예컨데, 저항(54)을 500KΩ, 콘덴서(71)를 3pF이라 하면, 0.7V까지 상승하는 시간은 약 266nS이고, V_DD의 상승하는 시정수가 이 값보다 큰 경우(예컨데, 수 10mS), PMOS(41)의 드레인 전압은 그대로 NMOS(42)의 게이트 전압 V_G가 된다. 따라서, 게이트 전압 V_G가 NMOS(42)의 스레숄드 전압 V_TN까지 상승하는 구간 C에서는, 해당 NMOS(42)의 소스·드레인 사이가 오프된 그대로이다. 그 때문에, 저항(52)을 통해 출력단자(33)에서 V_DD레벨(“H”)의 출력전압 V_O가 출력되게 된다.

또한, V_DD가 상승하면, 게이트 전압 V_G가 NMOS(42)의 스레숄드 전압 V_TN이상으로 되어, 해당 NMOS(42)의 소스·드레인 사이가 온되고, 출력단자(33)의 출력전압 V_O가 V_SS레벨(“L”)로 된다(제51도의 구간 D, E). 따라서, 전원투입시에 발생하는 출력단자(33)에서의 “H”의 리세트 신호 RS에 의해 LSI 등의 내부회로의 초기설정을 행하면 오토·크리어로서 사용가능하다.

다음에, 제51도를 참조하면서 제1전원전위 입력단자(31)에 인가되는 V_DD의 상승이 급격한 경우(예컨데, 수 100nS)의 동작을 설명한다.

제51도의 구간 A에 있어서, 전원 투입전에는 V_DD, V_G, V_O가 어느 것도 “L”로 되어 있다. 단자(31,32)에 전원을 투입하면, 단자(31)에 인가된 V_DD는 전원이 갖는 시정수(예컨데, 수 100nS)에 근거하여 소정의 전위까지 상승한다(제51도의 구간 G), 이 중에서, V_DD가 PMOS(41)의 스레숄드 전압 V_TP이하인 구간에서는, 해당 PMOS(41)의 소스·드레인 사이가 오프된 그대로이다. 그 때문에, 저항(51,54)을 통해 V_SS레벨의 게이트전압 V_G가 NMOS(42)의 게이트에 인가되어, 해당 NMOS(42)의 소스·드레인 사이가 오프되어 있다. 따라서, 저항(52)을 통해 출력단자(33)에서 V_DD레벨(“H”)의 출력전압 V_O가 출력된다.

단, 예컨데 저항(52)을 500KΩ, 출력단자(33)에 접속되는 부하용량을 0.5PF 정도로 한 경우, 제51도에 나타낸 것 같이, 출력전압 V_O는 V_DD에 비해, 저항(52) 및 부하용량에 의해 약간 적분되어 상승하여 가게 된다. 예컨데, 출력전압 V_O가 2.5V까지 상승하는데에는 약 173nS 걸린다.

다음에, V_DD가 PMOS(41)의 스레숄드 전압 V_TP이상으로 되면(예컨데, 전원투입후, 약 50nS 후), PMOS(41)의 소스·드레인 사이가 온된다. PMOS(41)의 게이트는 드레인과 접속된 PMOS 다이오드로서 동작한다. 그 때문에, PMOS(41)의 드레인 전압은 저항(51)의 저항값가 큰 경우(예컨데, 수 100KΩ), 거의 전위 V_DD-V_TP로 되어 V_DD와 함께 상승한다.

PMOS(41)의 드레인 전압은 저항(54) 및 콘덴서(71)에 의해 적분되고, 그 적분된 게이트전압 V_G가 NMOS(42)의 게이트에 인가된다. 예컨데, 저항(54)을 500KΩ, 콘덴서(71)를 3pF라 하면, NMOS(42)의 게이트 전압 V_G가 그것의 스레숄드 전압 V_TN=0.7V로 될 때까지의 시간은 약 226nS로서, 전원 투입후로부터의 합계시간이 약 315nS로 된다.

저항(52)을 500KΩ, 출력단자(33)에 접속되는 부하용량을 0.5pF, V_DD의 최대 정상전압값을 5V라 하면, 전원 투입후, 출력단자(33)의 출력전압 V_O에 의해 부하용량을 충전하면, 약 316nS 후에는 V_DD가 3.6V까지 상승한다. 그 때문에, 출력전압 V_DD는 확실하게 “H”로 판정되어, 리세트 신호 RS로서 이용가능하다. 이 출력전압 V_O는 저항(54)과 콘덴서(71)의 값을 크게 취하면, 더욱 상승시키는 것이 가능하기 때문에, 용도에 따라 그 값을 정하면 좋다(제51도의 구간 H).

제51도의 구간 I에 있어서, 저항(54) 및 콘렌서(71)에서 적분된 게이트 전압 V_G가 더욱 상승하여 NMOS(42)의 스레숄드 전압 V_TN을 넘으면, 해당 NMOS(42)의 소스·드레인 사이가 온되어, 출력단자(33)의 출력전압 V_O가 V_SS레벨(“L”)로 된다.

이 제25실시예에서는, 저항(54) 및 콘덴서(71)에서 적분된 게이트 전압 V_G가 NMOS(42)의 게이트에 인가되기 때문에, 전원 투입시의 V_DD레벨의 상승파형에도 불구하고, 출력단자(33)에서 “H”의 리세트 신호 RS가 발생한다. 그 때문에, 이 리세트 신호 RS를 사용하여 LSI 등의 내부회로의 초기설정을 행하면, 확실하게 파워온 리세트로서 사용할 수 있다.

[제26실시예]

제52도는 본 발명의 제26실시예를 나타낸 오토·크리어 회로도로서, 제5실시예를 나타낸 제16도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제16도에 나타낸 NMOS(61)의 게이트가 드레인에 공통 접속되고, 그것의 게이트 및 드레인이 저항(51)을 통해 V_DD가 인가되는 제2전원전위 입력단자(32)에 접속됨과 동시에, 콘덴서(71)와 함께 적분회로를 구성하는 저항 54에 접속되어 있다.

다음에, 제52도에 나타낸 오토·크리어 회로의 동작을 제53도 및 제54도를 참조하면서 설명한다.

제53도는 제2전원전위 입력단자(32)에 인가되는 V_DD를 기준으로 하여 제1전원전위 입력단자(31)에 인가되는 V_SS의 하강(즉, V_DD의 상승)이 완만한 경우(예컨데, 수 10mS)의 제52도의 동작을 나타낸 전압파형도이다. 제54도는 V_DD를 기준으로 하여 V_SS의 하강(즉, V_DD의 상승)이 급격한 경우(예컨데, 수 100nS)의 제52도의 동작을 나타낸 또 다른 전압파형도이다.

우선, 제53도를 참조하면서 제52도의 동작을 설명한다.

제52도의 구간 A에 있어서, 전원 투입전에는 V_SS, V_G, V_O가 어느것도 “L”로 되어 있다. 다음에, 단자(31,32)에 전원을 투입하면, 단자(31)에 인가된 V_SS는 전원이 갖는 시정수(예컨데, 수 100mS)에 근거하여, 소정의 전위까지 하강한다(제53도의 구간 B, C, D, E). 여기에서, V_SS가 NMOS(61)의 스레숄드 전압 V_TN까지의 구간 B에서는, 해당 NMOS(61)의 소스·드레인 사이가 오프된 그대로이다. 그 때문에, 저항(51,54)을 통해 V_DD레벨의 게이트 전압 V_G가 PMOS(62)의 게이트에 인가되어, 해당 PMOS(62)의 소스·드레인 사이가 오프된다. 따라서, 저항(52)을 통해 출력단자(33)에서 V_SS레벨(“L”)의 전압 V_O가 출력된다.

제53도의 구간 C에 있어서, V_SS가 NMOS(61)의 스레숄드 전압 VTN 이하로 강하하면, 해당 NMOS(61)의 소스·드레인 사이가 온된다. 이 NMOS(61)의 게이트는 드레인에 접속된 NMOS 다이오드로서 동작한다. 그 때문에, NMOS(61)의 드레인 전압은 저항(51)의 값이 큰 경우(예컨데, 수 100KΩ), 거의 전위 V_SS+V_TN으로 되어 V_SS와 함께 하강한다. 이 NMOS(61)의 드레인 전압은 적분회로를 구성하는 저항(54) 및 콘덴서(71)로 결정되는 시정수에 의해 적분되고, 그것의 적분된 게이트 전압 V_G가 PMOS(62)의 게이트에 인가된다.

예컨데, 저항(54)을 500KΩ, 콘덴서(71)를 3pF이라 하면, 0.7V까지 하강하는 시간은 약 266nS이다. V_SS가 강하하는 시정수가 이 값보다 큰 경우(예컨데, 수 10mS), NMOS(61)의 드레인 전압은 그대로 PMOS(62)의 게이트 전압 V_G으로 된다. 따라서, 게이트 전압 V_G가 PMOS(62)의 스레숄드 전압 V_TP로 될 때까지 강하하는 구간 C에서는, 해당 PMOS(62)의 소스·드레인 사이가 오프된 상태이다. 그 때문에, 저항(52)을 통해 출력단자(33)에서 V_SS레벨(“L”)의 출력전압 V_O가 출력된다.

또한, V_SS가 하강하고, 게이트 전압 V_G가 PMOS(62)의 스레숄드 전압 V_TP이하로 되면, 해당 PMOS(62)의 소스·드레인 사이가 온되고, 출력단자(33)의 출력전압 V_O가 V_DD레벨(“H”)로 된다(제53도의 구간 D,E). 따라서, 전원 투입시에 발생하는 “L”의 리세트 신호 RS에 의해 LSI 등의 내부회로의 초기설정을 행하면, 오토·크리어로서 사용가능하다.

다음에, 제54도를 참조하면서 단자(31)에 인가된 V_SS가 급격하게 하강하는 경우(예컨데, 수 100nS)의 동작을 설명한다.

제54도의 구간 A에 있어서, 전원 투입전에는 V_SS, V_G, V_O가 어느것도 “L”로 되어 있다. 단자(31, 32)에 전원을 투입하면, 단자(31)에 인가된 V_SS는 그것의 전원이 갖는 시정수(예컨데, 수 100nS)에 근거하며, 소정의 전위까지 하강한다(제54도의 구간 G). 이때, V_SS가 NMOS(61)의 스레숄드 전압 V_TN이하인 구간에서는, 해당 NMOS(61)의 소스·드레인 사이가 오프된대로이다. 그 때문에, 저항(51,54)을 통해 V_DD레벨의 게이트 전압 V_G가 RMOS(62)의 게이트에 인가되어, 해당 PMOS(62)의 소스·드레인 사이가 오프된다. 따라서, 저항(52)을 통해 출력단자(33)에서 V_SS레벨(“L”)의 출력전압 V_O가 출력된다.

예컨데, 저항(52)의 값을 500KΩ, 출력단자(33)에 접속되는 부하용량을 0.5pF 정도로 한 경우, 제54도에 나타낸 것 같이, 출력전압 V_G는 V_SS에 비해 저항(62) 및 부하용량에 의해 약간 적분되어 하강되어 간다. 이 출력전압 V_O가 2.5V까지 하강하는데에는 약 173nS 걸린다.

제54도의 구간 G에 있어서, V_SS가 NMOS(61)의 스레숄트 전압 V_TN이하로 내려가면(예컨데, 전원투입후, 약 500nS 후), 해당 NMOS(61)의 소스·드레인 사이가 온된다. 이 NMOS(61)의 게이트는 드레인과 접속된 NMOS 다이오드로서 동작한다. 그 때문에, NMOS(61)의 드레인 전압은 저항(51)의 값이 큰 경우(예컨데, 수 100KΩ), 거의 전위 V_SS+V_TN으로 되어 V_SS와 함께 하강한다. 이 NMOS(61)의 드레인 전압은 저항(54) 및 콘덴서(71)로 구성되는 적분회로에 의해 적분되고, 그것의 적분된 게이트 전압 V_G이 PMOS(52)의 게이트에 인가된다.

예컨데, 저항(54)을 500KΩ, 콘덴서(71)를 3pF이라 하면, PMOS(62)의 게이트전압 V_G가 그것의 스레숄드 전압 V_TP=0.7V로 될 때까지의 시간은 약 226nS이고, 전원 투입후로부터의 합계시간이 약 316nS로 된다.

출력단자(33)의 출력전압 V_O에 의해 500KΩ의 저항(52) 및 0.5pF의 부하용량을 충전한 것으로 하고, V_SS의 정상상태의 최저 전압치를 -5V라 하면, 전원을 투입하여 약 316nS 후에는 -3.6V까지 하강한다. 그 때문에, 확실하게 출력전압 V_O가 “L”로 판정되어, 리세트 신호 RS로서 사용가능하다. 이 출력전압 V_O는, 적분회로를 구성하는 저항(54) 및 콘덴서(71)의 값을 크게 취하면, 더욱 더 증대될 수 있기 때문에, 용도에 따라 그 값을 정하면 좋다(제54도의 구간 H).

제54도의 구간 I에 있어서, 저항(54) 및 콘덴서(71)에서 적분된 게이트 전압 V_G가 더욱 하강하여 PMOS(62)의 스레숄드 전압 V_TP이하로 되면, 해당 PMOS(62)의 소스·드레인 사이가 온되어, 출력단자(33)의 출력전압 VO가 V_DD레벨(“H”)로 된다.

이 제26실시예에서는, 전원투입시의 V_SS의 전압하강 파형에도 불구하고, 출력단자(33)에서는 “L”의 리세트 신호 RS가 발생하기 때문에, 이 리세트 신호 RS를 사용하여 LSI 등의 내부회로의 초기설정을 행하면, 제25실시예와 마찬가지로 확실하게 파워 온 리세트로서 사용가능하다.

[제25, 제26실시예의 문제점]

제25실시예를 나타낸 제49도의 회로와, 제26실시예를 나타낸 제52도의 회로에서는, 동작중에 전원의 순간차단(예컨데, 1μS)이 발생한 경우, 리세트 신호 RS가 출력되지 않는다는 문제가 있어, 그 문제를 제55도 및 제56도를 참조하면서 이하 설명한다.

제55도는 제49도에 나타낸 오토·크리어 회로의 전원 순간차단시의 동작을 나타낸 전압파형도이다. 제56도는 제52도에 나타낸 오토·크리어 회로의 전원 순간차단시에 있어서의 동작을 나타낸 전압파형도이다.

(i) 제49도의 전압 순간차단시의 문제

제55도에 있어서, 구간 A, G, H, I는 제51도와 동일한 동작파형이다. 제49도에 나타낸 오토·크리어 회로를 내장한 LSI 등이 실제 동작중에 제55도의 구간 S와 같은 전원 순간차단이 발생하였을 때의 동작을 이하 설명한다.

제55도의 구간 Q에 있어서, 예컨데, 전원 순간차단에 의해 V_DD가 수 100nS로 하강하면, 먼저, PMOS 다이오드로서 동작하는 PMOS(41)의 드레인 전압은 전위 V_DD-V_TP로 되어 하강한다. 이때, 콘덴서(71)의 일단(V_G측)은 전원 순간차단 전의 전위 V_DD-V_TP로 충전된 대로의 전위상태로부터, PMOS(41)의 드레인 전압과의 전위차를 저항(54)의 값으로 나눈 전류가 흘러, 해당 콘덴서(71)의 방전이 개시된다.

V_DD가 더욱 더 저하하여, PMOS(41)의 드레인 전압 V_DD-V_TP가 콘덴서(71)의 충전전압을 저항(54,51)에서 분압된 전압 이하로 되면, PMOS(41)가 오프되고, 해당 콘덴서(71)의 축적전하가 저항(54,51)을 통해 V_SS레벨의 단자(32)로의 방전이 개시된다(제55도의 구간 R, S). 예컨데, 저항 54와 51가 모두 500KΩ, PMOS(41)의 스레숄드 전압 V_TP= 0.7V라 하고, V_DD=5V로 동작하고 있다고 한다. 전원의 순간차단에 의해, 구간 Q는 V_DD가 약 2.85V(=4.3V/2+0.7V)까지의 사이에 있고, 구간 R은 V_DD가 약 2.8V∼0V까지의 사이로 된다.

구간 S는 V_DD가 V_SS와 같은 전위로 되어도 콘덴서(71)의 방전이 저항(54, 51)을 통해 실행되기 때문에, 예컨데, 저항 54와 51을 500KΩ, 콘덴서(71)를 3pF라 하면, 콘덴서(71)가 4.3V에서 0.7V까지 방전하는데 필요한 시간은 약 5.4μS로 된다. NMOS(42)가 확실하게 오프하기 위해서는, 그것의 게이트 전압 V_G= 0.2V 정도이기 때문에, 콘덴서(71)의 방전에 필요한 시간이 약 9.2μS로 된다.

단, 콘덴서(71)의 일단(V_G측)의 전위가 0.7V에서는, NMOS(42)의 스레숄드 전압과 거의 같다고 생각되기 때문에, 아직 NMOS(42)의 소스·드레인 사이가 최악으로 온되어 있다고 생각된다. 그 때문에, 이 상태에서, 제55도의 구간 U에 나타낸 것 같이, 전원의 순간차단이 회복되어 재차 V_DD가 상승하더라도, 출력단자(33)에서 “H”의 리세트 신호 RS가 출력되지 않는다. 결국, 상기한 것 같은 저항값 및 용량값으로 하면, 약 9.2μS까지의 전원 순간차단에 대해 제49도의 오토·크리어 회로가 동작하지 않게 된다. 또한, 이것은 전원 순간차단시의 결점이기도 하지만, 역으로 전원에 노이즈가 발생하는 경우에는, 그 노이즈에 대해서도 오동작하기 어렵다고 하는 이점도 있다.

(ii) 제52도의 전압 순간차단시의 문제

제56도의 구간 A, G, H, I는 제54도와 동일한 동작파형으로 되기 때문에, 여기에서는, 제52도의 오토·크리어 회로를 내장한 LSI 등이 실제 동작 중에, 제56도의 구간S 와 같은 전원의 순간차단이 발생하였을 때의 동작을 이하 설명한다.

제56도의 구간 Q에 있어서, 전원의 순간차단에 의해 V_SS가 예컨데 수 100nS로 상승하면, 먼저, NMOS로서 동작하는 NMOS(61)의 드레인 전압은 전위 V_SS+V_TN으로 되어 상승한다. 이때, 콘덴서(71)의 일단(V_G측)은, 전원순간차단 이전의 전위 V_DD-V_TN으로 충전된대로의 전위상태로부터, NMOS(61)의 드레인 전압과의 전위차를 저항(54)의 값으로 나눈 값의 전류가 흘러, 해당 콘덴서(71)의 방전이 개시된다.

V_SS가 더욱 더 상승하여, 드레인 전압 V_SS+V_TN이 콘덴서(71)의 충전전압을 저항(54,51) 값에 의해 분압된 전압 이상이 되면, NMOS(61)가 오프한다. NMOS(61)가 오프하면, 콘덴서(71)의 축적전하는 저항(54,51)을 통해 V_DD레벨의 단자(32)에의 방전이 개시된다(제56도의 구간 R, S).

예컨데, 저항 54와 51이 500KΩ, NMOS(61)의 스레숄드 전압 V_TN=0.7V라 하고, V_SS=-5V로 동작하고 있다고 하자. 전원의 순간차단에 의해, 구간 Q는 V_SS가 약 -2.85V(= -4.3V/2-0.7V)까지의 사이이고, 구간 R은 V_SS가 -2.8V∼0V까지의 사이로 된다. 구간 S는 V_SS가 V_DD와 같은 전위로 되어도, 콘덴서(71)의 방전이 저항(54,51)을 통해 실행되기 때문에, 저항 54와 51을 500KΩ, 콘덴서(71)를 3pF라 하면, -4.3V에서 -0.7V까지 방전하는데 필요한 시간이 약 5.4μS로 된다. PMOS(62)가 실제로 오프하는 것은, 그것의 게이트 전압 V_G=-0.2V 정도이기 때문에, 콘덴서(71)의 방전에 필요한 시간은 약 9.2μS로 된다.

단, 콘덴서(71)의 일단(V_G측)의 전위가 -0.7V에서는, 스레숄드 전압 V_TP와 거의 같다고 생각되기 때문에, 아직 PMOS(62)의 소스·드레인 사이가 최악으로 온되어 있다고 생각된다. 그 때문에, 이 상태에서, 제56도의 구간 U에 나타낸 것 같이, 전원의 순간차단이 회복되어 재차 V_SS가 하강하여도, 출력단자(33)에서 “L”의 리세트 신호 RS가 출력되지 않는다. 결국, 상기한 것같은 저항값 및 용량값으로 설정하면, 약 9.2μS까지의 전원 순간차단에 대해 제52도의 오토·크리어 회로는 동작하지 않게 된다. 또한, 이와 같은 결점이 있는 반면, 역으로, 전원에 노이즈가 발생하는 경우에는 그 노이즈에 대하여 오동작하기 어렵다는 이점도 있다.

이들의 전원 순간차단에서도 동작하는 개선을 행한 회로가 다음의 제27 및 제28실시예이다.

[제27실시예]

제57도는 본 발명의 제27실시예를 나타낸 오토·크리어 회로의 회로도로서, 제9실시예를 나타낸 제25도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제25도에 나타낸 PMOS(41)의 게이트가 드레인에 공통접속되고, 그것의 게이트 및 드레인이 저항(51)을 통해 V_SS가 인가되는 제2전원전위 입력단자(32)에 접속되는 것과 동시에, 적분회로를 구성하는 저항(54)에 접속되어 있다. 또한, 다이오드(72)의 애노드 측이 NMOS(42)의 게이트에, 그것의 캐소드측이 제1전원전위 입력단자(31)에 각각 접속되어 있다.

다음에, 제57도에 나타낸 오토·크리어 회로의 동작을 제58도 및 제59도를 참조하면서 설명한다.

제58도는 제2전원전위 입력단자(32)에 인가되는 V_SS를 기준으로 하여, 제1전원전위 입력단자(31)에 인가되는 V_DD의 상승이 완만한 경우(예컨데, 수 10mS)의 제57도의 동작을 나타낸 전압파형도이다. 제59도는 V_SS를 기준으로 하여, V_DD의 상승이 급격한 경우(예컨데, 수 100nS)의 제57도의 동작을 나타낸 또 다른 전압파형도이다.

우선, 제58도를 참조하면서 제57도의 동작을 설명한다.

제58도의 구간 A에 있어서, 전원 투입전에는 Vnn, V_G, V_O는 어느것도 “L”로 되어 있다. 단자(31,32)에 전원을 투입하면, 단자(31)에 인가된 V_DD는 그것의 전원이 갖는 시정수(예컨데, 수 10mS)에 근거하여, 소정의 전위까지 상승한다(제58도의 구간 B, C, D, E). 여기에서, V_DD가 PMOS(41)의 스레숄드 전압 V_TP까지의 구간 B에서는, 해당 PMOS(41)의 소스·드레인 사이가 오프된 상태이다. 그 때문에, 저항(51,54)을 통해 V_SS레벨의 게이트 전압 V_G가 NMOS(42)의 게이트에 인가되어, 그것의 NMOS(42)의 소스·드레인 사이가 오프된다. 이것에 의해, 저항(52)을 통해 출력단자(33)에서 V_DD레벨(“H”)의 출력전압 V_O가 출력된다.

제58도의 구간 C에 있어서, 다시 V_DD가 PMOS(41)의 스레숄드 전압 V_TP이상으로 상승하면, 해당 PMOS41의 소스·드레인 사이가 온된다. PMOS(41)의 게이트는 드레인과 접속된 PMOS 다이오드로서 동작한다. 그때문에, PMOS(41)의 드레인 전압은 저항(51)의 값이 큰 경우(예컨데, 수 100KΩ), 거의 전위 V_DD-V_TP로 되어 V_DD와 함께 상승한다. 이 PMOS(41)의 드레인 전압은 적분회로를 구성하는 저항(54) 및 콘덴서(71)에서 결정되는 시정수에 의해 적분되어, 그 적분된 게이트 전압 V_G이 NMOS(42)의 게이트에 인가된다.

예컨데, 저항(54)을 500KΩ, 콘덴서(71)를 3pF라 하면, 전위 V_DD-V_TP가 0.7V까지 상승하는 시간은 약 266nS이다. V_DD의 상승하는 시정수가 약 266nS보다 큰 경우(예컨데, 수 10mS), PMOS(41)의 드레인 전압은 그대로 NMOS(42)의 게이트 전압 V_G로 된다. 그 때문에, 이 게이트 전압 V_G가 NMOS(42)의 한계치 전압 V_TN까지 상승하는 구간 C에서는, 해당 NMOS(42)의 소스·드레인 사이가 오프된 상태로, 저항(52)을 통해 출력단자(33)에서 V_DD레벨(“H”)의 출력전압 V_O가 출력된다. 더욱 더 V_DD의 전위가 상승하면, 게이트 전압 V_G가 V_TN이상으로 되어, NMOS(42)의 소스·드레인 사이가 온되고, 출력단자(33)의 출력전압 V_O가 V_SS레벨(“L”)로 된다(제58도의 구간 D, E).

제58도의 구간 J에 있어서, 전원의 순간차단이 발생하면, V_DD는 그것의 전원이 갖는 시정수(예컨데, 수 10mS)에 근거하여 V_SS레벨까지 하강한다(제58도의 구간 J, K, L). 예컨데, 저항 51과 54를 500KΩ, 콘덴서(71)를 3pF라 하면, V_DD가 전위 V_TP+V_TN=1.4V까지 하강하는 시간이 저항(51,54) 및 콘덴서(71)에 의한 시정수(4.3V에서 0.7V까지 방전하는 시간은 약 5.4μS)보다 충분히 큰 경우(예컨데, 수 10mS), PMOS(41)의 드레인 전압은 콘덴서(71)와 거의 같은 전압으로 되어 하강하여 간다(제58도의 구간 J). 이 구간 J에 있어서, NMOS(42)의 게이트 전압은 그것의 스레숄드 전압 V_TN이상이기 때문에, 해당 NMOS(42)의 소스·드레인 사이가 온되어 있어, 출력단자(33)의 출력전압 V_O가 V_SS레벨(“L”)로 된다.

더욱 더 V_DD가 하강하면, 제55도의 구간 K에 있어서, NMOS(42)의 게이트 전압 V_G가 스레숄드 전압 V_TN이하로 되기 때문에, 해당 NMOS(42)의 소스·드레인 사이가 오프되어, 출력단자(33)의 출력전압 V_O는 V_DD레벨(“H”)로 된다. 예컨데, 출력단자(33)에 접속된 용량부하가 0.5pF, 저항(52)을 500KΩ, 이때의 V_DD레벨을 1.4V라 하면, 출력전압 V_O가 1.2V까지 상승하는데에는 486nS가 걸린다. 또한, V_DD가 하강하여, 구간 L에 있어서 PMOS(41)의 스레숄드 전압 V_TP이하로 되면, PMOS(41)의 드레인 전압이나 NMOS(42)의 게이트 전압 V_G가 OV로 되어, 출력단자(33)에서 V_DD레벨의 출력전압 V_O가 출력된다(제58도의 구간 L, M).

전원의 순간차단이 회복되어 재차 전원이 투입되면, 제58도의 구간 N, O, P에 나타낸 것 같이, 구간 B, C, D와 같은 동작이 행해진다. 따라서, 전원 투입시 및 전원 순간차단의 회복시에 발생하는 “H”의 리세트 신호 RS에 의해, LSI 등의 내부회로의 초기설정을 행하면, 오토·크리어로서 사용가능하다.

다음에, 제59도를 참조하면서 V_DD의 상승이 급격한 경우(예컨데, 수 100nS)의 동작을 설명한다.

제59도의 구간 A에 있어서, 전원 투입전에는 V_DD, V_G, V_O가 어느것도 “L”로 되어 있다. 단자(31,32)에 전원을 투입하면, 단자(31)에 인가된 V_DD는 전원이 갖는 시정수(예컨데, 수100nS)에 근거하여, 소정의 전위까지 상승한다(제59도의 구간 G). 이 구간 G에 있어서, V_DD가 PMOS(41)의 스레숄드 전압 V_TP이하일 때, 해당 PMOS(41)의 소스·드레인 사이가 오프된 상태로, 저항(51,54)을 통해 V_SS레벨의 게이트 전압 V_G가 NMOS(42)의 게이트에 인가되고, 해당 NMOS(42)의 소스·드레인 사이가 오프되어 있다. 그 때문에, 저항(52)을 통해 출력단자(33)에서 V_DD레벨(“H”)의 출력전압 V_O가 출력된다. 예컨데, 저항(52)을 500KΩ, 출력단자(33)에 접속되는 용량부하를 0.5pF 정도로 한 경우, V_DD레벨에 비해 약간 적분되어 출력전압 V_O가 상승한다. 출력 전압 V_O가 2.5V까지 상승하는데에는 약 173nS가 걸린다.

전원을 투입하고 나서 약 50nS 후, V_DD가 PMOS(41)의 스레숄드전압 V_TP이상으로 되어, 해당 PMOS(41)의 소스·드레인 사이가 온된다. PMOS(41)는 그것의 게이트와 드레인이 공통·접속되어 있기 때문에, PMOS다이오드로서 동작한다. 그 때문에, 저항(51)의 값이 큰 경우(예컨데, 수 100KΩ), PMOS(41)의 드레인 전압은 전위 V_DD-V_TP로 되어 V_DD와 함께 상승한다. PMOS(41)의 드레인 전압은 저항(54) 및 콘덴서(71)에 의해 적분되어, 그 적분된 게이트 전압 V_G가 NMOS(42)의 게이트에 인가된다. 예컨데, 저항(53)을 500KΩ, 콘덴서(71)를 3pF, NMOS(42)의 스레숄드 전압 V_TN을 0.7V라고 하면, 그것의 게이트 전압 V_G가 V_TN=0.7V가 될 때까지의 시간은 약 226nS이고, 전원 투입후에서부터의 합계 시간이 약 316nS로 된다.

V_DD의 정상상태의 전압값을 5V로 하면, 전원투입후 500KΩ의 저항(52)에서 0.5pF의 부하용량을 충전하였을 때, 약 316nS 후에는 출력전압 V_O가 3.6V까지 상승한다. 그 때문에, 이 출력전압은 확실히 “H”로 판정되어, 파워온 리세트로 동작가능하다. 이 출력전압 V_O는 적분회로를 구성하는 저항(54) 및 콘덴서(71)의 값을 크게 취하면, 더욱 상승할 수 있기 때문에, 용도에 따라 그것의 값을 정하면 좋다(제59도의 구간 H).

제59도의 구간 I에 있어서, 저항(54) 및 콘덴서(71)에서 적분된 게이트 전압 V_G가 더욱 상승하여, NMOS(42)의 스레숄드 전압 V_TN을 넘으면, 해당 NMOS(42)의 소스·드레인 사이가 온되어, 출력단자(33)의 출력전압 V_O가 V_SS레벨(“L”)로 된다.

제59도의 구간 Q에 있어서, 전원의 순간차단에 의해 V_DD가 수 100nS로 하강하면, PMOS 다이오드의 드레인 전압이 전위 V_DD-V_TP로 되어 하강한다. 이때, 콘덴서(71)의 일단(V_G측)은, V_DD의 전위 하강전의 전위 V_DD-V_TP로 충전된대로의 전위상태로부터, PMOS(41)의 드레인 전압과의 전위차를 저항(54)의 값으로 나눈 전류가 흘러, 해당 콘덴서(71)의 방전이 개시된다. 예컨데, 저항(54)의 값이 500KΩ으로 큰 경우, V_DD가 0.7V 하강할 때까지의 시간이 짧을 때(500nS 정도), 콘덴서(71)의 방전이 너무 진행하지 않는 중에 V_DD가 하강하기 때문에, 해당 콘덴서(71)의 일단의 전위보다 V_DD의 쪽이 0.7V까지 빨리 하강한다.

또한, 다이오드(72)를 실리콘으로 구성한 경우, 그것의 스레숄드 전압 Vf가 거의 0.7V이다. 그 때문에, 제59도의 구간 R에 있어서, 콘덴서(71)의 일단의 전위보다 V_DD레벨이 0.7V 이하로 내려가면, 해당 콘덴서(71)의 일단에서 다이오드(72)를 통해 V_DD레벨의 단자(31)로 방전 개시된다. V_DD레벨 보다 다이오드(72)의 Vf=0.7V 만큼 높은 전위에서, 콘덴서(71)의 일단의 전위가 저하한다. 그 때문에, V_DD레벨이 OV로 되었을 때, 콘덴서(71)의 일단의 전위는 Vf=0.7V로 된다. 이 0.7V는 NMOS(42)의 게이트 전압 V_G로 되어 있기 때문에, 이 전위까지는 최악으로, 해당 NMOS(42)의 소스·드레인 사이가 온되어 있어, 출력단자(33)에서 V_SS레벨(“L”)의 출력전압 V_O가 출력된다(제59도의 구간 Q, R).

그후, 콘덴서(71)의 방전은 저항(54,51)을 통해 행해진다. 예컨데, 저항 51과 54를 500KΩ, 콘덴서(71)를 3pF으로 하면, 콘덴서(71)의 0.7V에서 0.2V까지의 방전시간은 약 3.8μS 정도가 된다. 0.2V 정도까지 게이트 전압 V_G가 저하하면, NMOS(42)가 확실하게 오프되지만, 이미 V_DD레벨이 OV로 되어 있기 때문에, 출력전압 VD는 “L”로 된다(제59도의 구간 S). 제59도의 구간 T에 있어서, 콘덴서(71)의 일단의 전위가 OV까지 방전된 후, 전원의 순간차단이 회복되어 재차 단자(31,32)에 급격한 V_DD(수 100nS)가 인가되면, 제59도의 구간 U, V, W에 나자낸 것 같이, 전원투입시와 동일한 파형의 출력전압 V_O가 출력단자(33)에서 출력된다.

이 제27실시예에서는, 콘덴서(71)의 일단에 다이오드(72)를 접속하였기 때문에, 전원의 순간차단 등에 의해 V_DD레벨이 OV로 되었을 때, 해당 콘덴서(71)의 축적전하를 다이오드(72)를 통해 즉시 방전될 수 있다. 그 때문에, 전원 순간차단의 시간이 짧아도, 출력단자(33)에서 리세트 신호 RS를 출력할 수 있다. 예컨데, 제25실시예를 나타낸 제49도의 회로에서는 약 9.2μS이었지만, 본 실시예에는 약 3.8μS로 약 41%로 단축되었다. 다이오드(72)의 Vf를 내리면, 더욱 더 개선될 수 있다.

[제28실시예]

제60도는, 본 발명의 제28실시예를 나타낸 오토·크리어 회로의 회로도로서, 제10실시예를 나타낸 제28도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제28도에 나타낸 NMOS(61)의 게이트 (제3단자)가 드레인에 접속되고, 그것의 게이트 및 드레인이 저항(51)을 통해 V_DD가 인가되는 제2전원전위 입력단자(32)에 접속되는 동시에, 적분회로를 구성하는 저항(54)에 접속되어 있다. 또한, 다이오드(72)의 애노드 측이 제1전원전위 입력단자(31)에, 그것의 캐소드측이 PMOS(62)의 게이트에 각각 접속되어 있다.

제61도는 제2전원전위 입력단자(32)에 인가되는 V_DD를 기준으로 하여, 제1전원전위 입력단자(31)에 인가되는 V_SS의 하강(즉, V_DD의 상승)이 급격한 경우의 제60도의 동작을 나타낸 파형도이다. 제62도는 V_DD를 기준으로 하여 V_SS의 하강(즉, V_DD의 상승)이 급격한 경우의 제60도의 동작을 나타낸 또 다른 전압파형도이다.

이 오토·크리어 회로에서는, 제61도 및 제62도에 나타낸 것 같이, 제27실시예를 나타낸 제58도 및 제59도를 정부가 역인 동작파형으로 되는 것 만으로, 제57도의 회로와 동일한 동작을 행한다. 그 때문에, 제27실시예와 마찬가지로, 전원 순간차단 등에 의해 V_SS레벨이 V_DD레벨로 되었을 때에, 콘덴서(71)의 축적전하를 다이오드(72)에 의해 즉시 방전가능하고, 전원 순간차단시 등에 있어서도 출력단자(33)에서 리세트신호 RS를 출력가능하다. 이 오토·크리어 회로에서는, 제27도의 실시예와 마찬가지로, 제26실시예를 나타낸 제52도의 회로에 비해, 오토·크리어로서 동작가능한 전원 순간차단 시간을 약 41%로 단축할 수 있다.

[제29실시예]

제63도는 본 발명의 제29실시예를 나타낸 오토·크리어 회로의 회로도로서, 제27실시예를 나타낸 제57도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는 PMOS(41)의 드레인(제2단자)에 제3능동소자(예컨데, PMOS)(44)의 소스(제1단자)가 접속되고, 드레인(제2단자)이 PMOS(41)의 게이트(제3단자)에 접속되는 동시에, 저항 51 및 54의 접속점에 접속되어 있다. PMOS(44)의 게이트(제3단자)는 제어신호 CS1가 입력되는 제어신호 입력단자(81)에 접속되어 있다.

다음에, 제63도에 나타낸 오토·크리어 회로의 동작을 제58도, 제59도 및 제64도를 참조하면서 설명한다.

제64도는 제63도의 회로의 제어신호 CS1, NMOS(42)의 게이트 전압 V_G및 출력단자(33)의 출력전압 V_O를 나타낸 전압 파형도이다.

제63도에 있어서, 제어신호 입력단자(81)에 입력되는 제어신호 CS1가 “L”이면, PMOS(44)의 소스·드레인 사이가 온되기 때문에, 제57도의 회로와 동일한 동작을 행한다. 이때, 제어신호 입력단자(81)에 “H”의 제어신호 CS1가 입력된 경우에 대하여 제58도 및 제59도를 참조하면서 설명한다.

제63도에 있어서, 제어신호 입력단자(81)에 “L”의 제어신호 CS1를 입력한 상태에서, 단자(31,32)에 전원을 인가하면, 제58도의 구간 A, B, C, D, E 또는 제59도의 구간 A, G, H, I에 나타낸 것 같이, 출력단자(33)에서 출력되는 출력전압 V_O는 “H”가 된 후에 “L”로 되돌아가, 정상상태로 된다(제58도의 구간 E, 제59도의 구간 I). 이 상태에서는, PMOS(41,44) 및 저항(51)을 통해 흐르는 전류와 저항(52) 및 NMOS(42)를 통해 흐르는 전류가 존재한다. 이 합계 전류는, 예컨데, V_DD를 5V, V_SS를 OV, PMOS(41,44)의 스레숄드 전압 V_TP를 0.7V, 저항 51과 52를 500KΩ라 하면, 약 19mA 정도가 된다.

다음에, 제64도에 나타낸 것 같이, 제어신호 입력단자(81)에 “H”의 제어신호 CS1을 입력하면, PMOS(44)의 소스·드레인 사이가 오프되기 때문에, PMOS(41,44) 및 저항(51)을 흐르는 전류가 없어진다. 그러면, 콘덴서(71)에 충전되어 있던 축전전하는 저항(54, 51)을 통해 V_SS레벨의 단자(32)로 방전된다(제64도의 구간 B). 이 방전시간은, 예컨데, V_DD를 5V, V_SS를 OV, PMOS(41,44)의 스레숄드 전압 V_TP를 0.7V, NMOS(42)의 스레숄드 전압 TN을 0.7V, 저항 51과 54를 500KΩ, 콘덴서(71)를 3pF라 하고, NMOS(42)의 게이트 전압 V_G가 0.7V까지 하강한 경우, 약 5.4μS가 된다.

게이트 전압 V_G가 0.7V 이하로 방전하면, 제64도의 구간 C에 있어서, NMOS(42)의 소스·드레인 사이가 오프되기 때문에, 저항(52)을 통해 출력단자(33)의 출력전압 V_O가 “H”로 상승한다. 이 상태에서는, PMOS(44)의 소스·드레인 사이 및 NMOS(42)의 소스·드레인 사이가 함께 오프되기 때문에, 제63도의 오토·크리어 회로에서는 전원전류가 전혀 흐르지 않게 된다. 그 때문에, 제13실시예를 나타낸 제37도의 회로와 거의 동일하게 오토·크리어 회로를 내장한 LSI 등의 스태틱 소비전류 I_DD의 양품/불량품 판정의 측정치를 낮은 전류값(예컨데, 3μA)까지 내리는 것이 가능하게 된다. 이것에 의해, 신뢰성 저하의 원인이 되는 포토리소그래피 결함 등의 불량품을 제거할 수 있다.

또한, PMOS(44) 및 NMOS(42)가 오프상태일 때, 출력전압 V_O가 “H”로 되기 때문에, 직접, 이 출력전압 Vo를 LSI 등의 내부회로에 공급하면, 문제가 생기는 경우에는 예컨데 다른 제어신호 등과의 AND 논리 등을 취하는 것에 의해, LSI 등의 내부회로의 소정부분에 출력전압 Vo의 “H”가 전달되지 않도록 하는 수단을 설치하면 좋다. 그것의 일례를 다음의 제30 및 제31실시예에 나타낸다.

[제30실시예]

제65도는 본 발명의 제30실시예를 나타낸 오토·크리어 회로의 회로도로서, 제29실시예를 나타낸 제63도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제63도의 출력단자(33)에, 제37도에 나타낸 것 같은 2입력 AND 게이트(91)의 제1입력단자가 접속되고, 제어신호 입력단자(81)가 인버터(93)를 통해 해당 AND 게이트(91)의 제2입력단자에 접속되고, 그것의 출력측이 오토·크리어용의 리세트 신호 RS 출력용의 출력단자(83)에 접속되어 있다.

다음에, 제65도에 나타낸 오토·크리어 회로의 동작을 제66도를 참조하면서 설명한다.

제66도는 제65도의 제어신호 입력단자(81)에 입력되는 제어신호 CS1, NMOS(42)의 게이트 전압 V_G, 출력단자(33)의 출력전압 Vo 및 출력단자(83)에서 출력되는 리세트 신호 RS의 전압파형도이다.

제65도에 있어서, 제어신호 입력단자(81)에 “L”의 제어신호 CS1가 입력되면, 그것이 인버터(93)에서 반전되어, AND 게이트(91)가 열려, 이 오토·크리어 회로는 제63도와 동일한 통상의 동작을 행한다. 그리고, 출력단자(33)에서 출력되는 출력전압 V_O는 AND 게이트(91)를 통해 출력단자(83)에서 리세트 신호 RS의 형태로 출력된다.

제어신호 입력단자(81)에 “H”의 제어신호 CS1을 입력하면, 제66도에 나타낸 것 같은 출력전압 Vo가 출력단자(33)에서 출력된다. 그렇지만, 제어신호 CS1이 “H”이기 때문에, 그것이 인버터(93)에서 반전되어 AND 게이트(91)가 닫힌다. 그 때문에, 제66도의 구간 A, B, C에 있어서, 출력단자(83)에서 출력되는 리세트 신호 RS는 “L”로 유지된다.

제어신호 입력단자(81)에 재차 “L”의 제어신호 CS1를 입력하면, 그것이 인버터(93)에서 반전되어 AND 게이트(91)가 열린다. 그리고, 제66도의 구간 D, E에 있어서, 출력단자(33)에서 출력된 출력전압 Vo가 AND 게이트 (91)에 보내져, 그것의 AND 게이트(91)를 통해 출력단자(83)에서 “H”의 리세트 신호 RS가 출력된다(제66도의 구간 D). 이 리세트 신호 RS의 펄스폭은 제29실시예에서 설명한 것 같이, 저항(54) 및 콘덴서(71)의 시정수에 의해 정한다. 그후, 제66도의 구간 E에 있에서, 출력단자(33)에서 출력되는 출력 전압 V_O가 “L”로 되기 때문에, 출력단자(83)에서 출력되는 리세트 신호 RS로 “L”로 된다.

이 제30실시예에서는, 출력단자(33)에 AND 게이트(91)를 접속하였기 때문에, 제13실시예를 나타낸 제37도의 회로와 마찬가지로, 스태틱 소비전류 I_DD의 측정값을 출력단자(83)에서 리세트 신호 RS가 출력되지 않도록 제어가능하다. 또한, 스태틱 소비전류 I_DD를 측정한 후, 리세트 신호 RS가 정상으로 출력되는지 아닌지의 측정을 행하는 것도 가능하게 된다.

[제31실시예]

제67도는 본 발명의 제31실시예를 나타낸 오토·크리어 회로의 회로도로서, 제25실시예를 나타낸 제63도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제30실시예를 나타낸 제65도와 인버터(93)를 생략하고, 제어신호 CS2가 입력되는 제어신호 입력단자(82)를 설치하고, 그것이 2 입력 AND게이트(91)의 제2입력단자에 접속되어 있다.

다음에, 제67도에 나타낸 오토·크리어 회로의 동작을 제68도를 참조하면서 설명한다.

제68도는 제67도의 제어신호 입력단자(81)에 입력되는 제어신호 CS1, 제어신호 입력단자(82)에 입력되는 제어신호 CS2, 출력단자(33)에서 출력되는 출력전압 V_O및 출력단자(83)에서 출력되는 리세트 신호 RS의 전압파형도이다.

제68도의 구간 A에 있어서, 제어신호 입력단자 81에 “L”의 제어신호 CS1가 입력되면, 이 오토·크리어 회로는 제63도와 마찬가지로 통상의 동작을 행한다. 이때, 제어신호 입력단자(82)에 “H”의 제어신호 CS2가 입력되어 있으면, AND 게이트(91)가 열려, 출력단자(33)에서 출력되는 출력전압 V_O를 해당 AND 게이트(91)를 통해 출력단자(83)에서 출력한다.

제68도의 구간 B에 있어서, 제어신호 입력단자(81)에 “H”의 제어신호 CS1를 입력하는 동시에, 제어신호 입력단자(82)에 “L”의 제어신호 CS2를 입력하면, AND 게이트(91)가 닫힌다. 그 때문에, 출력단자(33)에서 출력된 출력전압 V_O가 AND 게이트(91)에서 저지되므로, 해당 AND 게이트(91)의 출력단자(83)에서 출력되는 리세트 신호 RS는 “L”로 고정된다(제68도의 구간 C).

제68도의 구간 D에서, 제어신호 입력단자(81)에 재차 “L”의 제어신호 CS1를 입력하면, 제어신호 CS2에 의해 AND 게이트(91)가 닫혀 있기 때문에, 리세트 신호 RS는 “L”인 상태이다. 제68도의 구간 E에 있어서도, 제어신호 CS2가 “L”로 있으므로, 리세트 신호 RS는 “L”를 유지한다. 이와같이, 제68도의 구간 B, C, D, E에서 “L”로 되는 제어신호 CS2를 제어신호 입력단자(82)에 입력하면, 출력단자(83)에서 출력되는 리세트 신호 RS는 항상 “L”에 고정하는 것이 가능으로 된다.

이 제31실시예에서는, 제30실시예와 마찬가지로, 스태틱 소비전류 I_DD의 측정값을 리세트 신호 RS가 출력되지 말도록 제어된다. 더구나, 스태틱 소비전류 I_DD의 측정 후, 그 스태틱 소비전류 I_DD측정 이전의 상태에서 동작시키는 것도 가능하게 된다.

[제32실시예]

제69도는 본 발명의 제32실시예를 나타낸 오토·크리어 회로의 회로도로서, 제29실시예를 나타낸 제63도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, PMOS(41)의 게이트(제3단자)가 그것의 드레인(제2단자)에 접속되고, 그것의 게이트 및 드레인이 PMOS(44)의 소스(제1단자)에 접속되고, 해당 PMOS 44의 드레인(제2단자)이 저항 51 및 54의 접속점에 접속되어 있다.

다음에 제69도에 나타낸 오토·크리어 회로의 동작을 설명한다.

제어신호 입력단자(81)에 “L”의 제어신호 CS1가 입력되면, PMOS(44)의 소스·드레인 사이가 온되기 때문에, 제27실시예를 나타낸 제57도의 회로와 동일한 동작을 행한다. 또한, 제어신호 입력단자(81)에 “H”의 제어신호 CS1가 입력되면, PMOS(44)의 소스·드레인 사이가 오프되어, 제29실시예를 나타낸 제63도의 회로와 동일한 동작을 행한다.

이 제32실시예에서는, 제29실시예를 나타낸 제63도의 PMOS 다이오드를 구성하는 PMOS(41)의 게이트 배선과, 스위치 기능을 갖는 PMOS(44)의 접속위치가 교체된 것 뿐이기 때문에, 제63도의 회로와 거의 동일한 작용, 효과가 얻어진다.

[제33실시예]

제70도는 본 발명의 제33실시예를 나타낸 오토·크리어 회로의 회로도로서, 제29실시예를 나타낸 제63도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, PMOS 다이오드를 구성하는 PMOS(41)와 스위치 기능을 갖는 PMOS(44)의 접촉위치를 교체한 구성으로 되어 있다. 즉, V_DD가 인가되는 제1전원 전위 입력단자(31)가 PMOS(44)의 소스(제1단자) 및 백게이트에 접속되는 동시에, PMOS(41)의 백 게이트에 접속되어 있다. PMOS(41)의 게이트(제3단자)는 제어신호 입력단자(81)에 접속되고, 그것의 드레인(제2단자)이 PMOS(41)의 소스(제1단자)에 접속되어 있다. PMOS(41)의 드레인(제2단자) 및 게이트(제3단자)는 공통접속되고, 그것들이 저항 51 및 54의 접속점에 접속되어 있다.

다음에, 동작을 설명한다.

제어신호 입력단자(81)에 입력되는 제어신호 CS1가 “L”이면, PMOS(44)의 소스·드레인 사이가 온도기 때문에, 제27실시예를 나타낸 제57도의 회로와 동일한 동작을 행한다. 제어신호 CS1가 “H”이면, PMOS(44)의 소스·드레인 사이가 오프되기 때문에, 제29실시예를 나타낸 제63도의 회로와 동일한 동작을 행한다.

이 제33실시예의 오토·크리어 회로에서는, 제63도의 PMOS 다이오드를 구성하는 PMOS(41)와 스위치 기능을 갖는 PMOS(44)의 상대위치가 교체된 것 뿐이기 때문에, 제63도의 회로와 거의 동일한 작용, 효과를 갖는다.

[제34실시예]

제71도는 본 발명의 제34실시예를 나타낸 오토·크리어 회로의 회로도로서, 제28실시예를 나타낸 제60도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제60도의 NMOS(61)의 드레인(제2단자)에 제3능동소자(예컨데, NMOS)(64)의 소스(제1단자)가 접속되고, 드레인(제2단자)이 NMOS(61)의 게이트에 접속되는 동시에, 저항 51 및 54의 접속점에 접속되어 있다. NMOS(64)의 게이트는 제어신호 CS1가 입력되는 제어신호 입력단자(81)에 접속되고, 그것의 백게이트가 NMOS(61)의 소스(제1단자)에 접속되어 있다.

다음에 제71도의 동작을 제61도, 제62도 및 제72도를 참조하면서 설명한다.

제72도는 제71도의 제어신호 입력단자(81)에 입력되는 제어신호 CS1, PMOS(62)의 게이트 전압 V_G및 출력단자(33)에서 출력되는 출력전압 V_O의 전압파형도이다.

제71도에 있어서, 제어신호 입력단자(81)에 입력되는 제어신호 CS1이 “H”일 때, NMOS(64)의 소스·드레인 사이가 온되기 때문에, 제28실시예를 나타낸 제60도의 회로와 동일한 동작을 행한다. 이때, 제어신호 입력단자(81)에 “L”의 제어신호 CS1가 입력되었을 때의 동작을 이하 주로 하여 설명한다.

제71도에 있어서, 제어신호 입력단자(81)에 “H”의 제어신호 CS1를 입력한 상태에서, 단자(31,32)에 전원을 인가하면, 제61도의 구간 A, B, C, D, E 또는 제62도의 구간 A, G, H, I에 나타낸 것 같이, 출력단자(33)에서 출력되는 출력전압 V_O가 “L”로 된 후, “H”로 되돌아서 정상상태로 된다(제61도의 구간 E, 제62도의 구간 I). 이 상태에서는, 저항(51) 및 NMOS(64,61)를 통해 흐르는 전류와, PMOS(62) 및 저항(52)을 통해 흐르는 전류가 존재한다.

이 전류의 합계치는, 예컨데 단자(32)에 인가되는 V_DD를 5V, 단자(31)에 인가되는 V_SS를 OV, NMOS(61,64)의 스레숄드 전압 V_TN을 0.7V, 저항 51과 52를 500KΩ이라 하면, 약 19μA정도가 된다. 이 상태 이후의 동작을 제72도를 참조하면서 이하 설명한다.

제72도의 구간 A에서 B로 옮겨, “L”의 제어신호 CS1을 제어신호 입력단자(81)에 입력하면, NMOS(64)의 소스·드레인 사이가 오프되기 때문에, NMOS(64, 61)에 흐르는 전류가 없어진다. 그러면, 콘덴서(71)에 충전되어 있던 축적전하는 저항(54,51)을 통해 V_DD레벨의 단자(32)로 방전된다. 이 방전시간은, 예컨데, V_DD를 5V, V_SS를 OV, NMOS(61,64)의 스레숄드 전압 V_TN을 0.7V, PMOS(62)의 스레숄드 전압 V_TP를 0.7V, 저항 51과 54를 500KΩ, 콘덴서(71)를 3pF라 하고, PMOS(62)의 게이트 전압 V_G가 전위 V_DD-0.7V까지 상승하였을 때, 약 5.4μS로 된다.

제72도의 구간 C에 있어서, 게이트전압 V_G가 전위 V_DD-0.7V 이상으로 방전하면, PMOS(62)의 소스·드레인 사이가 오프된다. 그러면, 저항(52)을 통해 출력단자(33)의 출력전압 V_O가 “L”로 하강한다. 이 상태에서는, NMOS(64)의 소스·드레인 사이가 오프되는 동시에, PMOS(62)의 소스·드레인 사이가 오프되기 때문에, 제71도의 회로에는 전원전류가 전혀 흐르지 않게 된다. 따라서, 제29실시예를 나타낸 제63도의 회로와 마찬가지로, 제71도의 회로를 내장한 LSI 등의 스태틱 소비전류 I_DD의 양품/불량품의 판정 측정값을 낮은 전류값(예컨데, 3μA)까지 내리는 것이 가능하게 된다. 이것에 의해, 신뢰성 저하의 원인으로 되는 포토리소그래피 결함 등의 불량품을 제거하는 것이 가능하게 된다.

또한, NMOS(64) 및 PMOS(62)가 함께 오프상태일 때에는, 출력전압 V_O가 “L”로 되기 때문에, 직접 이 출력전압 V_O를 LSI 등의 내부회로에 공급하면, 문제가 생기는 경우에는 다른 제어신호 등과의 OR 논리 등을 취하는 것에 의해, 해당 LSI등의 내부회로의 소정부분에는 “L”의 출력전압 V_O가 공급되지 않도록 하는 수단을 설치하면 좋다. 그것의 일례를 다음의 제35와 제36실시예에 나타낸다.

[제35실시예]

제73도는 본 발명의 제35실시예를 나타낸 오토·크리어 회로의 회로도로서, 제34실시예를 나타낸 제71도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제14실시예를 나타낸 제38도의 회로와 마찬가지로, 제71도의 출력단자(33)에 2입력 OR 게이트(92)의 제1입력단자가 접속되고, 제어신호 입력단자(81)가 인버터(93)를 통해 해당 OR 게이트(92)의 제2입력단자에 접속되고, 그것의 출력측에 리세트 신호 RS를 출력하기 위한 출력단자(83)가 접속되어 있다.

다음에, 제73도에 나타낸 오토·크리어 회로의 동작을 제74도를 참조하면서 설명한다.

제74도는 제73도의 제어신호 입력단자(81)에 입력되는 제어신호 CS1, PMOS(61)의 게이트 전압 V_G, 출력단자(33)의 출력전압 V_O및 출력단자(83)에서 출력되는 리세트 신호 RS의 전압파형도이다.

제74도의 구간 A에 있어서, 제어신호 입력단자(81)에 “H”의 제어신호 CS1이 입력되면, 그것이 인버터(93)에서 반전되어 OR 게이트(92)가 열려, 제73도의 오토·크리어 회로가 통상의 동작을 행하고, 그것의 출력단자(33)에서 출력된 출력전압 V_O가 OR 게이트(92)를 통해 리세트 신호 RS의 형태로 출력단자(83)에서 출력된다.

제74도의 구간 B에 있어서, 제어신호 입력단자(81)에 “L”의 제어신호 CS1이 입력되면, 출력단자(33)에서 출력전압 Vo가 출력되지만, 인버터(93)에 의해 OR 게이트(92)가 닫혀 있기 때문에, 그것의 OR 게이트(92)의 출력이 “H”로 된다. 그 때문에, 제74도의 구간 A, B, C에 나타낸 것 같이, 출력단자(83)에서 출력되는 리세트 신호 RS는 “H”로 유지된다.

제74도의 구간 D에 있어서, 제어신호 입력단자(81)에 재차 “H”의 제어신호 CS1을 입력하면, 인버터(93)를 통해 OR 게이트(92)가 열려, 출력단자(83)에서 “L”의 리세트 신호 RS가 출력된다. 이 구간 D에 있어서 리세트 신호 RS의 펄스폭은, 제34실시예를 나타낸 제71도의 회로에서 설명한 것 같이, 저항(54) 및 콘덴서(71)의 시정수에 의해 정한다. 그후, 제74도의 구간 E에 있어서, 리세트 신호 RS가 “H”로 된다.

이 제35실시예에서는, 제14실시예를 나타낸 제38도의 회로와 마찬가지로, 스태틱 소비전류 I_DD의 측정값을 리세트 신호 RS가 출력되지 않도록 제어하는 것이 가능하게 된다. 또한, 측정 종료후, 리세트 신호 RS가 정상으로 출력되는지 아닌지의 측정을 하는 것도 가능하게 된다.

[제36실시예]

제75도는 본 발명의 제36실시예를 나타낸 오토·크리어 회로의 회로도로서, 제34실시예를 나타낸 제71도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제73도의 인버터(93) 생략하고, 제어신호 CS2가 입력되는 제어신호 입력단자(82)를 설치하고, 그것이 2입력 OR게이트(92)의 제2입력단자에 접속되어 있다.

제76도는, 제75도의 제1제어신호 입력단자(81, 82)에 입력되는 제어신호 CS1, CS2, PMOS(62)의 게이트전압 V_G, 출력단자(33)에서 출력되는 출력전압 V_O, 출력단자(83)에서 출력되는 리세트 신호 RS의 전압파형도이다. 이 도면을 참조하면서 제75도의 동작을 설명한다.

제76도의 구간 A에 있어서, 제어신호 입력단자(81)에 “H”의 제어신호 CS1가 입력되면, 제75도의 오토·크리어 회로는 통상의 동작을 행한다. 이때, 제어신호 입력단자(82)에 “L”의 제어신호 CS2가 입력되어 있으면, 출력단자(33)에서 출력된 출력전압 V_O가 OR 게이트(92)를 통해 리세트 신호 RS의 형태로 출력단자(83)에서 출력된다.

제76도의 구간 B에 있어서, “L” 레벨의 제어신호 CS1 및 “H” 레벨의 제어신호 CS2가 입력되면, 출력단자(33)에서 출력된 출력전압 V_O가 OR 게이트(92_)에 보내지지만, 이 OR 게이트(92)에는 “H”가 입력되어 있기 때문에, 출력단자(83)에서 출력되는 리세트 신호 RS는 “H”로 고정된다(제76도의 구간 B, C, D, E).

제76도의 구간 D에 있어서, “H”의 제어신호 CS1이 입력되면, 출력단자(33)의 출력전압 V_O가 “H” 레벨로 상승하지만, 제어신호 CS2에 의해 OR 게이트(92)가 닫혀 있으므로, 리세트 신호 RS는 “H”레벨로 유지된다. 제76도의 구간 E에서 F로 옮겨, 제어신호 CS2가 “L”로 되면, OR 게이트(92)가 열리지만, 제어신호 CS1가 “H”이기 때문에, 리세트 신호 RS는 “H”를 유지한다.

따라서, 제76도의 구간 B, C, D, E에 있어서 “H”의 제어신호 CS2를 입력하면, 리세트 신호 RS를 항상 “H”로 고정하는 것이 가능하게 된다.

제36실시예에서는, 제35실시예를 나타낸 제73도의 회로와 마찬가지로, 스태틱 소비전류 I_DD의 측정값을 출력신호 V_O가 출력되지 않도록 제어가능하다. 또한, 측정후, 스태틱 소비전류 I_DD의 측정 이전의 상태에서 동작시키는 것도 가능하게 된다.

[제37실시예]

제77도는 본 발명의 제37실시예를 나타낸 오토·크리어 회로의 회로도로서, 제34실시예를 나타낸 제71도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, NMOS(61)의 게이트(제3단자)가 해당 NMOS(61)의 드레인(제2단자)에 공통접속되어 있는 점만이 제71도의 회로와 다르게 되어 있다. 이와 같이, 이 오토·크리어 회로에서는, 제71도의 DMOS 다이오드를 구성하는 NMOS(61)의 게이트 배선이 다른 것 뿐이기 때문에, 제71도의 회로와 거와 동일한 작용, 효과를 나타낸다.

[제38실시예]

제78도는 본 발명의 제38실시예를 나타낸 오토·크리어 회로의 회로도로서, 제37실시예를 나타낸 제77도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제77도의 NMOS 61과 64의 접속 위치를 서로 치환한 구성으로 되어 있다. 즉, NMOS(61)의 드레인(제2단자)과 게이트(제3단자)가 공통접속되고, 그것이 저항 51과 54의 접속점에 접속되어 있다. NMOS(61)의 소스(제1단자)는 NMOS(64)의 드레인(제2단자)에 접속되고, 해당 NMOS(64)의 소스(제1단자) 및 백 게이트가 단자(31)에 접속되어 있다.

이 오토·크리어 회로에서는, 제37실시예를 나타낸 제77도의 NMOS 다이오드를 구성하는 NMOS(61)와, 스위치 기능을 갖는 NMOS(64)의 상대적인 접속위치가 교체된 것 뿐이므로, 제77도의 회로와 거의 같은 작용, 효과를 나타낸다.

이상 설명한 제29∼제38실시예에서는, 제64도, 제68도, 제72도, 제74도 및 제76도의 구간 B에 나타낸 것 같이, 스태틱 소비전류 I_DD의 측정상태 설정 직후에는 아직 전류가 흐르고 있다는 문제가 있다. 이 전류가 흐르는 시간은, 상기 실시예에서 설명한 것 같이, 5.4μS 정도, 결국 수 μS ~ 수 10μS로서, LSI 등의 측정시간을 단축할 때 문제가 된다. 이때, 제21~제24실시예와 마찬가지로, 스태틱 소비전류 I_DD의 측정상태 설정 직후로부터 V_DD측에서 V_SS측으로 흐르는 전류를 정지하는 회로구성을 다음의 제39∼제44실시예에 나타낸다.

[제39실시예]

제79도는 본 발명의 제39실시예를 나타낸 오토·크리어 회로의 회로도로서, 제29실시예를 나타낸 제63도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제63도에 나타낸 NMOS(42)의 게이트 (제3단자)에 제4능동소자(예컨데, NMOS)(45)의 드레인(제2단자)이 접속되고, 소스(제1단자) 및 백 게이트가 V_SS레벨의 단자(32)에 접속되어 있다. NMOS(45)의 게이트(제3단자)는 제어신호 입력단자(81)에 접속되어 있다.

다음에, 제79도에 나타낸 오토·크리어 회로의 동작을 제58도, 제59도 및 제80도를 참조하면서 설명한다.

제80도는 제79도의 제어신호 입력단자(81)에 입력되는 제어신호 CS1, NMOS(42)의 게이트 전압 V_G및 출력단자(33)의 출력전압 V_O의 전압파형도이다.

제어신호 입력단자(81)에 “L”의 제어신호 CS1를 입력한 상태에서, 단자(31,32)에 전원을 인가하면, PMOS(44)의 소스·드레인 사이가 온되고, NMOS(45)의 소스·드레인 사이가 오프되기 때문에, 제37실시예를 나타낸 제57도의 회로와 동일한 동작을 행한다. 그 때문에, 전원의 인가에 의해, 출력단자(33)에서 출력되는 출력전압 V_O는 “H”로 된 후에 “L”에 되돌아가, 정상상태로 된다. 다음에, 이 상태 이후의 동작을 제80도를 참조하면서 이하 설명한다.

제80도의 구간 A∼C에 있어서, 제어신호 입력단자(81)에 “H”의 제어신호 CS1를 입력하면, PMOS44의 소스·드레인 사이가 오프되고, NMOS(45)의 소스·드레인 사이가 온된다. NMOS(45)가 온되면, NMOS(42)의 게이트 전압 V_G는 단자(32)의 V_SS레벨로 되어, 해당 NMOS(42)가 오프된다. PMOS(44)의 오프에 의해 PMOS(41,44)를 흐르는 전원전류가 없어진다. 콘덴서(71)에 충전되어 있던 축적전하는 NMOS(45)의 드레인·소스 사이를 통해 V_SS레벨의 단자(32)로 방전된다. 이 방전시간은, 예컨데 콘덴서(71)가 3pF 정도이면 수 nS이다. 그 때문에, 제29∼제38실시예에 대하여 약 0.1% 정도까지 콘덴서(71)의 방전시간을 단축할 수 있다. 이때, NMOS(42)의 게이트 전압 V_G는 V_SS레벨(= OV)로 되기 때문에, NMOS(42)의 소스·드레인 사이가 오프되어 있어, 저항(52)을 통해 출력단자(33)의 출력전압 V_O가 “H”로 된다.

제80도의 구간 D에 있어서, 제어신호 입력단자(81)에 “L”의 제어신호 CS1를 입력하면, PMOS(44)의 소스·드레인 사이가 온되고, NMOS(45)의 소스·드레인 사이가 오프된다. 이것에 의해, 콘덴서(71)의 축적전하가 NMOS(45)를 통해 방전되어 있는 경로가 차단된다. 역으로, PMOS(41,44) 및 저항(51)을 통해 흐르는 전원전류가 저항(54)을 통해 콘덴서(71)에도 분류되어, 해당 콘덴서(71)에의 충전이 개시된다. 그리고, 게이트 전압 V_G가 NMOS(42)의 스레숄드 전압 V_TN을 넘으면, 해당 NMOS(42)의 소스·드레인 사이가 온되어, 출력전압 V_O가 “L”로 된다. 이후, 제80도와 구간 E에 표시한 것 같이, 게이트 전압 V_G가 전위 V_DD-V_TP까지 충전되어 정상상태로 된다.

이 제39실시예에서는, 스태틱 소비전류 I_DD의 측정상태 설정 후, 즉시(예컨데, 수 nS∼수 10nS 후), 측정이 가능하게 되므로, 스태틱 소비전류 I_DD의측정시간을 탄축(예컨데, 5.4μS)할 수 있다.

[제40실시예]

제81도는 본 발명의 제40실시예를 나타낸 오토·크리어 회로의 회로도로서, 제32실시예를 나타낸 제69도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는 제69도의 NMOS(42)의 게이트(제3단자)와 단자(32) 사이에, 제79도와 동일하게 제4능동소자(예컨데, NMOS)(45)가 접속되어 있다. 그 때문에, 제39실시예를 나타낸 제79도의 회로와 동일한 작용, 효과가 얻어진다.

[제41실시예]

제82도는 본 발명의 제41실시예를 나타낸 오토·크리어 회로의 회로도로서, 제33실시예를 나타낸 제70도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제70도의 NMOS(42)의 게이트(제3단자)와 단자(32) 사이에, 제79도와 동일하게 제4능동소자(예컨데, NMOS)(45)가 접속되어 있다. 그 때문에, 제79도의 회로와 동일한 작용, 효과가 얻어진다.

[제42실시예]

제83도는 본 발명의 제42실시예를 나타낸 오토·크리어 회로의 회로도로서, 제34실시예를 나타낸 제71도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제71도의 V_DD레벨의 단자 32에, 제4능동소자(예컨데, PMOS)(65)의 소스(제1단자) 및 백 게이트가 접속되고, 드레인(제2단자)이 PMOS(62)의 게이트(제3단자)에 접속되고, 게이트(제3단자)가 제어신호 입력단자(81)에 접속되어 있다.

제83도에 나타낸 오토·크리어 회로의 동작을 제61도, 제62도 및 제84도를 참조하면서 설명한다.

제84도는 제어신호 입력단자(81)에 입력되는 제어신호 CS1, PMOS(62)의 게이트 전압 V_G및 출력단자(33)의 출력전압 V_O의 전압파형도이다.

제어신호 입력단자(81)에 “H”의 제어신호 CS1을 입력한 상태에서, 단자(31,32)에 전원을 인가하면, NMOS(64)의 소스·드레인 사이가 온되고, PMOS(65)의 소스·드레인 사이가 오프되기 때문에, 제60도의 회로와 동일한 동작을 행한다. 그 때문에, 전원의 투입에 의해 제61도의 구간 A, B, C, D, E 또는 제62도의 구간 A, G, H, I에 나타낸 것 같이, 출력단자(33)의 출력전압 V_O는 “L”로 된 후에 “H”에 되돌아가, 정상 상태로 된다. 이 상태 이후의 동작을 제84도를 참조하면서 이하 설명한다.

제84도의 구간 A∼C에 있어서, 제어신호 입력단자(81)에 “L”의 제어신호 CS1을 입력하면, NMOS(64)의 소스·드레인 사이가 오프되고, PMOS(65)의 소스·드레인 사이가 온된다. PMOS(65)의 온에 의해, PMOS(62)의 게이트 전압 V_G가 V_DD레벨로 되기 때문에, 해당 PMOS(62)가 오프된다. 또한, NMOS(64)의 오프에 의해, 저항(51) 및 NMOS(64,61)에 흐르는 전원전류가 없어진다. 콘덴서(71)에 충전된 축적전하는 PMOS(65)의 드레인·소스 사이를 통해 V_DD레벨의 단자(32)로 방전된다.

이 방전시간은, 예컨데 콘덴서(71)를 3pF 정도로 하면, 수nS로서, 제29∼제38실시예에 대하여 약 0.1% 정도까지, 해당 방전시간을 단축할 수 있다. 이때, 게이트 전압 V_G는 V_DD레벨로 되기 때문에, PMOS(62)의 소스·드레인 사이가 오프되어, 저항(52)을 통해 출력단자(33)의 출력전압 V_O가 “L”로 된다.

제84도의 구간 D에 있어서, 제어신호 입력단자(81)에 H의 제어신호 CS1을 입력하면, NMOS(64)의 소스·드레인 사이가 온되고, PMOS(65)의 소스·드레인 사이가 온된다. 그 때문에, 콘덴서(71)의 충전전하가 PMOS(65)를 통해 방전되는 경로가 차단된다. 역으로, 저항(51) 및 NMOS(64,61)를 통해 흐르는 전원전류가 저항(54)을 통해 콘덴서(71)에도 분류되어, 해당 콘덴서(71)의 충전이 개시된다.

PMOS(65)의 드레인측의 게이트 전압 V_G가 PMOS(62)의 스레숄드전압 V_TP이하로 되면, 해당 PMOS(62)의 소스·드레인 사이가 온되어, 출력단자(33)의 출력전압 V_O가 V_DD레벨(“H”)로 된다. 이후, 제84도의 구간 E에 있어서, 게이트 전압 V_G가 전위 V_SS+V_TN까지 충전되어 정상상태로 된다.

이 제42실시예에서는, 제39실시예와 마찬가지로, 스태틱 소비전류 I_DD의 측정상태 설정후, 바로(예컨데, 수 nS∼수10 nS 후), 측정 가능하게 된다. 그 때문에, 스태틱 소비전류 I_DD의 측정시간을 단축(예컨데, 5.4μS)할 수 있다.

[제43실시예]

제85도는 본 발명의 제43실시예를 나타낸 오토·크리어 회로의 회로도로서, 제37실시예를 나타낸 제77도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제77도의 V_DD레벨의 단자(32)와 PMOS(62)의 게이트(제3단자) 사이에, 제83도와 동일한 제4능동소자(예컨데, PMOS)(65)가 접속되어 있다. 그 때문에, 제83도와 같은 작용, 효과가 얻어진다.

[제44실시예]

제86도는 본 발명의 제44실시예를 나타낸 오토·크리어 회로의 회로도로서, 제38실시예를 나타낸 제78도 중의 요소와 공통의 요소에는 공통의 부호가 붙여져 있다.

이 오토·크리어 회로에서는, 제78도의 V_DD레벨의 단자(32)와 PMOS(62)의 게이트(제3단자) 사이에, 제83도와 마찬가지로 제4능동소자(예컨데, PMOS)(65)가 접속되어 있다. 그 때문에, 제83도의 회로와 동일한 작용, 효과가 얻어진다.

이상 상세하게 설명한 바와 같이, 제1발명에 따르면, 제1능동소자의 제1단자의 전위가 그것의 스레숄드 전압을 넘고, 제2능동소자의 제1소자가 그것의 스레숄드 전압을 넘었을 때에, 그들의 제1능동소자 및 제2능동소자가 온되기 때문에, 종래의 회로에 비하여 제1능동소자 또는 제2능동소자의 어느 것인가 낮은 쪽의 스레숄드 전압만큼 낮은 값의 전원전위에서, 출력단자로부터 출력되는 리세트 신호가 해제된다. 그 때문에, 저전원 구동의 회로에 있어서도 적용가능하다.

제2발명에 따르면, 제2능동소자의 제3단자에 용량수단 및 제3저항수단을 접속하였기 때문에, 전원의 상승이 급격할 때에는, 리세트 신호라 해제될 때까지의 시간이 그 용량수단 및 제3저항수단의 시정수에 의존하기 때문에, 전원의 상승이 급격한 경우에 있어서도 확실하게 리세트 신호를 출력할 수 있다.

제3발명에 따르면, 용량수단에 다이오드 수단을 접속하였기 때문에, 전원의 상승이 급격하여도 확실하게 리세트 신호를 출력할 수 있다. 더구나, 전원의 순간차단 등에 의해 순간적으로 전원전위가 저하하여도, 용량수단의 축적전하가 다이오드 수단에 의해 급속하게 방전되기 때문에, 리세트 신호를 적절하게 출력할 수 있다.

제4발명에 따르면, 제어신호 입력단자를 제1능동소자의 제3단자에 접속하였기 때문에, 해당 제어신호 입력단자에 의해 제1능동소자를 온·오프 제어하는 것에 의해 소비전류를 저감할 수 있다. 그 때문에, 이 오토·크리어 회로를 내장한 LSI 등의 내부회로의 소비전류의 평가를 적절히 행할 수 있다.

제5 및 제6발명에 따르면, 제1, 제2능동소자를 PMOS 또는 NMOS로 구성하였기 때문에, 간단한 회로구성의 전압제어에 의해 적절하게 리세트 신호를 출력할 수 있다.

제7발명에 따르면, 제어신호 입력단자에 의해, 제1능동소자 및 제3능동소자의 온·오프동작을 제어하도록 하였기 때문에, 해당 제3능동소자의 온에 의해 용량수단의 축적전하가 방전되어, 제2능동소자가 오프된다. 그 때문에, 제어신호 입력단자의 신호에 의해 소비전류를 0으로 할 수 있고, 이 오토·크리어 회로를 포함한 LSI 등의 내부회로의 소비전류의 평가를 보다 적절하게 행할 수 있다.

제8발명에 따르면, 제어신호 입력단자에 의해 제1, 제3능동소자를 온·오프 제어하도록 하였기 때문에, 제8발명과 동일한 효과가 얻어지는 것 뿐만 아니라, 다이오드 수단을 설치하였기 때문에, 순간적인 전원저하시에 있어서도 적절하게 리세트 신호를 출력할 수 있다.

제9 및 제10발명에 따르면, 제7 또는 제8발명과 동일한 효과가 얻어지는 이외에, 제1, 제2, 제3능동소자를 NMOS 또는 PMOS로 구성하였기 때문에, 간단한 회로구성의 전압제어에 의하여 리세트 신호를 적절하게 출력할 수 있다.

제11발명에 따르면, 제1저항수단 및 제4저항수단의 분압 전압에 의해 제2능동소자를 온·오프 동작시키도록 하였으므로, 그것의 분압비를 변화시키는 것에 의해, 제2능동소자를 온하기 위한 전압레벨의 값을 변화시킬 수 있다. 따라서, 리세트 신호가 해제되는 전압값을 임의로 변하게 하는 것이 가능하게 된다.

제12발명에 따르면, 제3저항수단 및 용량수단에 의해 적분된 전압에 의해 제2능동소자를 온·오프 제어하도록 하였기 때문에, 전원의 상승이 급격하더라도 출력단자에서 리세트 신호를 확실하게 출력할 수 있다.

제13발명에 따르면, 용량수단에 다이오드 수단을 접속하였기 때문에, 전원의 순간차단 등에 의해 순간적으로 전원전압이 저하하여도, 해당 다이오드의 순간차단에 의해 용량수단의 축적전하를 급속하게 방전가능하여, 적절하게 리세트 신호를 출력할 수 있다.

제14 및 제15발명에 따르면, 제12 또는 제13발명과 동일한 효과가 얻어지는 이외에, 제1, 제2능동소자를 PMOS 또는 NMOS로 구성하였기 때문에, 간단한 회로구성의 전압제어에 의해 적절하게 리세트 신호를 출력할 수 있다.

제16발명에 따르면, 제3단자가 제어신호 입력단자에 접속된 제3능동소자를 설치하였으므로, 제어신호 입력단자에 의해 제3능동소자를 온·오프 제어하는 것에 의해, 제2능동소자의 온·오프 동작을 행할 수 있다. 그 때문에, 오토·크리어 회로에 흐르는 전류를 O으로 할 수 있어, 이 오토·크리어 회로를 내장한 LSI 등에 있어서 포토리소그래피 결함 등의 검출을 위한 스태틱 소비전류 측정시의 측정치를 내릴 수 있다.

제17 및 제18발명에 따르면, 제3단자에 제어신호 입력단자를 접속한 제3능동소자를 설치하였으므로, 제16발명과 마찬가지로, 제3능동소자의 온·오프제어에 의해 제2능동소자를 ·오프 동작시켜 오토·크리어 회로에 흐르는 전류를 O으로 할 수 있다.

제19 및 제20발명에 따르면, 제16, 제17 또는 제18발명과 동일한 효과를 얻어지는 이외에, 제1, 제2, 제3능동소자를 PMOS 또는 NMOS로 구성하였기 때문에, 간단한 회로 구성의 전압제어에 의해 적절한 리세트 신호를 출력할 수 있다.

제21발명에 따르면, 제어신호 입력단자에 의해 온·오프 동작하는 제3, 제4능동소자를 설치하였으므로, 제2능동소자가 제4능동소자와 역으로 온·오프 동작하여, 오토·크리어 회로에 흐르는 전류를 O으로 제어한 직후부터 그것의 전류값을 O로 할 수 있다. 따라서, 이 오토·크리어 회로를 내장한 LSI 등의 포토리소그래피 결함 등의 검출을 위한 스태틱 소비전류 측정시의 측정치를 내리는 것이 가능하게 되어, 해당 LSI 등의 신뢰성의 향상을 도모할 수 있다.

제22 및 제23발명에 따르면, 제어신호 입력단자에 의해 온·오프 동작하는 제3, 제4능동소자를 설치하였으므로, 제21발명과 동일하게, 오토·크리어 회로에 흐르는 전류를 O으로 제어한 직후보다 그것의 전류값을 O으로 할 수 있다.

제24 및 제25발명에 따르면, 제21, 제22 또는 제23발명과 동일한 효과가 얻게되는 이외에, 제1, 제2, 제3, 제4능동소자를 PMOS 또는 NMOS로 구성되어 있기 때문에, 간단한 회로구성의 전압제어에 의해 리세트 신호를 적합하게 출력할 수 있다.

Claims (16)

1. 제1전위를 받는 제1전원공급단자와, 상기 제1전위와 다른 제2전위를 받는 제2전원공급단자와, 리세트 신호의 출력을 위한 출력단자와, 제1단자 및 제2단자와, 제1단자 및 제2단자 사이의 통전을 제어하는 제3단자를 구비하되, 제1단자는 상기 제1전원공급단자에 접속되고, 제3단자는 상기 제2전원공급단자에 접속되는 제1능동소자와, 제1능동소자의 제2단자와 상기 제2전원공급단자 사이에 접속된 제1 저항수단과, 상기 제1전원공급단자와 상기 출력단자 사이에 접속된 제2저항수단과, 제1단자 및 제2단자와, 제1단자 및 제2단자 사이의 통전을 제어하는 제3단자를 구비하되, 제1단자는 상기 제2전원공급단자에 접속되고, 제2단자는 상기 출력단자에 접속되며, 제3단자는 제1능동소자의 제2단자에 접속되는 제2능동소자와, 제1능동소자의 제2단자와 제2능동소자의 제3단자 사이에 접속된 제3저항수단과, 제2능동소자의 제3단자와 상기 제2전원공급단자 사이에 접속된 용량수단을 구비한 것을 특징으로 하는 파워온 리세트 신호 발생용 오토·크리어 회로.
2. 제1항에 있어서, 상기 제2능동소자의 제3단자와 상기 제1전원공급단자 사이에 접속된 다이오드수단을 더 구비한 것을 특륵징으로 하는 오토·크리어 회로.
3. 제2항에 있어서, 제1능동소자의 제2단자와 상기 제1저항수단 사이에 직렬접속되는 동시에, 상기 제1능동소자의 제2단자와 상기 제3저항수단 사이에 직렬접속된 제4저항수단을 더 구비한 것을 특징으로 하는 오토·크리어 회로.
4. 제1항에 있어서, 제1능동소자의 제2단자와 상기 제1저항수단 사이에 직렬접속되는 동시에, 상기 제1능동소자의 제2단자와 상기 제3저항수단 사이에 직렬접속된 제4저항수단을 더 구비한 것을 특징으로 하는 오토·크리어 회로.
5. 제1전위를 받는 제1전원공급단자와, 상기 제1전위와 다른 제2전위를 받는 제2전원공급단자와, 리세트 신호의 출력을 위한 출력단자와, 스태틱 전류 측정 중에 전류의 흐름을 차단하는 제1제어신호의 입력을 위한 제1제어신호 입력단자와, 제1단자 및 제2단자와, 제1단자 및 제2단자 사이의 통전을 제어하는 제3단자를 구비하되, 제1단자는 상기 제1전원공급단자에 접속되고, 제3단자는 상기 제1제어신호 입력단자에 접속되는 제1능동소자와, 제1능동소자의 제2단자와 상기 제2전원공급단자 사이에 접속된 제1저항수단과, 상기 제1전원공급단자와 상기 출력단자 사이에 접속된 제2저항수단과, 제1단자 및 제2단자와, 제1단자 및 제2단자 사이의 통전을 제어하는 제3단자를 구비하되, 제1단자는 상기 제2전원공급단자에 접속되고, 제2단자는 상기 출력단자에 접속되며, 제3단자는 제1능동소자의 제2단자에 접속되는 제2능동소자와, 스태틱 전류 측정 중에 리세트 신호의 출력을 제어하는 제2제어신호의 입력을 위한 제2제어신호 입력단자와, 상기 리세트 신호에 대한 게이트 역할을 수행하기 위해, 상기 출력단자와 상기 제2제어신호 입력단자에 접속된 입력단자를 갖는 논리 게이트를 구비한 것을 특징으로 하는 파워온 리세트 신호 발생용 오토·크리어 회로.
6. 제1전위를 받는 제1전원공급단자와, 상기 제1전위와 다른 제2전위를 받는 제2전원공급단자와, 리세트 신호의 출력을 위한 출력단자와, 스태틱 전류 측정 중에 전류의 흐름을 차단하는 제1제어신호의 입력을 위한 제1제어신호 입력단자와, 제1단자 및 제2단자와, 제1단자 및 제2단자 사이의 통전을 제어하는 제3단자를 구비하되, 제1단자는 상기 제1전원공급단자에 접속되고, 제3단자는 상기 제1제어신호 입력단자에 접속되는 제1능동소자와, 제1능동소자의 제2단자와 상기 제2전원공급단자 사이에 접속된 제1저항수단과, 상기 제1전원공급단자와 상기 출력단자 사이에 접속된 제2저항수단과, 제1단자 및 제2단자와, 제1단자 및 제2단자 사이의 통전을 제어하는 제3단자를 구비하되, 제1단자는 상기 제2전원공급단자에 접속되고, 제2단자는 상기 출력단자에 접속되며, 제3단자는 제1능동소자의 제2단자에 접속되는 제2능동소자와, 상기 제1능동소자의 제2단자와 상기 제2능동소자의 제3단자 사이에 접속된 제3저항수단과, 상기 제2능동소자의 제3단자와 상기 제2전원공급단자 사이에 접속된 용량수단을 구비한 것을 특징으로 하는 파워온 리세트 신호 발생용 오토·크리어 회로.
7. 제6항에 있어서, 제1단자 및 제2단자와, 제1단자 및 제2단자 사이의 통전을 제어하는 제3단자를 구비하되, 제1단자는 상기 제2전원공급단자에 접속되고, 제2단자는 상기 제2능동소자의 제3단자에 접속되며, 제3단자는 상기 제1제어신호 입력단자에 접속되어, 스태틱 전류의 측정 이전에 상기 용량수단을 방전시키는 제3능동소자를 더 구비한 것을 특징으로 하는 오토·크리어 회로.
8. 제7항에 있어서, 상기 제2능동소자의 제3단자와 상기 제1전원공급단자 사이에 접속된 다이오드수단을 더 구비한 것을 특징으로 하는 오토·크리어 회로.
9. 제8항에 있어서, 제1능동소자의 제2단자와 상기 제1저항수단 사이에 직렬접속되는 동시에, 상기 제1능동소자의 제2단자와 상기 제2능동소자의 제3단자 사이에 직렬접속된 제4저항수단을 더 구비한 것을 특징으로 하는 오토·크리어 회로.
10. 제8항에 있어서, 제1능동소자의 제2단자와 상기 제1저항수단 사이에 직렬접속되는 동시에, 상기 제1능동소자의 제2단자와 상기 제3저항수단 사이에 직렬접속된 제4저항수단을 더 구비한 것을 특징으로 하는 오토·크리어 회로.
11. 제1전위를 받는 제1전원공급단자와, 상기 제1전위와 다른 제2전위를 받는 제2전원공급단자와, 리세트 신호의 출력을 위한 출력단자와, 제1단자 및 제2단자와, 제1단자 및 제2단자 사이의 통전을 제어하는 제3단자를 구비하되, 제1단자는 상기 제1전원공급단자에 접속되고, 제2단자는 제3단자에 접속되는 제1능동소자와, 상기 제1능동소자의 제2단자와 상기 제2전원공급단자 사이에 접속된 제1저항수단과, 상기 제1전원공급단자와 상기 출력단자 사이에 접속된 제2저항수단과, 상기 제1능동소자의 제2단자에 접속된 제3저항수단과, 상기 제3저항수단과 상기 제2전원공급단자 사이에 접속되어, 상기 제3저항수단과 그 자신이 상기 제1능동소자의 제2단자와 상기 제2전원공급단자 사이에 직렬접속되도록 하는 용량수단과, 제1단자 및 제2단자와, 제1단자 및 제2단자 사이의 통전을 제어하는 제3단자를 구비하되, 제1단자는 상기 제2전원공급단자에 접속되고, 제2단자는 상기 출력단자에 접속되며, 제3단자는 상기 제3저항수단과 상기 용량수단 사이의 접속점에 접속되는 제2능동소자를 구비한 것을 특징으로 하는 파워온 리세트 신호 발생용 오토·크리어 회로.
12. 제11항에 있어서, 상기 제2능동소자의 제3단자와 상기 제1전원공급단자 사이에 접속된 다이오드수단을 더 구비한 것을 특징으로 하는 오토·크리어 회로.
13. 제11항에 있어서, 스태틱 전류 측정 중에 전류의 흐름을 차단하는 제1제어신호의 입력을 위한 제1제어신호 입력단자와, 제1단자 및 제2단자와, 제1단자 및 제2단자 사이의 통전을 제어하는 제3단자를 구비하되, 제1단자 및 제2단자는 상기 제1전원공급단자와 상기 제1저항수단 사이의 상기 제1능동소자에 직렬접속되고, 제3단자는 상기 제1제어신호 입력단자에 접속되는 제3능동단자를 더 구비한 것을 특징으로 하는 오토·크리어 회로.
14. 제13항에 있어서, 상기 제1제어신호 입력단자로부터의 제1제어신호를 수신하여 반전시키도록 접속된 인버터와, 상기 리세트 신호에 대한 게이트 역할을 수행하기 위해, 상기 출력단자와 상기 인버터에 접속된 입력단자를 갖는 논리 게이트를 더 구비한 것을 특징으로 하는 오토·크리어 회로.
15. 제13항에 있어서, 스태틱 전류 측정 중에 상기 리세트 신호의 출력을 제어하는 제2제어신호의 입력을 위한 제2제어신호 입력단자와, 상기 리세트 신호에 대한 게이트 역할을 수행하기 위해, 상기 출력단자와 상기 제2제어신호 입력단자에 접속된 입력단자를 갖는 논리 게이트를 더 구비한 것을 특징으로 하는 오토·크리어 회로.
16. 제13항에 있어서, 제1단자 및 제2단자와, 제1단자 및 제2단자 사이의 통전을 제어하는 제3단자를 구비하되, 제1단자는 상기 제2전원공급단자에 접속되고, 제2단자는 상기 제2능동소자의 제3단자에 접속되며, 제3단자는 상기 제1제어신호 입력단자에 접속되어, 스태틱 전류의 측정 이전에 상기 용량수단을 방전시키는 제4능동소자를 더 구비한 것을 특징으로 하는 오토·크리어 회로.