KR20010053074A - 저 전하 주입 모스펫 스위치 - Google Patents

저 전하 주입 모스펫 스위치 Download PDF

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KR20010053074A
KR20010053074A KR1020007014547A KR20007014547A KR20010053074A KR 20010053074 A KR20010053074 A KR 20010053074A KR 1020007014547 A KR1020007014547 A KR 1020007014547A KR 20007014547 A KR20007014547 A KR 20007014547A KR 20010053074 A KR20010053074 A KR 20010053074A
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KR1020007014547A
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헤일로버트러셀
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오쿠모토 리차드
크레던스 시스템스 코포레이션
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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Abstract

입력 제어 신호에 의해 턴 온(turn on) 될 때, 본 발명에 따른 MOSFET 트랜지스터 스위치는 저 임피던스(low impedance) 전압원을 적절하게 고 임피던스(high impedance) 부하에 연결한다. 스위치는 상대적으로 큰 제1 MOSFET 트랜지스터(Q1), 상대적으로 작은 제2 MOSFET 트랜지스터(Q2), 저항 및 전류원을 포함한다. 트랜지스터 (Q1,Q2)의 소스 단자는 전압원과 연결된다. 부하는 트랜지스터(Q1)의 드레인에 연결되는 반면 전류원은 트랜지스터(Q2)의 드레인 및 트랜지스터(Q1,Q2)의 게이트에 연결된다. 저항은 트랜지스터(Q1,Q2)의 게이트를 전압원에 연결한다. 제어 신호가 나타날 때 그 제어 신호는 전류원을 턴 온 시킴으로써 트랜지스터 (Q1,Q2)를 빠르게 턴 온 시켜 전압원을 부하에 연결한다. 제어 신호가 나타나지 않을 때 전류원은 턴 오프(turn off) 된다. 그 때, 트랜지스터(Q1,Q2)는 부하로의 전하 주입을 최소화하기 위해 제어된 속도로(controlled rate) 턴 오프(turn off) 한다.

Description

저 전하 주입 모스펫 스위치 {LOW CHARGE INJECTION MOSFET SWITCH}
점차 인기가 높아가는 집적회로 시험 기법은 CMOS 집적회로가 특정한 상태로 구동되고 드레인 전류가 안정되는 시간이 흐른 후에 CMOS 집적회로(IC)의 전원 전류를 측정하는 방법에 관한 것이다. 안정화된 드레인 전류는 또한 IC의 영 입력 전류(quiescent current) 또는 정적인 IDD전류 "IDDQ"로서 잘 알려져 있다. 인버터와 같은 CMOS 게이트는 게이트의 출력단을 접지(VSS)한 하나 이상의 NMOS 트랜지스터 및 게이트의 출력을 양의 전압원(VDD)에 연결하는 하나 이상의 PMOS 트랜지스터를 포함하고 있다. 적절한 IC 동작하에 VDD및 VSS를 공통 노드(node)에 연결시키는 NMOS 및 PMOS 트랜지스터는 IC가 구동되는 논리 상태에 따라 공통 노드를 하이 또는 로우(high or low) 구동시키기 위해 교대로 턴 온 된다. 그러나 게이트가 결함이 있거나 IC의 논리가 결함이 있을 때, 하나 이상의 논리 상태에서 공통의 노드에 VDD및 VSS를 연결하는 CMOS 트랜지스터와 NMOS 트랜지스터는 동시에 부분적으로 또는 완전히 턴 온 될 수 있으며, 그 때문에 VDD로부터 VSS에까지 비정상적으로 낮은 임피던스 경로(impedance path)를 형성한다. 영 입력 전류 시험에서, VDD전원의 출력 전류(IDD)는 IC 시험소자(Device Under Test; DUT)가 다양한 논리 상태로 구동될 때 IDD전류가 허용한계 이내로 유지되는지를 결정하기 위하여 측정된다.
정전류 측정을 수행함에 있어서, IDD전류를 측정하기 전에 DUT를 특정 상태로 구동한 후 약간 기다리는 것이 필요하다. CMOS IC는 어떠한 게이트도 하나의 상태에서 다른 상태로 스위칭 동작을 하지 않을 경우 매우 작은 전류를 유입한다. 그러나 스위칭을 하는 동안, 예를 들면 인버터(inverter)의 PMOS 트랜지스터가 턴 오프 되기 시작하고, 인버터의 NMOS 트랜지스터가 턴 온 되기 시작할 때, 공통의 노드에 VDD및 VSS를 연결하는 PMOS 및 NMOS는 둘 다 부분적으로 온(on)된다. 따라서 두 트랜지스터는 PMOS나 NMOS 트랜지스터 중의 하나가 완전히 온 되고 다른 하나가 완전히 오프(off)되었을 경우의 스위칭 동작이후 보다 VDD및 VSS사이에 더 낮은 임피던스 경로를 형성한다. 결과적으로 스위칭 동작 중에는 DUT의 공급 전류 IDD에는 일시적인 스파이크(transient spike)가 발생한다. 그것이 영 입력 전류 IDDQ이므로, DUT가 스위칭 동작 사이에 있을 때 DUT의 정상상태 전류 유입은 DUT가 결함이 있는지 없는지를 결정하는 데 있어서 중요하며 우리는 IDD전류에 대해 그 영 입력값 IDDQ를 측정하기 전에 각 스위칭 동작 후의 정상 레벨로 정착하는 시간을 허용한다.
도 1은 DUT(12)상에서 디지털 논리 시험을 수행하고 또한 DUT(12)의 IDDQ전류를 측정하는 전형적인 IC 시험기(10)를 도시한다. 시험기(10)는 DUT의 입력단에 디지털 데이터를 공급하여 DUT(12)의 논리를 시험하고 DUT의 출력 신호를 감시하여 예상 상태와 일치하는 지를 결정하는 논리 시험기(14)를 포함한다. 시험기(10)는 또한 출력 신호(FORCE)－여기서 출력 신호는 IDDQ측정 회로(20)를 통하여 DUT(12)의 입력단 VDD에 전력을 공급함－를 생성하는 전원(18)을 포함한다.
IDDQ측정 회로(20)는 DUT의 입력단 VDD에 전원(18)의 강제 출력(FORCE)을 연결하는 스위치(전형적으로 MOSFET 트랜지스터(QX))(22) 및 저항(RS)을 포함한다. VDD신호 전압은 센스 신호(SENSE signal)로서 전원(18)으로 궤환된다. 전원(18)은 강제 신호 전압을 조정하여 트랜지스터(QX)의 온/오프에 무관하게 VDD가 적절한 레벨을 유지하도록 한다. 강제 신호와 센스 신호를 접지하는 한 쌍의 커패시터(capacitor) CA및 CB는 VDD를 조절하도록 돕는다. 트랜지스터(QX)의 소스(S) 와 드레인(D) 양단에 연결된 한 쌍의 다이오드(DA,DB)는 아날로그-디지털 변환기(ADC)(24)의 입력 전압을 제한하고 강제 신호와 센스 신호 전압차를 제한하여, 전원의 궤환 루프(feedback loop)를 안정하게 유지한다. 상기 다이오드는 실리콘 다이오드를 사용할 경우 하나의 다이오드 전압 강하에 대한 최대 전압차가 보통 약 0.8V 가 되도록 유지한다. 많은 전력 MOSFET은 다이오드 DA및/또는 DB의 기능을 수행하는 내장 다이오드를 가진다. 디지털 논리 시험 중에 논리 시험기(14)는 게이트(G)에 스위치 제어 신호(SW_CONT)를 인가하여 트랜지스터 (QX)를 턴 온 시켜, 트랜지스터 (QX)가 강제 신호 신호를 DUT의 VDD단자에 직접 인가하도록 한다. IDDQ측정을 초기화하기 위하여, 논리 시험기(14)는 트랜지스터(QX)를 턴 오프 시켜 DUT(12)에 의해 유입된 IDD전류가 저항(RS)을 통하여 강제한다. IDD전류가 정지값 IDDQ로 정착할 충분한 시간을 가졌을 경우, 논리 시험기(14)는 아날로그-디지털 변환기(ADC)(24)에 샘플 신호 펄스(sample signal pulse)를 전송하여 저항(RS) 양단의 전압을 샘플링하여 디지털 출력 데이터(DATA)로 변환할 것을 명령한다. 영 입력 전류 IDDQ는 ADC(24)의 데이터 출력이 나타내는 전압을 저항(Rs)의 크기로 나눔으로써 결정할 수 있다.
도 2는 약간 다른 IDDQ측정 시스템(32)을 사용한 것을 제외하고는 도 1의 시험기(10)와 유사한 시험기(30)를 도시한다. 측정 시스템(32)은 또한 DUT의 입력 VDD에 강제 신호를 연결하는 스위치 제어 신호에 의해 제어되는 스위치(적당한 MOSFET 트랜지스터)(34) 및 트랜지스터(QY)의 각 단자를 VSS에 연결하는 한 쌍의 커패시터(CC,CD)를 포함한다. 미분 회로(36)는 ADC(38)에 입력 신호를 공급하는 시간에 대하여 VDD신호를 미분한다. ADC(38)는 DATA 출력을 생성하기 위하여 입력 샘플 신호에 응답하여 미분기 출력 신호를 디지털화 한다. 단순화를 위해 센스 신호 궤환 시스템은 도 2에 나타내지 않았다.
DUT를 원하는 논리 상태로 구동시킨 후에 논리 시험기(44)는 IDD가 정지값 IDDQ에 도달하도록 충분한 시간을 기다린다. 그런 다음 트랜지스터 (QY)를 턴 오프 시키는 스위치 제어 신호 신호를 설정하고 샘플 신호 펄스를 출력하여 ADC(38)가 미분기(36)의 출력을 샘플링하고 정지값을 나타내는 출력 DATA를 생성하도록 한다. 트랜지스터 (QY)가 턴 오프 될 경우, 강제 신호는 DUT와의 연결이 해제되어, DUT의 입력 전류 IDD는 반드시 커패시터 CD및 DUT 내부의 커패시턴스(capacitance)에 저장된 전하에 의해 공급된다. IDD는－여기서 C는 DUT VDD단자의 커패시턴스 총합－와 같기 때문에 ADC(38)의 DATA 출력은 IDDQ에 비례할 것이다. 커패시터(CD) 및 DUT가 커패시턴스로 알려져 있는 한 우리는 ADC(38)의 DATA 출력값을 상기 커패시턴스의 총합으로 나눔으로써 IDDQ를 계산할 수 있다. 트랜지스터(QY)는 IDD가 정지값 IDDQ에 도달한 이후에만 턴 오프 되기 때문에 그 이후의 DUT에서의 스위칭 과도현상은 IDDQ측정에 영향을 미치지 않을 것이다.
MOSFET 트랜지스터 스위치는 빨리 동작하고 전력을 거의 소비하지 않기 때문에 도 1의 스위치나 도 2의 스위치를 구성하는데 종종 사용된다. MOSFET 트랜지스터의 채널(channel)은 트랜지스터가 턴 온 될 경우 전하를 축적한다. 축적된 전하는 채널을 도전시킨다. MOSFET 이 턴 오프 되기 위하여 MOSFET은 소스 및 드레인 단자로 전하를 방출하여 축적된 전하를 제거하여야 한다. 드레인 단자를 빠져 나온 전하는 DUT(12 또는 24)로 주입된다. 전하는 IDD의 일시적인 증가나 감소를 일으키는 VDD를 변경시킬 수 있다. 시험기(10)는 스위치(22 또는 34)를 개방한 이후, IDD가 정지값 IDDQ로 정착하는데 더 많은 시간을 허용함으로써 이러한 문제를 처리할 수 있다. 그러나 이렇게 하는 것에 대한 불이익은, 부가적인 기다림은 DUT 시험에 상당한 시간을 더하게 되고, 특히 DUT에서 수 많은 IDDQ측정이 수행될 때는 더욱 그러하다. 주입된 전하가 VDD를 변경시키기 때문에 시험기(30)는 정확한 측정을 할 수 없다.
따라서, 스위치(22 또는 34)가 턴 오프 될 경우 스위치가 DUT로 주입하는 전하의 양을 감소시키는 것이 유리하다. MOSFET의 드레인을 통한 DUT로의 전하 주입은 MOSFET 트랜지스터 스위치가 빨리 턴 오프 될 때, 특히 많은 양의 전하가 이미 MOSFET의 채널을 빠져나가고 채널이 거의 도전되지 않는 턴 오프의 후반에서 더욱 현저하다. 채널이 매우 도전되는 턴 오프의 초반에는 MOSFET의 소스에서의 전원이 DUT보다 VSS에 훨씬 더 낮은 임피던스 경로를 갖기 때문에 대부분의 전하는 MOSFET의 소스 단자를 이탈한다. 따라서 MOSFET 턴 오프의 초반에는 많지 않은 전하가 DUT 내로 주입된다. 그러나 MOSFET이 빠르게 턴 오프 되어 채널이 거의 도전되지 않는 후반에는, 채널의 드레인 측에 남아 있는 전하는 거의 도전되지 않은 채널을 이동하여 소스 단자를 빠져나갈 시간이 없기 때문에 드레인을 통하여 이탈할 것이다.
도 3은 1996년 9월 3일에 발행된 벌리슨(Burlison) 등의 미국 특허 제 5,552,744 호에 개시된 종래의 스위치(48)를 도시한다. 스위치(48)는 도 2의 스위치(34)에 비하여 개량되었는데 그것은 스위치가 개방될 때 DUT 내로 주입하는 전하의 양을 감소시켰기 때문이다. 스위치(48)는 강제 신호와 VDD사이에 병렬로 연결된 N 개의 트랜지스터(SW1-SWN) 세트(set)로 구성된다. 트랜지스터(SW1-SWN)는 크기에 있어서 가장 큰(즉, 임피던스가 가장 작은) 트랜지스터(SW1)와 가장 작은 트랜지스터(SWN)의 크기로 정렬된다. 각 트랜지스터(SW1-SWN)는 시험기로부터의 개별적인 제어 입력(CTR1-CTRN)을 갖고 있다. 스위치(48)를 턴 오프하기 위해, 논리 시험기는 트랜지스터(SW2-SWN)를 온(on)시켜 놓은 채 먼저 트랜지스터(SW1)를 신속히턴 오프 시킨다. 트랜지스터(SW1)에 축적된 많은 전하가 드레인 단자(VDD측)를 통하여 빠져나갔지만 트랜지스터(SW2-SWN)는 여전히 온 되어 전원의 강제 신호 단자로 다시 전하를 유입하도록 도전되고 많지 않은 전하가 DUT 내로 주입된다. 다음에 트랜지스터(SW2)가 빠르게 턴 오프 된다. 조금 더 작기 때문에 더 적은 양의 전하가 드레인 단자를 이탈하고 SW3-SWN은 DUT로부터 멀리 전하를 운반한다. 각각의 남아 있는 더 작은 트랜지스터(SW3-SWN)가 연속적으로 턴 오프 된다. 가장 작은 트랜지스터(SWN)이 턴 오프 되었을 경우 DUT로부터 멀리 전하를 운반할 트랜지스터가 남아 있지 않다. 그러나 트랜지스터(SWN)가 아주 작기 때문에 그것이 DUT내로 주입하는 전하의 양은 적고 IDD에 영향을 거의 미치지 않는다.
스위치(48)는 약간의 불리함을 갖고 있다. 그것은 여전히 각 트랜지스터 (SW1-SWN)가 턴 오프 된 후에 DUT 내로의 심각한 전하의 주입이 있을 수 있다. 또한 스위치(48)는 CTR1-CTRN 신호의 타이밍(timing)이 결정적이고 측정하기 어려울 수 있는 정교한 제어 논리를 요구한다.
필요로 하는 것은 도 1 및 도 2의 스위치(22 및 34)를 대신하여 사용할 수 있는 스위치로서 고 임피던스(high impedance) 상태로 스위칭하고 상대적으로 제어하기 쉬워서 DUT(12,24)내로 전하를 많이 주입하지 않는 스위치이다.
본 발명은 일반적으로는 전원을 집적회로(IC)에 연결하는 MOSFET 스위치에 관한 것으로 상세하게는 MOSFET 스위치가 턴 오프(turn off)되었을 경우 IC로 주입하는 전하를 감소시키는 방법 및 장치에 관한 것이다.
도 1 및 도 2는 집적회로 상에서 디지털 논리 검사를 수행하고 또한 집적회로의 IDDQ를 측정하는 전형적인 종래 기술 시험기를 도시하고,
도 3은 도 1 및 도 2의 시험기의 IDDQ측정 회로에 사용될 수 있는 종래 기술의 스위치를 도시하며,
도 4내지 도 9는 도 1 및 도 2의 IDDQ측정 회로에 사용될 수 있는 본 발명에 따른 저 전하 주입 스위치의 선택적인 실시예를 도시한 도면이다.
입력 제어 신호에 의해 턴 온 될 때, 본 발명에 따른 MOSFET 트랜지스터 스위치는 적절하게 저 임피던스 전원 전압을 고 임피던스 부하에 연결한다. 제어 신호가 스위치를 턴 오프 시키는 신호를 출력하면 부하로 주입되는 전하를 최소화하는 제어된 속도(controlled rate)로 스위치가 턴 오프 된다.
스위치는 상대적으로 큰 제1 MOSFET 트랜지스터(Q1), 상대적으로 작은 제2 MOSFET 트랜지스터(Q2), 저항, 전류원을 포함한다. 트랜지스터(Q1,Q2)의 소스 단자는 전압원과 연결되어 있다. 부하는 트랜지스터(Q1)의 드레인에 연결되는 반면 전류원은 트랜지스터(Q2)의 드레인 및 양 트랜지스터(Q1,Q2)의 게이트에 연결된다. 저항은 트랜지스터(Q1,Q2)의 게이트를 전압원에 연결한다. 제어 신호는 전류원을 턴 온 시켜 스위치가 전압원을 부하에 연결시키도록 하고 전류원을 턴 오프 시켜 스위치가 전압원과 부하와의 연결을 해제하도록 한다.
제어 신호가 전류원을 턴 온 시킬 경우, 전류원의 출력 전류는 저항을 통하여 흘러서 트랜지스터(Q1,Q2)의 게이트 전압을 상승시켜 트랜지스터를 턴 온 시킨다. 그 때 트랜지스터(Q1)는 전압원과 부하 사이에 낮은 임피던스 경로를 형성한다.
제어 신호가 전류원을 턴 오프 시킬 경우, 트랜지스터 (Q1,Q2)의 게이트 소스간 고유 커패시턴스는 트랜지스터(Q1,Q2)가 턴 오프 하기 전에 방전하여야만 한다. 트랜지스터(Q2)의 드레인은 자체 게이트와 연결되어 있어서 게이트의 방전 속도(discharge rate)는 초기에는 빠른데 이것은 트랜지스터 (Q2)가 초기에는 전압원으로 유입되는 전하를 위한 낮은 임피던스 경로를 형성하기 때문이다. 그러나 게이트 커패시턴스가 전하를 잃으면서 트랜지스터(Q1,Q2)의 게이트 전압이 감소한다. 트랜지스터(Q2)는 덜 도전되고 전처럼 빠르게 게이트 커패시턴스를 방출할 수 없다. 따라서 트랜지스터 (Q1,Q2)의 게이트 드레인간 임피던스(gate to drain impedance)는 전류원이 턴 오프 된 이후 초기에는 빠르게 증가하지만 그 후에는 속도가 점차 감소한다.
트랜지스터(Q1)은 온(on)될 경우 채널에 전하를 축적하고 오프(off)될 경우 전하를 제거해야만 한다. 트랜지스터(Q1)이 빠르게 턴 오프 되는 초반부에는 대부분의 전하는 트랜지스터(Q1)의 소소를 빠져나가 전압원으로 유입되는데 이것은 전압원이 부하보다 낮은 임피던스를 갖고 트랜지스터(Q1)의 채널이 높게 도전되어 채널내의 어디에서도 소스 쪽으로 쉽게 전하를 운반할 수 있기 때문이다. 채널 임피던스가 높을 때 트랜지스터(Q1)가 턴 오프 되는 후반부에는 채널의 드레인 영역으로부터 소스 단자로의 대량의 전하 흐름을 유지할 수 없다. 그러나 트랜지스터 (Q2)가 점차로 트랜지스터 (Q1)의 턴 오프 되는 속도를 낮추기 때문에 전하가 채널을 이탈하는 속도는 채널을 유지할 수 있는 레벨까지 점차로 낮아진다. 따라서 트랜지스터(Q1) 채널의 드레인 쪽에 위치한 부하에는 상대적으로 거의 전하가 주입되지 않는다.
따라서 본 발명의 목적은 부하로 주입되는 전하를 최소화하는 제어된 속도로 저 임피던스 전원 전압을 고 임피던스 부하의 연결을 적절하게 해제하는 트랜지스터 스위치를 제공하는 것이다.
본 명세서의 결론 부분은 본 발명의 주제(subject matter)를 특히 강조하고 명확하게 청구한다. 그러나 당업자는 첨부 도면－여기서 같은 도면부호는 같은 소자를 말함－과 함께 나머지 명세서 부분을 읽음으로써, 본 발명의 추가적인 장점 및 목적과 함께 동작 방법과 구성을 더욱 잘 이해할 것이다.
도 4는 저 임피던스 전원을 적절하게 고 임피던스 부하에 선택적으로 연결하기 위한 본 발명에 따른 저 전하 주입 MOSFET 스위치(50)를 도시한다. 스위치(50)는 도 1 또는 도 2의 IDDQ측정 회로(20 또는 32)에 개량된 스위치(22 또는 34)로서 사용하기에 적당하다. 입력 제어 신호에 의해 턴 온될 경우, 스위치(50)는 저 임피던스 전원을 적절하게 고 임피던스 부하(도 1 또는 2의 DUT 12 또는 42와 같ssss은;54)와 연결한다. 제어 신호가 스위치(50)를 턴 오프 시키면 스위치는(50)는 최소한의 전하 주입을 한 채 턴 오프 된다.
스위치(50)는 상대적으로 큰 제1 MOSFET 트랜지스터(Q1), 좀 더 작은 제2 MOSFET 트랜지스터(Q2), 저항(RD)와 전류원(55)을 포함한다. 트랜지스터 (Q1,Q2)의 소스 단자는 전원(52)에 연결된다. 부하(54)는 트랜지스터(Q1)의 드레인 단자에 연결되고 전류원(55)은 트랜지스터(Q2)의 드레인 및 트랜지스터(Q1,Q2)의 게이트 단자에 연결된다. 저항(RD)은 트랜지스터(Q1,Q2)의 게이트를 전원(52)에 연결한다. 스위치(50)가 전원(52)을 부하(54)에 연결할 때 제어 신호는 전류원(55)을 턴 온 시키고, 스위치(50)가 전원(52)과 부하(54)의 연결을 해제할 때 제어 신호는 전류원(55)을 턴 오프 시킨다.
제어 신호가 전류원(55)을 턴 온 시킬 때, 전류원의 출력 전류(ISW)는 저항(RD)와 트랜지스터(Q2)의 드레인 소스간 경로(drain to source path)사이에서 나누어진다. 트랜지스터(Q2) 및 ISW의 크기는 트랜지스터(Q1)의 임피던스가 적당히 낮아서 더 큰 트랜지스터(Q1)를 턴 온 시킬 만큼 저항(RD) 양단의 검출 전압이 충분히 크도록 만들어진다. ISW는 저항(RD)을 통해 분로되는 전류를 고려하여 크기가 결정되지만, 분로 전류(shunted current)는 상대적으로 작다. 따라서 제어 신호가 전류원(55)을 턴 온 시킬 때 트랜지스터(Q1,Q2) 모두 같은 게이트 소스간 전압 VT(gate to source voltage VT)로 턴 온 된다. 트랜지스터(Q1,Q2)의 전체 게이트 소스간 커패시턴스 CT는 VT로 충전된다. 전류 ISW는 트랜지스터(Q2) 및 저항(RD)을 통하여 전원(52)으로 흐르고 부하(54)에 영향을 미치지 않는다.
제어 신호가 전류원(55)을 턴 오프 시킬 때 CT양단의 전압 VT는 저항(RD)와트랜지스터(Q2)가 CT를 방전하기 시작하면서 강하하기 시작한다. CT의 방전 속도는 초기에는 빠른데 그 이유는 트랜지스터(Q2)가 초기에 전원(52)으로 유입되는 전하에 대해 매우 낮은 임피던스 경로를 형성하기 때문이다. 그러나 CT가 전하를 잃음에 따라 노드 G(node G)에서의 전압이 감소하고 트랜지스터(Q2)는 턴 오프하기 시작한다. 트랜지스터(Q2)가 턴 오프하기 시작하면서 덜 도전되고 조금 덜 빠르게 노드 G로부터 멀리 전하를 운반한다. 노드 G에서의 전압이 트랜지스터(Q2)의 임계 전압(treshold voltage)에 도달했을 때 트랜지스터(Q2)는 더 이상 CT의 방전을 돕지 못한다. 그 이후에 커패시턴스 CT는 저항(RD) 및 CT의 크기에 의해 결정된 제어된 속도로 저항(RD)을 통하여만 방전한다.
트랜지스터(Q1)의 게이트가 트랜지스터(Q2)의 게이트와 연결되어 있어서 제어 신호가 ISW를 턴 오프 시킨 이후 트랜지스터(Q1)의 임피던스는 빠르게 증가하기 시작한다. 그러나 트랜지스터(Q1)의 임피던스 증가 속도는 시간이 지남에 따라 점차로 감소한다. 부 임계 도전성(subthreshod conduction)에 기인하여 VT가 임계 전압으로 강하할 때 트랜지스터(Q1)은 완전히 오프 되지 않는다. 따라서 트랜지스터(Q1) 채널은 VT전압이 임계 전압 이하로 감소할 때까지는 도전성을 유지한다.
트랜지스터(Q1)는 온 될 때 채널에 전하를 축적하고 턴 오프 될 때 소스나 드레인을 통해 축적된 전하를 제거한다. 트랜지스터(Q1)이 빠르게 턴 오프 되는 초반부에는 대부분의 전하가 트랜지스터(Q1)의 소스를 빠져나가 전원(52)으로 유입되는데 이것은 전원이 부하(54)보다 임피던스가 낮고 트랜지스터(Q1)의 채널이 여전히 높게 도전되어 있어서 전하를 소스 쪽으로 쉽게 운반할 수 있기 때문이다. 채널의 임피던스가 높을 때 트랜지스터(Q1)가 턴 오프 되는 후반부에는 트랜지스터 (Q1)는 채널의 드레인 영역으로부터 소스 쪽으로의 대량의 전하의 흐름을 유지할 수 없다. 만약 트랜지스터(Q1)가 계속적으로 빠르게 턴 오프 된다면, 부하가 전원보다 높은 임피던스를 가지고 있다 하더라도 채널 전하의 상당 부분은 드레인을 빠져나가 부하(54)로 주입된다. 그러나 트랜지스터(Q1)의 임피던스가 증가함에 따라 트랜지스터(Q1)의 턴 오프 속도를 트랜지스터(Q2)가 점차 낮추어서 전하가 채널을 빠져나가는 속도는 트랜지스터(Q1)의 채널이 전원으로 운반할 수 있는 레벨까지 점차 늦어진다. 따라서 트랜지스터(Q1)은 상대적으로 부하(54)에 거의 전하를 주입하지 않는다.
다른 실시예
도 5는 또 다른 입력 신호(/제어)에 의해 제어되는 부가적인 트랜지스터 (Q3)를 트랜지스터(Q2)의 소스와 전원(52) 사이에 삽입한 것을 제외하고는 도 4의 스위치(50)와 유사한 개량된 스위치(60)를 도시한다.
도 6은 부가적인 트랜지스터(Q3)를 트랜지스터(Q2)와 노드 G 사이에 삽입한 것을 제외하고는 도 5의 스위치(60)와 유사한 스위치(62)를 도시한다.
/제어 신호는 제어 신호와 상보적이어서 제어 신호가 나타날 때 /제어 신호는 나타나지 않고 제어 신호가 나타나지 않을 때 나타난다. 따라서 트랜지스터 (Q2)가 턴 온 될 때 트랜지스터(Q3)는 턴 오프 되고 트랜지스터(Q2)가 턴 오프 될 때 트랜지스터(Q3)는 턴 온 된다. 스위치(60 또는 62)에서, 트랜지스터(Q3)는 전류원(55)이 턴 온 될 때 턴 오프 되고 전류원(55)이 턴 오프 될 때 턴 온 된다. 트랜지스터(Q3)가 오프 될 때 트랜지스터(Q2)를 통해 흐르는 전류 ISW를 차단하여 트랜지스터(Q2)에서의 전력 낭비를 없애고 트랜지스터(Q1)의 온 상태를 유지하는 데 필요한 ISW의 크기를 줄이며 전원(52)이 흡수해야 하는 전력의 양을 감소시킨다. 훨씬 많은 전류 ISW가 CT를 충전하는 데 사용 가능하므로 트랜지스터(Q3)는 또한 트랜지스터(Q1)의 턴 온 시간을 감소시킨다. 트랜지스터(Q3)는 온 되었을 때의 임피던스가 트랜지스터(Q2)의 최소 임피던스보다 약간 작도록 만들어져야 한다. 이것은 트랜지스터(Q2)가 CT가 방전되는 동안 상기한 대로 동작하는 것을 허용한다. 트랜지스터(Q3)는 크기가 더 작아도 되지만 더 작은 트랜지스터(Q3)는 트랜지스터(Q1)의 턴 오프 시간을 늦출 것이다. 이것은 트랜지스터(Q1,Q2)가 동일한 임계 전압을 갖지 않는다면 유리할 수도 있다.
도 7은 도 4의 저항(RD)을 노드 G와 전원(52) 사이에서 정전류 IG를 제공하는 정전류 회로 또는 소자(66)로 대체한 것을 제외하면 도 4의 스위치(50)에 유사한 개량된 스위치(64)를 도시한다. 트랜지스터(Q1)가 턴 오프하는 후반부에는 도 4의 저항(RD)이 CT를 방전하는 속도 즉 트랜지스터(Q1)가 턴 오프하는 속도가 시간에 따라 감소한다. 정전류 소자(66)는정전류 소자(66)에 의해 유입된 정전류의 크기에 의해 결정되는 최소한의 속도로 방전을 계속하게 하여 트랜지스터 (Q1)의 턴 오프를 가속한다. 정전류 소자(66)에 의해 유입된 전류의 크기는 부하(54)로의 심각한 전하 주입을 방지할 만큼 충분히 작도록 선택된다.
도 8은 커패시터 CT양단에 전압 제한기(72)(예를 들면 제너 다이오드와 같은)를 배치한 것을 제외하면 도 4의 스위치(50)와 유사한 개량된 스위치(70)를 도시한다. 전압 제한기(72)는 전원(52)이 부하(54)를 적절히 구동시키는 데 충분한 레벨까지 임피던스를 감소시키는데 필요로 하는 이상으로 트랜지스터(Q1)가 턴 온 되는 것을 방지하도록 만들어진다. 트랜지스터(Q1)가 온 될 때 CT양단의 전압을 제한함으로써, 우리는 트랜지스터(Q1)가 턴 오프 되는 동안 제거되어야만 하는 CT전하의 양을 제한하여 트랜지스터(Q1)가 턴 오프 되는 속도를 증가시킨다.
도 9는 도 8의 스위치(70)와 유사한 NMOS 스위치(82)를 포함하는 상보형 스위치(80) 및 NMOS 트랜지스터 대신에 PMOS 트랜지스터를 사용하고 노드에 전류를 인가하는 대신에 노드 G'의 외부로 유출하는 전류원(88)을 사용한 것을 제외하면 도 8의 스위치(70)와 일반적으로 유사한 상보형 PMOS 스위치(84)를 도시한다. 전압 제한기(90,92)는 스위칭 속도를 개선하나 제거될 수도 있다.
스위치(80)는 전원(52)이 줄여야 하는 전류의 양을 최소화할 수 있다. 전류원(86,88)에 의해 발생된 전류 ISW및 ISW'가 똑 같은 크기라면, ISW나 ISW'에 기인한 전원(52)으로부터 또는 전원(52)으로의 순수한 전류의 흐름은 없다. 전류 ISW및 ISW'의 크기가 같지 않다면 오직 그 전류의 차만이 전원(52)으로 또는 전원(52) 외부로 흐른다. 트랜지스터 Q1 및 Q1'의 채널 전하와 중첩 커패시턴스 전하는 반대 방향으로 행동하여 트랜지스터가 적절한 크기로 만들어 졌을 때 전하의 주입을 추가로 줄이도록 서로 상쇄하는 경향이 있다. 이상에서 본 발명의 바람직한 실시예를 기술하였지만 당업자는 더 넓은 관점에서 바람직한 실시예에 대한 많은 변형예를 만들 수 있다. 예를 들면, 도 8에 도시된 전압 제한기를 도 5내지 도 7의 스위치에 부가할 수도 있고 도 4내지 도 7의 스위치를 도 4의 스위치가 도 9에서 이행된 형태와 똑 같은 방식과 유사한 보충적인 형태로 제공할 수도 있다. 따라서 첨부된 청구 범위는 본 발명의 범위와 원리 내에 있는 모든 변형예를 의도적으로 포함하였다.

Claims (21)

  1. 입력 제어 신호가 나타날 때 부하를 전원에 연결하고 입력 제어 신호가 나타나지 않을 때 부하와 전원의 연결을 해제하는 저 전하 주입 스위치에 있어서,
    제1 회로 노드(G);
    상기 제어 신호를 입력으로 수신하고 상기 제어 신호가 나타날 때만 상기 제1 회로 노드에 제1 전류(ISW)를 공급하는 제1 전류원(86);
    상기 부하에 연결되는 제1 드레인, 상기 전원에 연결되는 제1 소스 및 상기 제1 회로 노드에 연결되는 제1 게이트를 갖는 제1 트랜지스터(Q1);
    상기 제1 회로 노드에 연결되는 제2 드레인 및 제2 게이트와 상기 전원에 연결되는 제2 소스를 갖는 제2 트랜지스터(Q2); 및
    상기 전원과 상기 제1 회로 노드 사이에 제2 전류를 도전시키기 위해 연결되는 제1 도전 수단
    을 포함하는 저 전하 주입 스위치.
  2. 제1항에 있어서,
    상기 제1 도전 수단이 상기 전원과 상기 제1 회로 노드 사이에 연결되는 저항(RD)을 포함하는 저 전하 주입 스위치.
  3. 제1항에 있어서,
    상기 제1 도전 수단이 상기 전원과 상기 제1 회로 노드 사이에 정전류(IG)를 공급하기 위한 수단(66)을 포함하는 저 전하 주입 스위치.
  4. 제1항에 있어서,
    상기 제1 및 제2 트랜지스터가 MOSFET 트랜지스터인 저 전하 주입 스위치.
  5. 제4항에 있어서,
    상기 제1 트랜지스터가 상기 제2 트랜지스터보다 실질적으로 큰 저 전하 주입 스위치.
  6. 제1항에 있어서,
    상기 전원과 상기 제1 회로 노드 사이에 연결되는 전압 제한기를 추가로 포함하는 저 전하 주입 스위치.
  7. 제1항에 있어서,
    상기 제1 도전 수단이 상기 전원과 사익 제1 회로 노드 사이에 연결되는 저항(RD)을 포함하고,
    상기 제1 및 제2 트랜지스터가 MOSFET 트랜지스터인 저 전하 주입 스위치.
  8. 제7항에 있어서,
    상기 전원과 상기 제1 회로 노드 사이에 연결되는 전압 제한기를 추가로 포함하는 저 전하 주입 스위치.
  9. 제1항에 있어서,
    상기 전원과 상기 제1 회로 노드 사이에 연결되는 전압 제한기를 추가로 포함하고,
    상기 제1 도전 수단이 상기 전원과 상기 제1 회로 노드 사이에 정전류(IG)를 공급하기 위한 수단(66)을 포함하며,
    상기 제1 및 제2 트랜지스터가 MOSFET 트랜지스터인 저 전하 주입 스위치.
  10. 제1항에 있어서,
    제2 회로 노드 (G');
    제2 제어 신호를 입력으로 수신하고 상기 제2 제어 신호가 나타날 때만 상기 제2 회로 노드로부터 제2 전류(ISW')를 유입하는 제2 전류원;
    상기 부하에 연결되는 제3 드레인, 상기 전원에 연결되는 제3 소스 및 상기 제2 회로 노드에 연결되는 제3 게이트를 갖는 제3 트랜지스터(Q1');
    상기 제2 회로 노드에 연결되는 제4 드레인 및 제4 게이트와 상기 전원에 연결되는 제4 소스를 갖는 제4 트랜지스터(Q2'); 및
    상기 전원과 상기 회로 노드 사이에 연결되는 제2 도전 수단을 추가로 포함하고,
    상기 제1 및 제2 트랜지스터가 NMOS 트랜지스터이고 상기 제3 및 제4 트랜지스터가 PMOS 트랜지스터인 저 전하 주입 스위치.
  11. 제10항에 있어서,
    상기 제1 및 제2 전류가 크기가 실질적으로 유사한 저 전하 주입 스위치.
  12. 제10항에 있어서,
    상기 제1 도전 수단이 상기 전원과 상기 제1 회로 노드 사이에 연결되는 제1 저항(RD)을 포함하고,
    상기 제2 도전 수단이 상기 전원과 상기 제2 회로 노드 사이에 연결되는 제2 저항(RD')을 포함하는 저 전하 주입 스위치.
  13. 제10항에 있어서,
    상기 제1 트랜지스터가 상기 제2 트랜지스터보다 실질적으로 크고, 상기 제3 트랜지스터가 상기 제4 트랜지스터보다 실질적으로 큰 저 전하 주입 스위치.
  14. 제10항에 있어서,
    상기 전원과 상기 회로 노드 사이에 연결되는 전압 제한기를 추가로 포함하는 저 전하 주입 스위치.
  15. 제1 입력 제어 신호(CONTROL)가 나타날 때 부하를 전원에 연결하고 제1 제어 신호가 나타나지 않을 때 부하와 전원의 연결을 해제하며, 제1 제어 신호 및 상보적인 제2 제어 신호(/제어)를 수신하는 저 전하 주입 스위치에 있어서,
    회로 노드(G);
    상기 제어 신호를 입력으로 수신하고 상기 제어 신호가 나타날 때만 상기 회로 노드에 제1 전류(ISW)를 공급하는 전류원;
    상기 부하에 연결되는 제1 드레인, 상기 전원에 연결되는 제1 소스 및 상기 회로 노드에 연결되는 제2 게이트를 갖는 제1 트랜지스터(Q1);
    상기 회로 노드에 연결되는 제2 드레인과 제2 게이트 및 제2 소스를 갖는 제2 트랜지스터(Q2);
    상기 제2 전류원에 연결되는 제3 드레인, 상기 전원에 연결되는 제3 소스, 및 제3 게이트를 갖는 제3 트랜지스터(Q3);
    상기 전원과 상기 회로 노드 사이에 제2 전류를 도전시키기 위해 연결되는 도전 수단;
    상기 제2 및 제3 게이트 중의 하나가 상기 제2 제어 신호를 수신하고 상기 제2 및 제3 게이트 중의 나머지 하나가 상기 회로 노드에 연결되는 저 전하 주입 스위치.
  16. 제15항에 있어서,
    상기 도전 수단이 상기 전원과 상기 회로 노드 사이에 연결되는 저항(RD)을 포함하는 저 전하 주입 스위치.
  17. 제15항에 있어서,
    상기 도전 수단이 상기 전원과 상기 회로 노드 사이에 정전류(IG)를 공급하는 수단(66)을 포함하는 저 전하 주입 스위치.
  18. 제15항에 있어서,
    제1, 제2 및 제3 트랜지스터가 MOSFET 트랜지스터인 저 전하 주입 스위치.
  19. 제18항에 있어서,
    상기 제1 트랜지스터가 상기 제2 및 제3 트랜지스터보다 실질적으로 큰 저 전하 주입 스위치.
  20. 제19항에 있어서,
    상기 제2 및 제3 트랜지스터 중의 하나가 상기 제2 및 제3 트랜지스터의 나머지 하나보다 실질적으로 큰 저 전하 주입 스위치.
  21. 제15항에 있어서,
    상기 전원과 상기 회로 노드 사이에 연결되는 전압 제한기를 추가로 포함하는 저 전하 주입 스위치.
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