JPS6125318A - Ｃｍｏｓパワ−オンクリア回路 - Google Patents
Ｃｍｏｓパワ−オンクリア回路Info
- Publication number
- JPS6125318A JPS6125318A JP14543284A JP14543284A JPS6125318A JP S6125318 A JPS6125318 A JP S6125318A JP 14543284 A JP14543284 A JP 14543284A JP 14543284 A JP14543284 A JP 14543284A JP S6125318 A JPS6125318 A JP S6125318A
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- JP
- Japan
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- power supply
- supply voltage
- power
- level
- voltage
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はＣＭＯ８回路のパワーオンクリア回路（ニーす
る。
る。
第１図は従来例に係るＣＲの時定数を利用するパワーオ
ンクリア回路の回路図である。１は電源電圧端子、２は
抵抗、６はコンデンサ、４はインバータ、５は出力端子
である。第２図はこの回路において、電源電圧の立上り
が回路のＣＲの時定数に比へ十分早く立上った場合の各
端子の電圧波形図である。Ａ、Ｂ、Ｃはそれぞれ電源端
子１゜抵抗２とコンデンサ６の接続点ａ、出力端子５の
電圧波形を示す図である。
ンクリア回路の回路図である。１は電源電圧端子、２は
抵抗、６はコンデンサ、４はインバータ、５は出力端子
である。第２図はこの回路において、電源電圧の立上り
が回路のＣＲの時定数に比へ十分早く立上った場合の各
端子の電圧波形図である。Ａ、Ｂ、Ｃはそれぞれ電源端
子１゜抵抗２とコンデンサ６の接続点ａ、出力端子５の
電圧波形を示す図である。
次に回路の動作説明をすると、まず時間ｔｏで電源電圧
が立上り始め微少時間経過後、時間ｔ１でＶｄａ（ｖ）
に達したとする。この時間ｔ１がＣ，Ｒの時定数に比べ
て十分短い時間である場合、接続点ａの電位ＶａはＶａ
＝Ｖａｄ（１−６１７）という関係式で表わされるカー
ブで上昇する。時間１．における■ａをＶａｌとすると
、Ｖａｔ ＝Ｖａｄ（１−ｅ７”Ｅ ）となり、このＶ
ａｌがインバータ４のしきい値電圧Ｖｔｈ （Ｖ ）以
下の時はインバータ出力は電源電圧レベル、すなわち時
間ｔｏから時間ｔ１の間で出力端子電圧波形は、電源電
圧波形Ａと同じ（＝なる。さらに時間が経過し、時ｒｄ
ｌ ｈ テＶｔｈ＝Ｖｄａ（１−ｅ−Ｍ ）となるとイ
ンバータ４は反転し、出力電圧は“Ｌ”レベルとなる。
が立上り始め微少時間経過後、時間ｔ１でＶｄａ（ｖ）
に達したとする。この時間ｔ１がＣ，Ｒの時定数に比べ
て十分短い時間である場合、接続点ａの電位ＶａはＶａ
＝Ｖａｄ（１−６１７）という関係式で表わされるカー
ブで上昇する。時間１．における■ａをＶａｌとすると
、Ｖａｔ ＝Ｖａｄ（１−ｅ７”Ｅ ）となり、このＶ
ａｌがインバータ４のしきい値電圧Ｖｔｈ （Ｖ ）以
下の時はインバータ出力は電源電圧レベル、すなわち時
間ｔｏから時間ｔ１の間で出力端子電圧波形は、電源電
圧波形Ａと同じ（＝なる。さらに時間が経過し、時ｒｄ
ｌ ｈ テＶｔｈ＝Ｖｄａ（１−ｅ−Ｍ ）となるとイ
ンバータ４は反転し、出力電圧は“Ｌ”レベルとなる。
時間す以後はインバータ４は反転せず、出力端子５の電
圧波形は全体を通して第２図のＣの様になる。このよう
に出力電圧端子５の出力信号をパワーオンクリア信号と
することにより、竜源慰圧の立上りを検出してパワーオ
ンクリアをかける事が出来る。
圧波形は全体を通して第２図のＣの様になる。このよう
に出力電圧端子５の出力信号をパワーオンクリア信号と
することにより、竜源慰圧の立上りを検出してパワーオ
ンクリアをかける事が出来る。
次に電源電圧の立上りがＣＲの時定数に比べて非常に遅
い場合の各端子の電圧波形を第３図に示す。ｈｌ、
Ｂ１． ｃ／はこの場合の電源端子１．接続点ａ、出
力端子５の電圧波形である。まず時間ｔ♂で電源電圧が
立上り始め、ＣＲの時定数に比べ非常に長い時間１１／
後に電源電圧は■ｄｄレベルに達したとする。この電源
電圧の立上り時間がＣＲの時定数（２比べて非常（：遅
い場合、接続点ａの電圧Ｖａの立上り波形はＢ′に示す
様に電源電圧の立上り波形Ａ′と同じような波形になる
。インバータ４の入力が電源電圧とほぼ同じに立上ると
いう事は、インバータ４の入力には常に“Ｈ″レベル加
わっているという事であり、インバータ４の出力は１／
以後、常にＬ”レベルである。このため Ｃ／に示す様
にパワーオンクリア信号が発生されなくなり、パワーオ
ンクリア回路として動作しなくなる。以上の様な不具合
はＣＲの時定数に対して電源電圧の立上りが非常に遅い
（又は電源電圧の立上りに対してＣＲの時定数が小さい
）場合に発生する。ＣＲの時定数の絶対値を大きくすれ
ばかなり遅い電源電圧の立上りに対して正常に動作させ
る事は可能であるが、ＣＲの値が大きくなりすぎる。又
、ＣＲの時定数をどのように大きくしても電源電圧の立
上りがそれよりも遅い場合にはパワーオンクリア信号が
発生されなくなるという欠点は無くならない。
い場合の各端子の電圧波形を第３図に示す。ｈｌ、
Ｂ１． ｃ／はこの場合の電源端子１．接続点ａ、出
力端子５の電圧波形である。まず時間ｔ♂で電源電圧が
立上り始め、ＣＲの時定数に比べ非常に長い時間１１／
後に電源電圧は■ｄｄレベルに達したとする。この電源
電圧の立上り時間がＣＲの時定数（２比べて非常（：遅
い場合、接続点ａの電圧Ｖａの立上り波形はＢ′に示す
様に電源電圧の立上り波形Ａ′と同じような波形になる
。インバータ４の入力が電源電圧とほぼ同じに立上ると
いう事は、インバータ４の入力には常に“Ｈ″レベル加
わっているという事であり、インバータ４の出力は１／
以後、常にＬ”レベルである。このため Ｃ／に示す様
にパワーオンクリア信号が発生されなくなり、パワーオ
ンクリア回路として動作しなくなる。以上の様な不具合
はＣＲの時定数に対して電源電圧の立上りが非常に遅い
（又は電源電圧の立上りに対してＣＲの時定数が小さい
）場合に発生する。ＣＲの時定数の絶対値を大きくすれ
ばかなり遅い電源電圧の立上りに対して正常に動作させ
る事は可能であるが、ＣＲの値が大きくなりすぎる。又
、ＣＲの時定数をどのように大きくしても電源電圧の立
上りがそれよりも遅い場合にはパワーオンクリア信号が
発生されなくなるという欠点は無くならない。
以上の様に従来のパワーオンクリア回路は電源電圧の立
上り時間が内部のＣＲの時定数に比べて十分早い場合に
は動作するが、電源電圧の立上り時間が内部のＣＲの時
定数に比べて遅くなってくると正常動作が行なわれにく
くなって米るという欠点があった〇 〔発明の目的〕 本発明は上記従来例の欠点に鑑み提案されたものであり
、゛電源電圧の立上り時間に影響を受けず電源電圧があ
る一定レベルに達した時に確実にパワーオンクリア信号
を発生するパワーオンクリア回路を提供することを目的
とする。
上り時間が内部のＣＲの時定数に比べて十分早い場合に
は動作するが、電源電圧の立上り時間が内部のＣＲの時
定数に比べて遅くなってくると正常動作が行なわれにく
くなって米るという欠点があった〇 〔発明の目的〕 本発明は上記従来例の欠点に鑑み提案されたものであり
、゛電源電圧の立上り時間に影響を受けず電源電圧があ
る一定レベルに達した時に確実にパワーオンクリア信号
を発生するパワーオンクリア回路を提供することを目的
とする。
本発明は、一端を第１の電源に接続する第１の抵抗と、
ドレインを前記第１の抵抗に、ソースを第２の電源に、
ゲートを第１の゛電源にそれぞれ接続する第１の導電型
のＭＯＳ トランジスタと、ソースを第１の電源に、ゲ
ートを前記第１の導電型のＭＯＳ トランジスタのドレ
インに接続する前記第１の導電型と反対導電型の第２の
導電型のＭＯＳトランジスタと、一端を前記第２の導電
型のＭ０８トランジスタのドレインに、他端を第２の電
源に接続する第２の抵抗とによって構成されることを特
徴とする。
ドレインを前記第１の抵抗に、ソースを第２の電源に、
ゲートを第１の゛電源にそれぞれ接続する第１の導電型
のＭＯＳ トランジスタと、ソースを第１の電源に、ゲ
ートを前記第１の導電型のＭＯＳ トランジスタのドレ
インに接続する前記第１の導電型と反対導電型の第２の
導電型のＭＯＳトランジスタと、一端を前記第２の導電
型のＭ０８トランジスタのドレインに、他端を第２の電
源に接続する第２の抵抗とによって構成されることを特
徴とする。
以下図面を参照して本発明の詳細な説明する。
第４図は本発明の実施例を示すパワーオンクリア回路で
ある。１１は電源端子、１２と１５は抵抗。
ある。１１は電源端子、１２と１５は抵抗。
１６はＮ型トランジスタ、１４はＰ型トランジスタ、１
６は波形整形用インバータ、１７は出力端子である。第
５図は電源の立上りが比較的早い場合の各端子の電圧波
形を示す図である。Ｄ、Ｅ。
６は波形整形用インバータ、１７は出力端子である。第
５図は電源の立上りが比較的早い場合の各端子の電圧波
形を示す図である。Ｄ、Ｅ。
Ｆ、Ｇはそれぞれ電源電圧端子１１．接続点す。
接続点Ｃ１出力端子１７の電圧波形である。まず電源電
圧が時間Ｔｏで立上り始め微少時間Ｔ１後Ｎ型トランジ
スタ１６のしきい値電圧Ｖｔｎまで達したとすると、Ｎ
型トランジスタ１６がＯＮｌ、ｂ点の電位はＧＮＤ電位
に下がる。この時Ｐ型トランジスタ１４のしきい値ＩＶ
ｔｐｌがＶｔｎ よりも高いとするとＰ型トランジスタ
１４はＯＦＦ したままであり、従って接続点ＣはＧＮ
Ｄレベルのままであり、出力端子１７は゛電源電圧レベ
ルである。さらＣ二微少時間が経過し時間Ｔ！で電源が
Ｐ型トランジスタ１４のしきい値と同じ電圧Ｖｔｐ（Ｖ
）ｌ二連すると、Ｐ型トランジスタ１４がＯＮする。こ
のため接続点Ｃは電源電圧レベルになるのでインバータ
１６が反転し、出力電圧はＧＮＤレベルになる。
圧が時間Ｔｏで立上り始め微少時間Ｔ１後Ｎ型トランジ
スタ１６のしきい値電圧Ｖｔｎまで達したとすると、Ｎ
型トランジスタ１６がＯＮｌ、ｂ点の電位はＧＮＤ電位
に下がる。この時Ｐ型トランジスタ１４のしきい値ＩＶ
ｔｐｌがＶｔｎ よりも高いとするとＰ型トランジスタ
１４はＯＦＦ したままであり、従って接続点ＣはＧＮ
Ｄレベルのままであり、出力端子１７は゛電源電圧レベ
ルである。さらＣ二微少時間が経過し時間Ｔ！で電源が
Ｐ型トランジスタ１４のしきい値と同じ電圧Ｖｔｐ（Ｖ
）ｌ二連すると、Ｐ型トランジスタ１４がＯＮする。こ
のため接続点Ｃは電源電圧レベルになるのでインバータ
１６が反転し、出力電圧はＧＮＤレベルになる。
時間Ｔ！以後は回路の内部状態は変化せず一定であるか
ら、出力端子１７の電圧波形はＧに示す様になる。以上
の一連の動作は電源電圧の立上りスピードに無関係に行
なわれる。
ら、出力端子１７の電圧波形はＧに示す様になる。以上
の一連の動作は電源電圧の立上りスピードに無関係に行
なわれる。
＄６図は電源電圧の立上りが非常に遅い場合の各点の重
圧波形を示す図である。パワーオンクリア信号の発生は
各トランジスタのＶｔの差によって確実に保柾されてお
り、トランジスタ及びインバータの動作は前述の電源電
圧の立上りが早い場合と同じである。すなわち電源電圧
の立上り時間に影響を受けず、遅くても早くても正常に
動作を行なう事が出来る。
圧波形を示す図である。パワーオンクリア信号の発生は
各トランジスタのＶｔの差によって確実に保柾されてお
り、トランジスタ及びインバータの動作は前述の電源電
圧の立上りが早い場合と同じである。すなわち電源電圧
の立上り時間に影響を受けず、遅くても早くても正常に
動作を行なう事が出来る。
以上説明したように、本発明によれば電源電圧の立上り
時間の速さに無関係に確実にパワーオンクリア信号を発
生できる。
時間の速さに無関係に確実にパワーオンクリア信号を発
生できる。
第１図は従来例）２係るパワーオンクリア回路の回路図
、第２図は第１図の回路において電源電圧の立上りが比
較的速いときの各端子の波形図、第６図は第１図の回路
において電＃、電圧の立上りが遅いときの各端子の波形
図である。第４図は本発明の実施例に係るパワーオンク
リア回路の回路図。 第５図は第４図の回路において電源電圧の立上りが比較
的速いときの各端子の波形図、第６図は第４図の回路（
＝おいて電源電圧の立上りが違いときの各端子の波形図
である。 １．１１・・・・・・・・・・・・電源電圧端子２．１
２．１５・・・抵抗 ６ ・・・・・・・・・・・・・・・・・・コンデンサ
４．１６・・・・・・・・・・・・インバータ５．１７
・・・・・・・・・・・・出力１６・・・・・・・・・
・・・・・・・・・Ｎチャネルトランジスタ１４・・・
・・・・・・・・・・・・Ｐチャネルトランジスタ特許
出願人 日本電気株式会社 ７″゛ ＼ 代理人 弁理士 内 原 晋・ ｌ！＝）ゝ・二つ 工 第１図 第２図 第３図 第４図 第５図 第６図
、第２図は第１図の回路において電源電圧の立上りが比
較的速いときの各端子の波形図、第６図は第１図の回路
において電＃、電圧の立上りが遅いときの各端子の波形
図である。第４図は本発明の実施例に係るパワーオンク
リア回路の回路図。 第５図は第４図の回路において電源電圧の立上りが比較
的速いときの各端子の波形図、第６図は第４図の回路（
＝おいて電源電圧の立上りが違いときの各端子の波形図
である。 １．１１・・・・・・・・・・・・電源電圧端子２．１
２．１５・・・抵抗 ６ ・・・・・・・・・・・・・・・・・・コンデンサ
４．１６・・・・・・・・・・・・インバータ５．１７
・・・・・・・・・・・・出力１６・・・・・・・・・
・・・・・・・・・Ｎチャネルトランジスタ１４・・・
・・・・・・・・・・・・Ｐチャネルトランジスタ特許
出願人 日本電気株式会社 ７″゛ ＼ 代理人 弁理士 内 原 晋・ ｌ！＝）ゝ・二つ 工 第１図 第２図 第３図 第４図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 一端を第１の電源に接続する第１の抵抗と、ドレインを
前記第１の抵抗に、ソースを第２の電源に、ゲートを第
１の電源にそれぞれ接続する第１の導電型のＭＯＳトラ
ンジスタと、 ソースを第１の電源に、ゲートを前記第１の導電型のＭ
ＯＳトランジスタのドレインに接続する前記第１の導電
型と反対導電型の第２の導電型のＭＯＳトランジスタと
、 一端を前記第２の導電型のＭＯＳトランジスタのドレイ
ンに、他端を第２の電源に接続する第２の抵抗とによっ
て構成されることを特徴とするＣＭＯＳパワーオンクリ
ア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14543284A JPS6125318A (ja) | 1984-07-13 | 1984-07-13 | Ｃｍｏｓパワ−オンクリア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14543284A JPS6125318A (ja) | 1984-07-13 | 1984-07-13 | Ｃｍｏｓパワ−オンクリア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6125318A true JPS6125318A (ja) | 1986-02-04 |
Family
ID=15385106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14543284A Pending JPS6125318A (ja) | 1984-07-13 | 1984-07-13 | Ｃｍｏｓパワ−オンクリア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6125318A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5331209A (en) * | 1992-02-28 | 1994-07-19 | Oki Electric Industry Co., Ltd. | Auto-reset circuit with improved testability |
-
1984
- 1984-07-13 JP JP14543284A patent/JPS6125318A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5331209A (en) * | 1992-02-28 | 1994-07-19 | Oki Electric Industry Co., Ltd. | Auto-reset circuit with improved testability |
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