KR100229560B1 - 마스크 정렬 마크제조 방법 - Google Patents
마스크 정렬 마크제조 방법 Download PDFInfo
- Publication number
- KR100229560B1 KR100229560B1 KR1019910016635A KR910016635A KR100229560B1 KR 100229560 B1 KR100229560 B1 KR 100229560B1 KR 1019910016635 A KR1019910016635 A KR 1019910016635A KR 910016635 A KR910016635 A KR 910016635A KR 100229560 B1 KR100229560 B1 KR 100229560B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxidation
- layer
- mask
- alignment
- oxide
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 title claims description 27
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 61
- 230000003647 oxidation Effects 0.000 claims abstract description 42
- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 20
- 239000000463 material Substances 0.000 claims abstract description 16
- 238000002955 isolation Methods 0.000 claims abstract description 11
- 239000011347 resin Substances 0.000 claims description 14
- 229920005989 resin Polymers 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 230000000295 complement effect Effects 0.000 claims description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- -1 chlorine ions Chemical class 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000000153 supplemental effect Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/102—Mask alignment
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Element Separation (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
Abstract
반도체 기판(12)의 활성 표면상의 마스크 정렬 마크를 제조하는 방법에서 산화에 저항적인 재료의 제 1 의, 최소한의 1층(13)이 상기 활성 표면상에 형성되고, 그후 상기 층의 국부적인 에칭에 의해, 필드 산화물에 의해 격리 영역(15')은 정렬 마크(17')로써 동시에 한정된다.
본 발명에 따라 마스크로써 반-산화층의 나머지 부분을 사용하는 동안 반-산화 재료층(13)의 국부적인 에칭후에 형성되고, 최소한의 위치에서 주어진 깊이의 기판 표면에서 침하(26)는 정렬 마크를 포함하고, 그 위치는 정렬 윈도우(18)로써 가르키고 기판의 표면이 상기 윈도우내에 노출되고, 최종 열적 산화 단계가 필드 산화물(19')을 얻게 되고 그동안 정렬 마크(18)는 산화물(24)에 의해 동시에 덮여진다.
Description
제1 내지 5도는 본 발명의 제 1 실시예에서 마스크 정렬 마크를 제조하는 방법동안 다른 단계의 개략적인 단면도.
제6 내지 8도는 방법의 제 2 실시예에 관련하여 유사한 입면도.
제9 내지 제11도는 본 발명의 제 3 실시예의 도시도.
<도면의 주요부분에 대한 부호의 설명>
15, 17 : 개구 18 : 마크
19, 20 : 소자 28 : 윈도우
본 발명은 반도체 기판의 활성 표면에서 마스크 정렬 마크를 제조하는 방법에 관한 것이며, 거기에서 산화에 저항적인 재료의 최소한 제 1의 1층이 상기 활성 표면위에 형성되고, 그후 상기 층의 국부적인 에칭에 의해, 필드 산화로 가르키듯이, 두꺼운 산화물에 의한 격리 영역은 정렬 마크로써 동시에 한정되고, 이후 단계동안 필드 산화물에 의한 격리 영역 및 그렇게 한정된 상기 정렬 마크가 열적 산화를 받게 되고, 활성 표면의 나머지 부분은 반-산화 재료층의 나머지 부분에 의한 산화로부터 보호된다.
상기 종류의 방법은 문서 JP 개요 61-100928, 157E439로부터 공지된다.
공지된 방법에 따라, 정렬 마크는 필드 산화물에 의한 격리 영역으로 동시에 한정된다. 그러므로, 상기 소자의 상대적인 위치는 사용된 장치의 정확성에 대응하며 얻어지고 그러므로 상기 스테이지에서 가능한 재정렬 에러와 무관하다.
MOS 트랜지스터를 포함하는 형태의 마이크로 회로의 제조에서, 그것은 기판의 표면에 위치된 구조를 한정하는 제 1 동작이라는 사실이다. 후에 마스킹 동작은 수행된 재정렬 마크에 참고용으로 가능한한 정확한 마스크의 정렬을 필요로 한다. 서브 마이크론 기술의 도래로 말미암아, 그것은 기판에서 한정된 정렬 마크에 대한 마스크의 위치 에러를 가능한한 줄이는 것이 필요하고 상기 목적을 위해 사용은 높은 정확성의 서보-매커니즘에 의해 0.02㎛의 허용차를 갖는 자동적인 정렬을 제공하는 매우 정교한 광학 방법으로 이루어진다.
그러나, 그런 마스크 정렬 방법은 정렬 마크가 간섭 형상의 형성을 근거로 하는 광적 방법에서 그 사용을 목적으로 최적의 기하 형태 및 침하 깊이에서 존재하는 것이 필요적으로 요구된다.
공지된 방법은 마스크로써 이용되는 정렬 마크, 상기 단부에 보유된 필드 산화물 부분의 에칭에 의해 침하의 제조에 근거를 둔다. 상기 결과는 정렬 마크가 침하된 부분으로 구성되고, 거기에서 기판은 노출되고, 나머지 부분은 높은 콘트라스트를 갖는 간섭 형상의 형성에 어려움을 갖게 하는 필드 산화물에 의해 덮여진다. 반대로, 최소수의 동작 단계를 유지하는 동안 양호하게 일정한 두께를 갖는 산화물층에 의해 보호된 정렬 마크를 얻는 것이 바람직하다.
그러므로 본 발명의 목적은 제한된 수의 단계를 사용해서 정렬 마크를 제조하는 방법으로 제공하고, 거기에서 언급된 단점은 피하고 고온에서 처리 기간은 필드 산화물을 형성하기 위해 요구된 최소에 제한된다.
상기 목적은 반-산화 재료층의 국부적인 에칭후에 그리고 마스크로써 반-산화층의 나머지 부분을 사용하는 동안, 침하는 정렬 마크를 포함하는 최소한의 위치에서 그 위치가 정렬 윈도우로써 가르키는 기판 표면에서 주어진 깊이로 형성되는 점과, 그런후 기판 표면이 상기 윈도우내에 노출되는 점과, 마지막으로 열적 산화 단계가 필드 산화를 되게 하고, 그동안 정렬 마크가 산화에 의해 동시에 덮여지는 점을 특징으로 하면서, 서두에 따르는 마스크 정렬 마크를 제조하는 방법에 의해 본 발명에 따라 이루어진다.
상기 방법은 일정한 두께의 산화물층에 의해 보호된 정렬 마크를 생산하는 장점을 제공한다. 더우기, 반-산화층의 나머지 부분은 보존되고(정렬 윈도우 외부) 그들은 이것이 장치의 부가적인 처리동안 유용하다고 판단될때 유지될 수 있다. 필드 산화물 영역에 관련한 정렬 마크의 위치 정확성은 최적이고, 그것은 반-산화층에서 동시에 제공된 개구로부터 결과되어지기 때문이다.
본 발명의 제 1 실시예에 따라서, 방법은 상기 침하가 그것이 상기 주어진 깊이와 동일한 깊이에 대한 반도체의 산화물로 변환을 이루게 하는 조건으로 특정한 열적 산화 단계에 의해 형성되는 점과, 상기 정렬 윈도우내의 반도체 표면을 노출한 후에, 필드 산화물을 형성하기 위해 이미 언급된 산화 단계는 특정한 산화 단계에 보충적으로 결과된다는 점을 특징으로 한다.
본 실시예에서, 반도체 표면에 형성된 침하는 통상적으로 ±10㎚의 매우 높은 정확성으로 제어될 수 있는 깊이를 갖는다. 그런후 상기 특정한 열적 산화처리는 최종의 바람직한 두께의 일부분만을 제공하는 필드 산화를 형성하는 제 1 단계를 구성한다. 반도체 표면이 상기 정렬 윈도우에 노출된 후에, 그런후 상기 언급된 열적 산화 단계는 제조 과정의 단계에서 바람직한 두께를 갖는 필드 산화물로 결과되는 보충적인 산화 단계를 구성하고, 반면에 정렬 마크는 더 적은 동일성의 두께를 갖는 산화물층에 의해 덮여진다.
본 발명에 따른 방법의 제 2 실시예는 상기 침하가 광 민감성 수지의 마스크에 의해 한정되는 정렬 윈도우에서 단지 선택적인 에칭에 의해 형성된다는 점과, 반-산화층의 나머지 부분이 상기 윈도우에서 그리고 동일한 마스크와 더불어 끌어내지고, 그후 광 민감성 수지의 마스크는 끌어내지고 단일 열적 산화 단계는 필드 산화물을 형성하게 된다는 점을 특징으로 한다.
방법의 상기 실시예에 따라서, 침하를 발생하는 선택적인 에칭은 낮은 에칭율에서 양호하게, 침하 깊이의 바람직한 정확성을 얻기 위해 플라즈마 또는 선택적인 에칭 해결책에서의 공격에 의해 얻어진다. 광 민감성 수지의 마스크는 위치의 엄격한 정확성을 요구하지 않는데 왜냐하면 그것이 정렬 윈도우가 정렬 마크를 둘러싸이는 것이 충분하기 때문이다. 그런후 산화처리는 단일 단계에서 이루어지고 격리 영역(필드 산화물) 또는 정렬 마크상에서 동일한 산화물층의 두께를 이루게 된다.
방법의 상기 실시예의 변화처럼, 격리 영역에서 침하를 형성하는 것이 역시 가능하다. 상기 방법은 상기 침하가 선택적인 마스크로써 반-산화층만을 사용하는 동안 선택적인 에칭에 의해 형성된다는 점과, 그런후 반-산화층의 나머지 부분은 광 민감성 수지의 마스크에 의해 한정된 정렬 윈도우에서 단지 끌어내지고, 그후 광 민감성 수지의 마스크가 끌어내지고 단일의 열적인 산화 단계는 필드 산화물을 형성하게 된다는 점을 특징으로 한다.
상기 경우에, 필드 산화물은 그런후 장치를 제조하는 과정에 장점을 주는 침하에 대응하는 깊이에 대해 기판으로 침하된다.
유리하게도, 침하 깊이는 정렬 마크를 촉진시키기 위해 사용된 광 파장의 1/4에 가깝고, 일반적으로, 그것은 100 및 150㎚간에 놓이고 양호하게는 125㎚±10㎚이다. 그러므로, 마스크 정렬의 부가적인 동작동안 얻어진 광적 콘트라스트는 최적이다.
본 발명은 첨부 도면에 관련하여 그리고 비-제한적인 예에 관련하여 다음의 설명에 의해 더욱 명확히 이해될 것이다.
도면에서 다른 부분간에 비율은 명료성을 위해 고려되지 않았고 특히 두께는 매우 과장되었다는 것을 주지하라. 다른 도면에서, 그 기능에 관해 서로에 대응하는 요소는 동일한 참고 심벌로 제공된다.
제1도를 참고해서, 산화에 저항적인 재료인 층(13)은 반도체 기판(12)의 활성 표면(11)상에 형성되고, 특히 단결정체 실리콘이다. 동일층으로 도면에 도시된 층(13)은 대부분 산화물의 얇은 층의 연속으로 형성되고, 그 위에 실리콘 질화물의 층이 상기 재료의 연속적인 층 또는 실리콘 산화 질화물의 층에 의해 형성되거나, 배치된다. 그 전체는 필드 산화물 격리 영역의 위치에 대응하는 한쪽의 개구(15)상에서 갖는 광 민감성 수지의 마스크(14)로써 피복되고 한편으로 다수의 개구(17) 그룹은 마스크 정렬 마크(18)를 구성한다. 개구(15 및 17)에 위치한 역-산화 재료의 층(13) 부분은 그 경우가 그러하듯이, 산화물의 보조층에 관해서나 기판에 관해서 선택적인 에칭을 보증하는 조건에서 불소 이온 또는 염소 이온을 포함하는 플라즈마(plasma)에서 양호하게 되는 에칭에 의해 제거된다. 역 -산화층은 역시 뜨거운 인산 용액에서 역시 선택적으로 에치된다.
역-산화 재료의 층(13)이 실리콘 산화물의 얇은 보조층을 포함하고, 상기 보조층은 방법의 다음 단계에 대한 어떤 중요한 결과를 수반하지 않는 개구(15 및 17)에서 제거되거나 제거되지 않는다.
제2도에 가르키듯이, 광 민감성 수지의 마스크(14)는 그런후 제거되고 개구(17' 및 15')는 층(13)에 존속한다.
반도체 기판은 수증기 및 산소의 혼합에 의해 구성된 공기에서 40㎚에 대해 약 1000℃의 용광로에서 열적 산화 처리를 받게 된다. 국부 산화물층은 한편으로는 필드 산화물 격리 영역의 위치에 대응하는 층 부분을 형성하고, 다른 한편으로는 정렬 마크(18)의 위치에서 산화물의 부가적으로 국부적인 소자(20)를 형성한다. 산화물의 국부적인 소자(19 및 20)는 약 280㎚의 두께를 가지나, 산화물로 되는 반도체 변화에 의해 만들어진 침하(d)는 약 125㎚에 달한다. 방법의 상기 단계에서 얻어진 결과는 제3도에 도시된다.
방금 지적된 열적 산화 처리는 필드 산화물을 형성하기 위해 일반적으로 사용된 그것과 유사하나, 현재 경우에 특별한 단계는 정렬 마크(18)를 한정하기 위해 의도되는 것에 관련하나, 동시에 그것은 필드 산화물에 바람직한 최종 두께의 일부분을 제공한다.
참고는 방법의 다음 단계에 대해 제4도에 현재 만들어진다. 앞선 조립이 정렬 마크(18)의 위치를 둘러싼 " 정렬 윈도우"로 표시된 윈도우(28)로써 제공된 광 민감성 수지의 다른 마스크(22)로써 피복되는 반면에, 표면의 나머지는 상기 마스크(22)에 의해 보호된다. 계속해서, 상기 윈도우(28)에서 반도체 표면은 실리콘에 대한 선택적인 에칭에 의해, 예를들어 고온의 인산용액에 의해, 완충된 불화수소산 용액에 따라 또는 불소 이온 또는 염소 이온의 플라즈마(plasma)의 에칭 단계에 의해 노출된다. 실리콘 산화물의 국부적인 소자(20)를 형성하는 역할을 하는 반도체 재료의 소비에 의해 남겨진 많은 침하(23)가 제조중인 정렬 마크의 정확한 트랙을 구성하기 때문에 정렬 윈도우(28)의 위치가 매우 필요한 것이 아니라는 것을 주지하라.
제5도는 다음의 동작동안 얻어진 결과가 마스크 정렬 마크 및 필드 산화물의 동시 형성을 결과로 하는 것을 보여준다. 상기 동작은 500㎚두께를 갖는 필드 산화물 영역(19')과 같은 습한 산소에서 75㎚에 대해 1000℃에서 1초의 열적 산화단계에 반도체 기판을 두고 그리고 마스크(22)를 끌어내게 되는 것으로 구성되고, 상기 동작이 집적된 반도체 장치를 제조하는 방법의 다음 단계에 바람직하지만, 반면에 정렬 마크(18)는 동일한 처리에 의해 표면에서 산화되고 그러므로 약 410㎚에 가까운 두께를 갖는 산화물층(24)으로써 피복된 표면이다.
정렬 마크(18)는 침하(25)에 의해 산화물층(24)의 표면에서 한편으로 구성되고, 그 모양이 반도체 재료에서 미리 형성된 침하(25)로부터 직접적으로 얻어지고, 다른 한편으로 반도체(12) 및 국부적인 산화물층(24)간에 접속에 위치된 침하(26)에 의해 구성되고, 그것은 침하(25)에 대한 변형에 의해 얻어지고 산화에 의해 형성된다. 상기 변형동안, 약간 넓어짐의 기하적인 침하(26)는 얻어지고, 그것은 산화 형상이 상기 치수 스케일에서 완전히 등방성으로 고려될 수 있는 사실때문에 침하의 중심에 대해 대칭적으로 분배된다. 산화물층(24)의 상부 표면(후에 그것이 금속화되면) 또는 반도체 표면이 정렬 동작에 대해 광학적으로 이용되면, 모든 경우에 각각의 정렬 마크의 대칭축은 완전히 유지되고 부가적인 마스크 정렬 동작이 피치 및 마크 소자의 조립의 평균 위치에 관하여 매우 정확할 수 있다.
제6 내지 8도는 본 발명에 따른 방법의 제 2 실시예를 현재 설명할 것이다. 상기 실시예에서 제 1 및 2도에 관해 설명되었던 단계는 동일하다.
반-산화층(13)에서 윈도우(17' 및 15')를 열은 후에 그리고 제6도에 가르키듯이, 그 전체는 제4도에 관련하여 설명된 마스크(22)에 모양 및 종류와 동일한 마스크(22)에 의해 덮여진다. 그러므로, 그것은 정렬 마크(18)를 포함하는 정렬 윈도우(28)를 갖는다. 정렬 윈도우(28)에서, 침하(23)는 상기 윈도우에 존재하는 반-산화 재료의 층(13)의 나머지 부분(13')을 사용하는 동안 반도체 (12)에서 직접적으로 제공되고, 그 침하는 약 130㎚의 깊이 이상으로 제공된다. 침하(23)는 광 민감성 수지의 마스크(22)에 대해 그리고 반-산화 재료의 층(13')에 대해 선택적인 에칭에 의해 얻어진다. 질소산, 불화수소산 및 초산의 혼합물은 상기 목적을 위해 사용될 수 있다. 플라즈마에 의한 비등방성 에칭은 역시 사용될 수 있고 민감성은 예를 들어, 반-산화층(13)하에 위치된 산화의 보조층에 의해 얻어질 수 있다.
제7도에 가르키듯이, 마스크(22)는 유지되고 정렬 윈도우(28)에서 반-산화층의 나머지 부분(13')은 끌어내지고 반도체 기판(12)의 표면은 거기에서 노출된다.
계속해서, 제 2 마스크(28)는 끌어내지고 조립은 단일 단계에서 필드 산화 격리에 바람직한 산화 두께를 제공하는 열적 산화 처리를 받게 된다. 제8도는 상기 처리 단계후 얻어진 결과를 가르킨다. 상기 결과는 제4도에서 설명되고 앞선 실시예에서 얻어진 그것과 매우 비교할만하다. 그러나, 상기 층이 동일한 산화 단계동안 형성되기 때문에, 제5도의 층(24)과 일치하는 국부 산화물층(24)은 필드 산화물(19')과 같은 두께를 갖는다. 여기서 다시 얻어진 정렬 마크(18)는 반도체 기판의 표면에서 앞선 단계에 형성된 침하(23)에 대응하는 침하(25) 및 반도체/산화물 접속에서 침하(26)를 포함하고 부가적인 마스킹 동작의 정확한 정렬 기능에 대응하는 기하적이고 광학적인 성질을 갖는 상부 산화물 표면을 갖는다.
방금 설명된 방법의 실시예의 변화는 제9 내지 제11도에 도시된다. 상기 변화에 따라서, 선택적인 마스크와 같은 윈도우(17' 및 15')로써 제공된 반-산화층(13)만을 이용하는 동안 (제9도를 보시오) 정렬 마크(18)에 대응하는 침하(23) 및 필드 산화물 격리 영역에 대응하는 침하(29)는 선택적인 에칭에 의해 형성된다. 그후 정렬 윈도우(28)로써 제공된 광 민감성 수지의 마스크(22)는 상기 윈도우(28)에서만이 반-산화층의 나머지 부분(13')을 끌어내기 위해 제공된다(제10도).
계속적으로, 마스크(22)는 끌어내지고 단일 단계에서 열적 산화는 대응하는 영역에서 필드 산화물(19')을 형성하기 위해 수행된다. 상기 단계동안(제11도), 정렬 마크(18)는 필드 산화와 같은 두께를 갖고 제8도에서처럼, 상기 층 및 반도체 기판(12)간에 접속에서 그리고 산화물층(24')의 상부 표면에서, 각각의 침하(25 및 26)를 포함하는 층(24')에 의해 역시 산화된다.
제8도에 대해 설명된 방법에 대한 결과의 차이는 여기서 필드 산화물 영역(19')이 산화에 의해 미리 제공된 침하(29)에 대응하는 깊이 이상의 기판으로 약간 침하된다는 것이다.
Claims (6)
- 산화에 저항적인 재료의 제 1의 최소한의 1층이 상기 활성 표면위에 형성되고, 그후 상기 층의 국부적인 에칭에 의해, 필드 산화로 가르키듯이, 두꺼운 산화물에 의해 격리되는 영역은 정렬 마크로써 동시에 한정되고, 후의 단계동안 필드 산화에 의한 격리 영역 및 그러므로 한정된 상기 정렬 마크는 열적 산화에 이르게 되고, 활성 표면의 나머지는 반-산화 재료층의 나머지 부분에 의해 산화로부터 보호되는 반도체 기판의 활성 표면상에서 마스크 정렬 마크를 제조하는 방법에 있어서, 반-산화 재료층의 국부적인 에칭후에 그리고 선택적인 마스크로써 반-산화층의 나머지 부분을 이용하는 동안, 침하는 정렬 마크를 포함하는 최소한의 위치에서 주어진 깊이를 갖는 기판 표면에서 형성되고, 그 위치는 정렬 윈도우로써 가르켜지는 점과, 그런후 기판 표면이 상기 윈도우내에 노출되는 점과, 결국 열적 산화 단계가 필드 산화물을 형성하게 되고, 그동안 정렬 마크가 산화물에 의해 동시에 덮여지는 점을 특징으로 하는 마스크 정렬 마크 제조 방법.
- 제1항에 있어서, 상기 침하가 상기 단계가 상기 주어진 깊이와 동일한 깊이에 대해 산화물로 반도체 변환에 이르게 하는 조건으로 특정한 열적 산화 단계에 의해 형성되는 점과, 상기 정렬 윈도우내에 반도체 표면을 노출시킨 후에, 필드 산화물 형성에 이미 언급된 산화 단계가 특정한 산화 단계에 보충적으로 이루게 된다는 점으로 특징으로 하는 방법.
- 제1항에 있어서, 상기 침하가 광 민감성 수지의 마스크에 의해 한정되는 정렬 윈도우에서만이 선택적인 에칭에 의해 형성된다는 점과, 반-산화층의 나머지 부분은 상기 윈도우에서 그리고 동일한 마스크와 더불어 끌어내지고, 그후 광 민감성 수지의 마스크는 끌어내지고 단일의 열적 산화 단계는 필드 산화물을 형성하게 된다는 점을 특징으로 하는 방법.
- 제1항에 있어서, 상기 침하가 선택적인 마스크처럼 반-산화층만을 이용하는 동안 선택적인 에칭에 의해 형성된다는 점과, 그런후 반-산화층의 나머지 부분은 광 민감성 수지의 마스크에 의해 한정되는 정렬 윈도우에서 끌어내지고, 그후 광 민감성 수지의 마스크는 끌어내지고 단일의 열적 산화 단계가 필드 산화물을 형성하게 된다는 점을 특징으로 하는 방법.
- 제1항 내지 4항중 어느 한 항에 있어서, 침하의 상기 주어진 깊이가 정렬 마크를 촉진시키기 위해 사용된 광 파장의 1/4에 근접한 점을 특징으로 하는 방법.
- 제5항에 있어서, 침하의 상기 깊이가 100 및 150㎚간에 놓이고 양호하게 125㎚±10㎚와 동일한 것을 특징으로 하는 방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR9011979 | 1990-09-28 | ||
FR9011979A FR2667440A1 (fr) | 1990-09-28 | 1990-09-28 | Procede pour realiser des motifs d'alignement de masques. |
Publications (2)
Publication Number | Publication Date |
---|---|
KR920007141A KR920007141A (ko) | 1992-04-28 |
KR100229560B1 true KR100229560B1 (ko) | 1999-11-15 |
Family
ID=9400745
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019910016635A KR100229560B1 (ko) | 1990-09-28 | 1991-09-25 | 마스크 정렬 마크제조 방법 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5316966A (ko) |
EP (1) | EP0478072B1 (ko) |
JP (1) | JPH0744146B2 (ko) |
KR (1) | KR100229560B1 (ko) |
DE (1) | DE69111731T2 (ko) |
FR (1) | FR2667440A1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101031288B1 (ko) | 2009-09-25 | 2011-04-29 | 전자부품연구원 | 질화물 금속 구조 및 이의 제조 방법 |
Families Citing this family (45)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5503962A (en) * | 1994-07-15 | 1996-04-02 | Cypress Semiconductor Corporation | Chemical-mechanical alignment mark and method of fabrication |
US5795809A (en) * | 1995-05-25 | 1998-08-18 | Advanced Micro Devices, Inc. | Semiconductor wafer fabrication process including gettering utilizing a combined oxidation technique |
KR0155835B1 (ko) * | 1995-06-23 | 1998-12-01 | 김광호 | 반도체 장치의 얼라인 키 패턴 형성방법 |
JP3528350B2 (ja) * | 1995-08-25 | 2004-05-17 | ソニー株式会社 | 半導体装置の製造方法 |
KR100257167B1 (ko) * | 1995-09-29 | 2000-05-15 | 김영환 | 반도체 소자의 제조방법 |
JP3634505B2 (ja) * | 1996-05-29 | 2005-03-30 | 株式会社ルネサステクノロジ | アライメントマーク配置方法 |
US5700732A (en) * | 1996-08-02 | 1997-12-23 | Micron Technology, Inc. | Semiconductor wafer, wafer alignment patterns and method of forming wafer alignment patterns |
US5858854A (en) * | 1996-10-16 | 1999-01-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming high contrast alignment marks |
KR100236097B1 (ko) * | 1996-10-30 | 1999-12-15 | 김영환 | 반도체 장치의 격리막 형성방법 |
US5936311A (en) * | 1996-12-31 | 1999-08-10 | Intel Corporation | Integrated circuit alignment marks distributed throughout a surface metal line |
US5956564A (en) | 1997-06-03 | 1999-09-21 | Ultratech Stepper, Inc. | Method of making a side alignment mark |
US6306727B1 (en) * | 1997-08-18 | 2001-10-23 | Micron Technology, Inc. | Advanced isolation process for large memory arrays |
JP4187808B2 (ja) | 1997-08-25 | 2008-11-26 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
US6303460B1 (en) | 2000-02-07 | 2001-10-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
US6440819B1 (en) * | 1998-03-03 | 2002-08-27 | Advanced Micro Devices, Inc. | Method for differential trenching in conjunction with differential fieldox growth |
US5966618A (en) * | 1998-03-06 | 1999-10-12 | Advanced Micro Devices, Inc. | Method of forming dual field isolation structures |
US6249036B1 (en) * | 1998-03-18 | 2001-06-19 | Advanced Micro Devices, Inc. | Stepper alignment mark formation with dual field oxide process |
US6327513B1 (en) * | 1998-04-16 | 2001-12-04 | Vlsi Technology, Inc. | Methods and apparatus for calculating alignment of layers during semiconductor processing |
US6043133A (en) * | 1998-07-24 | 2000-03-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of photo alignment for shallow trench isolation chemical-mechanical polishing |
US6303458B1 (en) | 1998-10-05 | 2001-10-16 | Chartered Semiconductor Manufacturing Ltd. | Alignment mark scheme for Sti process to save one mask step |
FR2784797B1 (fr) * | 1998-10-14 | 2002-08-23 | St Microelectronics Sa | Procede de fabrication d'un circuit integre |
EP1046192A1 (en) * | 1998-10-20 | 2000-10-25 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device in a silicon body, a surface of said silicon body being provided with an alignment grating and an at least partially recessed oxide pattern |
US6054361A (en) * | 1999-02-11 | 2000-04-25 | Chartered Semiconductor Manufacturing, Ltd. | Preserving the zero mark for wafer alignment |
US6221737B1 (en) * | 1999-09-30 | 2001-04-24 | Philips Electronics North America Corporation | Method of making semiconductor devices with graded top oxide and graded drift region |
US7057299B2 (en) * | 2000-02-03 | 2006-06-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Alignment mark configuration |
JP3970546B2 (ja) * | 2001-04-13 | 2007-09-05 | 沖電気工業株式会社 | 半導体装置及び半導体装置の製造方法 |
US6500725B1 (en) * | 2001-09-06 | 2002-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd | Microelectronic fabrication method providing alignment mark and isolation trench of identical depth |
US6623911B1 (en) | 2001-09-17 | 2003-09-23 | Taiwan Semiconductor Manufacturing Company | Method to form code marks on mask ROM products |
US20030109113A1 (en) * | 2001-12-07 | 2003-06-12 | Wen-Ying Wen | Method of making identification code of ROM and structure thereof |
US7518182B2 (en) | 2004-07-20 | 2009-04-14 | Micron Technology, Inc. | DRAM layout with vertical FETs and method of formation |
US7247570B2 (en) * | 2004-08-19 | 2007-07-24 | Micron Technology, Inc. | Silicon pillars for vertical transistors |
US7285812B2 (en) * | 2004-09-02 | 2007-10-23 | Micron Technology, Inc. | Vertical transistors |
US7199419B2 (en) * | 2004-12-13 | 2007-04-03 | Micron Technology, Inc. | Memory structure for reduced floating body effect |
US7229895B2 (en) * | 2005-01-14 | 2007-06-12 | Micron Technology, Inc | Memory array buried digit line |
US7371627B1 (en) | 2005-05-13 | 2008-05-13 | Micron Technology, Inc. | Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines |
US7120046B1 (en) | 2005-05-13 | 2006-10-10 | Micron Technology, Inc. | Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines |
US7888721B2 (en) | 2005-07-06 | 2011-02-15 | Micron Technology, Inc. | Surround gate access transistors with grown ultra-thin bodies |
US7768051B2 (en) | 2005-07-25 | 2010-08-03 | Micron Technology, Inc. | DRAM including a vertical surround gate transistor |
US7696567B2 (en) | 2005-08-31 | 2010-04-13 | Micron Technology, Inc | Semiconductor memory device |
CN101207064B (zh) * | 2006-12-22 | 2010-08-11 | 中芯国际集成电路制造(上海)有限公司 | 器件隔离区的形成方法 |
US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
JP5571283B2 (ja) * | 2007-12-25 | 2014-08-13 | ローム株式会社 | 半導体装置 |
US9401363B2 (en) | 2011-08-23 | 2016-07-26 | Micron Technology, Inc. | Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices |
US9230917B2 (en) * | 2013-05-29 | 2016-01-05 | Infineon Technologies Dresden Gmbh | Method of processing a carrier with alignment marks |
JP6198337B2 (ja) * | 2014-06-25 | 2017-09-20 | ローム株式会社 | 半導体装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5534442A (en) * | 1978-08-31 | 1980-03-11 | Fujitsu Ltd | Preparation of semiconductor device |
US4338620A (en) * | 1978-08-31 | 1982-07-06 | Fujitsu Limited | Semiconductor devices having improved alignment marks |
JPS5972724A (ja) * | 1982-10-20 | 1984-04-24 | Hitachi Ltd | 位置合せ方法 |
JPS59158519A (ja) * | 1983-02-28 | 1984-09-08 | Toshiba Corp | 半導体装置の製造方法 |
JPS6097639A (ja) * | 1983-11-01 | 1985-05-31 | Toshiba Corp | 半導体装置の製造方法 |
JPS61100928A (ja) * | 1984-10-22 | 1986-05-19 | Mitsubishi Electric Corp | 半導体基板の位置合せマ−ク形成方法 |
JPS61222137A (ja) * | 1985-03-06 | 1986-10-02 | Sharp Corp | チップ識別用凹凸パターン形成方法 |
JP2710935B2 (ja) * | 1987-08-08 | 1998-02-10 | 三菱電機株式会社 | 半導体装置 |
US4893163A (en) * | 1988-03-28 | 1990-01-09 | International Business Machines Corporation | Alignment mark system for electron beam/optical mixed lithography |
KR0177148B1 (ko) * | 1989-05-16 | 1999-04-15 | 고스기 노부미쓰 | 웨이퍼 얼라인먼트 마크 및 그 제조방법 |
-
1990
- 1990-09-28 FR FR9011979A patent/FR2667440A1/fr active Pending
-
1991
- 1991-09-19 DE DE69111731T patent/DE69111731T2/de not_active Expired - Fee Related
- 1991-09-19 EP EP91202419A patent/EP0478072B1/fr not_active Expired - Lifetime
- 1991-09-25 KR KR1019910016635A patent/KR100229560B1/ko not_active IP Right Cessation
- 1991-09-27 JP JP24961791A patent/JPH0744146B2/ja not_active Expired - Fee Related
-
1993
- 1993-08-03 US US08/101,797 patent/US5316966A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101031288B1 (ko) | 2009-09-25 | 2011-04-29 | 전자부품연구원 | 질화물 금속 구조 및 이의 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
JPH0744146B2 (ja) | 1995-05-15 |
US5316966A (en) | 1994-05-31 |
FR2667440A1 (fr) | 1992-04-03 |
DE69111731T2 (de) | 1996-03-21 |
EP0478072B1 (fr) | 1995-08-02 |
EP0478072A1 (fr) | 1992-04-01 |
JPH04234108A (ja) | 1992-08-21 |
KR920007141A (ko) | 1992-04-28 |
DE69111731D1 (de) | 1995-09-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100229560B1 (ko) | 마스크 정렬 마크제조 방법 | |
US5961683A (en) | Method of manufacturing an optical device with a groove accurately formed | |
JP2001021744A (ja) | 光導波路基板の製造方法 | |
EP0552218B1 (en) | Method of forming self-aligned v-grooves and waveguides | |
US4541892A (en) | Process for the positioning of an interconnection line on an electrical contact hole of an integrated circuit | |
US6547976B2 (en) | High precision alignment of optical waveguide features | |
US5980119A (en) | Single-crystal component to be applied to optical module and its fabrication method | |
US6489085B2 (en) | Thermal reflow photolithographic process | |
JPS6189681A (ja) | 電界効果トランジスタの製造方法 | |
EP0120614B1 (en) | Method of manufacturing a semiconductor device having isolation regions | |
US6511777B1 (en) | Method for manufacturing a phase shift photomask | |
JPS6294936A (ja) | ドライエツチング方法 | |
JPS6211491B2 (ko) | ||
KR20030071899A (ko) | 건식 식각 방법을 이용한 웨이브 가이드 홈 제작 방법 | |
JPS6214095B2 (ko) | ||
KR100257081B1 (ko) | 다결정 실리콘 산화공정을 이용한 반도체 소자 배선 제조방법 | |
KR910006544B1 (ko) | 접속창 형성방법 | |
KR0167608B1 (ko) | 롬의 게이트 전극 제조 방법 | |
KR100367497B1 (ko) | 반도체소자의콘택홀형성방법 | |
JP3354959B2 (ja) | フォトマスクの製造方法 | |
JPH06260483A (ja) | 微細配線の形成方法及び微細トランジスタの製法 | |
JPS6194367A (ja) | 半導体装置及び半導体装置の製造方法 | |
JPS59121836A (ja) | 位置合せマ−クの形成方法 | |
JPH02262321A (ja) | 半導体装置の製造方法 | |
JPH0632621A (ja) | 酸化膜及びこの酸化膜を用いた光導波路の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20030731 Year of fee payment: 5 |
|
LAPS | Lapse due to unpaid annual fee |