KR100257167B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100257167B1
KR100257167B1 KR1019950033160A KR19950033160A KR100257167B1 KR 100257167 B1 KR100257167 B1 KR 100257167B1 KR 1019950033160 A KR1019950033160 A KR 1019950033160A KR 19950033160 A KR19950033160 A KR 19950033160A KR 100257167 B1 KR100257167 B1 KR 100257167B1
Authority
KR
South Korea
Prior art keywords
mark
misalignment
semiconductor wafer
semiconductor device
overlay measurement
Prior art date
Application number
KR1019950033160A
Other languages
English (en)
Other versions
KR970018320A (ko
Inventor
배상만
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019950033160A priority Critical patent/KR100257167B1/ko
Priority to TW085111723A priority patent/TW322630B/zh
Priority to JP8255082A priority patent/JP2859855B2/ja
Priority to US08/722,877 priority patent/US5668042A/en
Priority to GB9620220A priority patent/GB2305736B/en
Publication of KR970018320A publication Critical patent/KR970018320A/ko
Application granted granted Critical
Publication of KR100257167B1 publication Critical patent/KR100257167B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/106—Masks, special

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 박막 형성이나 식각 공정시의 오류로 인하여 정렬마크가 손상된 반도체 웨이퍼에서도 오버레이 측정마크의 외측 마크가 관측 가능하다는 점을 이용하여 노광마스크와 반도체 웨이퍼가 오정렬된 상태에서 몇개의 샘플링된 다이에 노광을 실시하여 패턴을 형성하고, 이때 오버레이 측정마크의 내측 마크와 정렬마크를 함께 형성한 후, 상기 오버레이 측정마크를 이용하여 오정렬도 X-Y값과 회전각θ값을 구하며, 축소노광장치에 새로 형성된 정렬마크와 상기 오정렬도를 보상하여 후속 공정을 진행하여 실험 다이를 제외한 나머지 다이들을 정상적으로 완성하였으므로, 불량처리되는 다이수가 감소되어 공정수율을 향상시킬 수 있다.

Description

반도체 소자의 제조방법
제1도는 종래 기술에 따른 오정렬된 반도체소자의 제조방법을 설명하기 위한 개략도.
제2도는 제1도의 다이 하나의 확대 평면도.
제3도는 본 발명에 따른 반도체소자의 제조방법을 설명하기위한 개략도.
제4도는 제3도의 반도체소자에 형성된 측정들의 확대 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 웨이퍼 2 : 다이
2A : 형성하고자하는 다이 2B : 오정렬되어 형성된 다이
2C : 관측용 다이 2D : 나머지 다이
4 : 절단면 5 : 스크라이브 라인
6 : 정렬마크 7 : 외측 마크
8 : 내측 마크
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 축소노광장치에서 노광마스크와 웨이퍼를 정렬하기 위하여 웨이퍼상에 형성되는 정렬마크가 공정상의 오류에 위해 측정이 불가능하게 손상된 반도체 위이퍼에서도 외부 장비에 의해 축소노광장비와 웨이퍼간의 정렬 측정에 사용되는 오버레이 측정마크의 외측 마크는 관측이 가능한 점을 이용하여 임의의 다이에 일차로 오정렬된 상태의 정렬마크와 내측 마크를 형성하고, 상기 오버레이 측정마크에서 오정렬도를 측정한 후, 상기 새로 정렬된 정렬마크를 기준으로 오정렬도 만큼 보정된 상태에서 작업을 진행하여 공정수율 및 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
일반적으로 고집적 반도체소자는 다수개의 노광 마스크가 중첩 사용되는 복잡한 공정을 거치게 되며, 단계별로 사용되는 노광 마스크들 간의 정렬은 특정 형상의 마크를 기준으로 이루어진다.
상기 마크를 정렬 키(alignment key) 혹은 정렬마크라 하며, 다른 마스크들간의 정렬(layer to layer alignment)이나, 하나의 마스크에 대한 다이간의 정렬에 사용되며, 비교적 공정의 초기단계에 정렬 마크 보다 크게 형성되는 오버레이 측정마크는 외부의 장비가 축소노광장비와 웨이퍼간의 정렬을 검사하기 위하여 형성되는 마크이다.
반도체소자의 제조 공정에 사용되는 스탭 앤 리비트(step and repeat) 방식의 노광 장비인 스테퍼(steper)는 스테이지가 X-Y 방향으로 움직이며 반복적으로 이동 정렬하여 노광하는 장치이다. 상기 스테이지는 정렬마크를 기준으로 자동 또는 수동으로 웨이퍼의 정렬이 이루어지며, 스테이지는 기계적으로 동작되므로 반복되는 공정시 정렬 오차가 발생되고, 정렬오차가 허용 범위를 초과하면 소자의 불량이 발생된다.
상기와 같이 오정렬에 따른 중첩 정확도의 조정범위는 소자의 디자인 롤(disign rule)에 따르며, 통상 디자인 롤의 0∼30％ 정도이다.
또한 반도체기판상에 형성된 각층들간의 정렬이 정확하게 이루어졌는지를 확인하는 중첩정밀도(overlay accuracy) 측정마크도 정렬 마크와 동일한 방법으로 사용된다.
종래 정렬마크 및 중첩정밀도 측정마크는 반도체 웨이퍼에서 칩이 형성되지 않는 부분인 스크라이브 라인(scribe line) 상에 형성되며, 상기 정렬마크를 이용한 오정룔 정도의 측정 방법으로는 버어니어(venier) 정렬마크를 이용한 시각 점검 방법과, 박스 인 박스(box in box)나 박스 인 바아(box in bar) 정렬 마크를 이용한 자동 점검 방법에 의해 측정한 후, 보상한다.
그러나 소자가 고집적화되어 감에 따라 칩의 한변이 약 15∼25mm 정도의 크기를 가지며, 수십번의 마스크 공정이 진행되므로 스크라이브 라인 상에 형성되는 오버레이 측정마크를 수차례의 후속공정이 계속진행됨에 따라 오버레이 측정마크 패턴 조차도 윤곽이 흐려지거나 손상되어 측장시 부정확해질 수 있다. 또한 많은 수의 노광마스크가 필요한 고집적도 반도체장치에서는 다수 층들간의 오버레이 정밀도를 측장할 필요가 있으므로, 다수개의 오버레이 측정 마크를 스크라이브 라인에 형성시켜 이를 측정에 사용한다. 이때 오버레이마크 크기는 20×20㎛2의 크기를 갖고 256M DRAM의 경우 30개 이상이 필요하다.
제1도는 종래 기술에 따른 오정렬된 반도체소자의 제조방법을 설명하기위한 개략도이다.
먼저, 반도체 웨이퍼(1)에서 각각의 다이(2)로 예정되어있는 부분상에 축소노광 장치를 사용하여 스탭-앤-리피트 방식으로 순차적으로 노광을 진행하여 패턴을 형성한다.
상기 반도체 웨이퍼(1)에서 다이(2) 외곽의 스크라이브 라인으로 예정되어 있는 부분상에 형성되는 정렬마크를 축소노광장치가 읽어 노광마스크와 반도체 웨이퍼를 정렬시킨 후, 노광 공정을 진행하게된다.
여기서 상기 정렬마크는 한 변이 약 4㎛ 정도의 정사각 형상으로 형성된다.
이때 제2도에 도시되어있는 바와 같이 반도체 웨이퍼(1)의 패턴을 형성하고자하는 다이(2A)와 형성한 다이(2B)가 오정렬되어 있으면, 상기 정렬마크의 일측에 형성되어있는 오버레이 측정마크를 이용하여 오정렬도를 측정하게 된다.
상기의 오버레이 측정마크는 한변이 각각 10 및 20㎛의 크기를 갖는 정사각형상의 내측 및 외측 측정마크로 구성되어 내/외측 측정마크의 각변간의 거리를 측정하여 X축 및 Y축간의 오정렬도(δX=X2-X1, δY=Y2-Y1)를 측정하고, 하나의 다이의 네모서리에 형성되어있는 오버레이 측정마크들의 측정값을 평균하여 반도체 웨이퍼와 노광마스크의 오회전도θ를 계산한다.
상기 내측 및 외측 측정마크를 각각이 하나의 마스크에 해당되어 형성되며, 상기 마크들에 일정 파장의 빛을 조사하여 반사되는 광을 다수개의 광센서가 매트릭스 형상으로 배열되어 있는 광이미지 센서 보드가 감지하여 광신호 검출기 및 중첩 정밀도 측정데이타 분석기를 구비하는 측정장비에서 데이타를 분석하게 된다.
이때 X축 및 Y축간의 오정렬도(δX=X2-X1, δY=Y2-Y1)를 계산하여 X 및 Y축의 보정 값을 알수 있게 되며, 데이타 값의 혼란을 방지하기 위하여 각 마크의 모서리 부분은 데이타에서 제외하고, 양변만을 측정치로 사용한다.
그러나 상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 반도체 웨이퍼의 정렬 마크가 관측되는 경우에는 공정의 진행이 가능하나, 박막 증착이나 식각등의 공정 진행시 오류가 발생하여 측정마크의 측정이 불가능한 정도로 손상되거나 손실되면, 하나의 반도체 웨이퍼 전체에서 측정마크의 해독이 불가능하므로, 6인치 웨이퍼의 경우 하나의 반도체 웨이퍼에 형성되는 30∼40개의 다이 모두를 불량처리 하게 된다.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 정렬마크가 공정상의 오류에 대해 손상 또는 손실된 반도체 웨이퍼를 불량 처리하여 공정수율이 감소되고, 상기의 불량 처리된 반도체 웨이퍼는 다수번의 공정이 진행된 상태이므로 제조 단가도 상승하는 문제점이 있다. 특히 상기와 같은 정렬마크 손상에 의한 불량은 반도체소자 제조 공정에서 마지막 단계에 진행되는 금속배선 공정에서 많이 발생하여 더욱 크게 공정수율을 떨어뜨리는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해겨하기 위한 것으로서, 본 발명의 목적은 오버레이 측정마크는 정렬마크 보다 크게 형성되고, 공정의 마지막 단계까지 비교적 선명하게 측정되는 점을 이용하여 반도체 웨이퍼의 주변 및 중앙부분등 다양한 위치에 다수개의 실험용 다이를 선정하고, 어느정도 오정렬된 상태에서 노광을 실시하여 패턴을 형성하여 정렬마크와 오버레이 내측 측정마크를 형성하되, 이미 형성된 외측 측정마크내에 내측 측정마크를 형성하며, 오버레이 측정마크로 오정렬도를 측정한 후, 상기 정렬마크의 위치가 입력된 축소노광장치의 작업파일을 오정렬도를 측정한 후, 상기 정렬마크의 위치가 입력된 축소노광장치의 작업파일을 기준으로 상기의 오정렬도를 보정한 값을 적용하여 다른 다이들의 후속 공정을 진행하여 공정수율을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조 방법의 특징은, 다수개의 다이들이 배치되어 있으며, 오버레이 측정마크의 어느한 측정마크가 형성되어있는 소정 구조의 반도체 웨이퍼상에 패턴을 형성하고자하는 제1피식각층을 형성하는 공정과, 상기 제1피식각층상에 형성하고자하는 패턴의 식각마스크가 되는 감광막패턴을 형성하되, 어느정도 노광마스크와 반도체 웨이퍼가 오정렬된 상태에서 노광하여 감광막패턴을 형성하는 공정과, 상기의 감광막패턴을 식각마스크로 하여 상기 제1피식각층을 제거하여 제1피식각층 패턴을 형성하되, 상기 기형성된 마크와 대응되는 오버레이 측정마크를 형성되도록하고 그 일측에는 정렬마크가 형성되도록하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 내측 및 외측 측정마크로 구성되는 오버레이 측정마크를 이용하여 오정렬도를 측정하는 공정과, 상기 구조의 전표면에 피식각층을 형성하는 공정과, 상기 실험 다이를 제외한 나머지 다이의 피식각층 상에 감광막패턴을 형성하되, 상기 정렬마크를 인식하여 동일한 노광마스크의 반도체 웨이퍼를 정렬시키되, 반도체 웨이퍼와의 정렬에 상기 오정렬도값에 따라 위치를 보정하여 정렬시킨 축소노광장치를 사용하여 형성하는 공정과, 상기 감광막패턴을 마스크로 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
제3도 및 제4도는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 도면들로서, 서로 연관시켜 설명한다.
먼저, 소정 구조의 하부 구조물, 예를 들어 소자분리 산화막과 워드선, 비트선 및 캐패시터등을 구비하는 제조 공정 중인 다수개의 다이(2)들이 형성되어 있는 반도체 웨이퍼(1) 상에 피식각층과 감광막(도시되지 않음)을 순차적으로 형성한다.
이때 상기 반도체 웨이퍼(1)는 제4도에 도시되어있는 바와 같이, 스크라이브라인(5)으로 예정되어있는 부분상에 바로 전공정 단계에서 형성된 임의 크기, 예를 들어 4×4㎛2, 6×6㎛2또는 4×12㎛2정도 크기의 정렬마크(6A)들와, 초기 공정단계, 예를들어 소자분리 산화막 형성 공정등에서 형성된 20×20 정도 크기의 오버레이 측정마크의 외측마크(7)가형성되어 있다. 여기서 상기의 정렬마크(6A)는 그 크기가 작아 박막 형성이나 식각 공정시의 오류에 의하여 손상되어 관측이 블가능하게 되어 있다.
그다음 상기 반도체 웨이퍼(1)를 축소노광장치(도시되지 않음)에 탑재한 후, 노광을 실시하여야하는데, 상기 정렬마크(6A)가 손상되어 있어 반도체 웨이퍼와 노광마스크간의 관측이 불가능하므로 정렬마크(6A)의 관측 없이 노광마스크(도시되지 않음)와 반도체 웨이퍼(1)가 어느정도, 예를들어 정렬 허용오차가 0.05㎛ 이내 일때, 이보다 2∼100배 정도 큰 0.1∼5㎛ 정도로 크게 오정렬되어있는 상태에서 반도체 웨이퍼(1)의 부위별로 샘플링한 몇개, 예를들어 10개 이내의 관측용 다이(2C)에만 노광을 실시하여 감광막패턴을 형성하고, 이를 마스크로 피식각층을 식각하여 피식각층 패턴을 형성한 후, 감광막패턴을 제거한다.
이때 상기 피식각층 패턴들중 스크라이브 라인(5) 상에는 정렬마크(6)와 오버레이 측정마크의 내측 마크(8)가 형성되며, 상기 정렬마크(8)가 형성되며, 상기 정렬마크(6B)와 내측 마크(8)는 100㎛이상의 거리에 위치하도록 한다.
여기서 상기 피식각층 패턴이 정렬 허용오차 보다 큰 오차를 가지고 형성되어 있어도, 축소노광장치 자체가 반도체 웨이퍼(1)의 절단면(4)을 기준으로 기본적인 정렬을 실시하여 오정렬도가 어느정도 이하로 정해져 있고, 이미 형성되어있는 외측마크(7)가 20×20㎛2정도로 매우 크게 형성되어 있고 내측 마크(8)가 10×10㎛2정도의 크기를 가지고 형성되는 점을 고려할 때, X-Y축 방향으로 ±5㎛ 이상으로 오정렬되어도 내측마크(8)는 외측 마크(7)의 내측에 형성된다. 또한 상기 외측마크(7)는 초기의 공정단계에서 매우 큰 단차를 갖도록 형성되므로 관찰이 가능하다.
따라서 상기 오버레이 측정마크의 내/외측 마크(8),(7)의 양변간의 거리를 측정하여 피식각층 패턴 형성시의 반도체 웨이퍼와 노광마스크간의 오정렬도(δX=X2-X1, δY=Y2-Y1)와 오회전도θ를 다수개의 관측용 다이(2C)들에서 평균치로 계산한다.
그후, 상기 구조의 반도체 웨이퍼(1) 표면에 남아 있는 나머지 다이(2D)들의 피식각층에 감광막(도시도지 않음)을 형성하고, 상기의 정렬마크(6B)와 내측마크(8)를 기준으로 보정된 값으로 오정렬도를 보정하여 상기 정렬마크(6B)를 관측한 수치에서 보정하여 상기 관측용 다이(2C) 이외의 나머지 다이(2D)들을 선택적으로 노광하여 감광막패턴을 형성한다.
이때 상기 축소노광장치에는 동일한 노광마스크가 설치되어있고, 상기에서 형성된 정렬마크(6B)의 위치가 작업 파일에 입력되어 있으며, 이 위치를 상에서 얻은 오정렬도 만큼 보정하여 노광작업을 실시한다.
그다음 상기 감광막패턴을 마스크로 노출되어있는 피식각층을 식각하여 피식각층 패턴을 형성한다. 이때 형성되 피삭각층 패턴은 정상적인 패턴으로서, 상기의 다이(2)들은 패턴 오류 없이 완성된다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은 박막 형성이나 식각 공정시의 오류로 인하여 정렬마크가 손상된 반도체 웨이퍼에서도 오버레이 측정마크의 외측 마크가 관측 가능하다는 점을 이용하여 노광마스크와 반도체웨이퍼가 오정렬된 상태에서 몇개의 샘플링된 다이에 노광을 실시하여 패턴을 형성하고, 이때 오버레이 측정마크의 내측 마크와 정렬마크를 함께 형성한 후, 상기오버레이 측정마크를 이용하여 오정렬도 X-Y값과 회전각θ값을 구하며, 축소노광장치에 새로 형성된 정렬마크와 상기 오정렬도를 보상하여 후속 공정을 진행하여 실험다이를 제외한 나머지 다이들을 정상적으로 완성하였으므로, 불량처리되는 다이수가 감소되어 공정수율을 향상시킬 수 있는 이점이 있다.

Claims (8)

  1. 다수개의 다이들이 배치되어 있으며, 오버레이 측정마크의 외측마크가 형성되어있고, 공정을 진행중에 정렬마크가 손상되어있는 반도체 웨이퍼상에 상기 다이들중 웨이퍼의 여러위치에서 관측용 다이를 선택하는 공정과, 상기 웨이퍼상에 패턴을 형성하고자하는 피식각층과 제1감광막을 순차적으로 형성하는 공정과, 상기 관측용 다이사의 제1감광막을 노광하되, 노광마스크와 반도체 웨이퍼가 오정렬된 상태에서 노광하여 형성된 제1감광막패턴을 식각마스크로 사용하여 피식각층 패턴을 형성하되, 상기 기형성된 외측마크와 대응되는 오버레이 측정마크의 내측마크와 그 일측의 정렬마크가 형성되도록하는 공정과, 상기 제1감광막패턴을 제거하는 공정과, 상기 내측 및 외측 측정마크로 구성되는 오버레이 측정마크를 이용하여 오정렬도를 측정하는 공정과, 상기 실험 다이를 제외한 나머지 다이의 피식각층 상에 제2감광막패턴을 형성하되, 상기 정렬마크의 위치가 작업파일에 입력된 축소노광장치를 이용하여 상기 정렬마크를 인식하여 동일한 노광마스크와 반도체 웨이퍼를 정렬시키되, 반도체 웨이퍼와의 정렬에 상기 오정렬도값에 따라 위치를 보정하여 정렬시킨 축소노광장치를 사용하여 형성하는 공정과, 상기 제2감광막패턴을 마스크로 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 정렬마크와 오버레이 측정마크가 스크라이브 라인상에 형성되는 것을 특징으로하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 정렬마크가 4∼5×4∼5㎛2크기로 형성되는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 오버레이 측정마크의 외측마크가 20×20㎛2, 내측 마크 20×20㎛2크기로 형성되는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제1항에 있어서, 상기 오정렬 정도가 오정렬 허용오차 보다 2∼20배 크게 오정렬되어있는 다이를 10개 이내로 선택하여 1차 오정렬도를 측정하는 것을 특징으로하는 반도체소자의 제조방법.
  6. 제1항에 있어서, 상기 정렬마크와 오버레이 측정마크가 100㎛ 이상의 거리에 위치하도록 형성하는 것을 특징으로하는 반도체소자의 제조방법정렬마크.
  7. 제1항에 있어서, 상기 오정렬의 최대치를 X-Y축 방향으로 ±5㎛ 이하인 것을 특징으로하는 반도체소자의 제조방법.
  8. 제1항에 있어서, 상기 X-Y축의 오정렬도는 오버레이 측정마크의 내측 마크와 외측 마크간의 거리에서 δX=X2-X1, δY=Y2-Y1로 계산하여 얻고, 오회전도θ는 다이의 네모서리 부분에 형성되는 오버레이 측정마크들의 측정값으로 부터 얻어지는 것을 특징으로하는 반도체소자의 제조방법.
KR1019950033160A 1995-09-29 1995-09-29 반도체 소자의 제조방법 KR100257167B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1019950033160A KR100257167B1 (ko) 1995-09-29 1995-09-29 반도체 소자의 제조방법
TW085111723A TW322630B (ko) 1995-09-29 1996-09-25
JP8255082A JP2859855B2 (ja) 1995-09-29 1996-09-26 半導体素子の微細パターンアライメント方法
US08/722,877 US5668042A (en) 1995-09-29 1996-09-26 Method for aligning micro patterns of a semiconductor device
GB9620220A GB2305736B (en) 1995-09-29 1996-09-27 Method for aligning micro patterns of a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950033160A KR100257167B1 (ko) 1995-09-29 1995-09-29 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR970018320A KR970018320A (ko) 1997-04-30
KR100257167B1 true KR100257167B1 (ko) 2000-05-15

Family

ID=19428706

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950033160A KR100257167B1 (ko) 1995-09-29 1995-09-29 반도체 소자의 제조방법

Country Status (5)

Country Link
US (1) US5668042A (ko)
JP (1) JP2859855B2 (ko)
KR (1) KR100257167B1 (ko)
GB (1) GB2305736B (ko)
TW (1) TW322630B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5923996A (en) * 1997-06-02 1999-07-13 Taiwan Semiconductor Manufacturing Company, Ltd Method to protect alignment mark in CMP process
US6327513B1 (en) * 1998-04-16 2001-12-04 Vlsi Technology, Inc. Methods and apparatus for calculating alignment of layers during semiconductor processing
KR100532361B1 (ko) * 1998-08-17 2006-02-01 삼성전자주식회사 정렬키가 구비된 반도체소자
KR100310540B1 (ko) * 1998-10-13 2001-11-15 박종섭 반도체 소자의 셀 프로젝션 마스크 제조방법
US6330355B1 (en) 1999-04-01 2001-12-11 Taiwan Semiconductor Manufacturing Company Frame layout to monitor overlay performance of chip composed of multi-exposure images
US7057299B2 (en) * 2000-02-03 2006-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Alignment mark configuration
US6309944B1 (en) * 2000-05-26 2001-10-30 Taiwan Semiconductor Manufacturing Company Overlay matching method which eliminates alignment induced errors and optimizes lens matching
US6613589B2 (en) * 2001-04-06 2003-09-02 Koninklijke Philips Electronics N.V. Method for improving substrate alignment
US7433509B1 (en) * 2001-10-09 2008-10-07 Nanometrics Incorporated Method for automatic de-skewing of multiple layer wafer for improved pattern recognition
KR100418511B1 (ko) * 2002-03-09 2004-02-14 삼성테크윈 주식회사 반도체 장치의 기판소재 노광방법 및 그 장치
EP2245367A4 (en) * 2008-01-15 2015-08-12 Philip Premysler OMNIDIRECTIONAL LED BULB
US9097412B1 (en) 2012-11-21 2015-08-04 Robert M. Pinato LED lightbulb having a heat sink with a plurality of thermal mounts each having two LED element to emit an even light distribution
JP6360287B2 (ja) * 2013-08-13 2018-07-18 キヤノン株式会社 リソグラフィ装置、位置合わせ方法、および物品の製造方法
JP6316036B2 (ja) * 2014-03-14 2018-04-25 東芝メモリ株式会社 フォトマスクの製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61174717A (ja) * 1985-01-30 1986-08-06 Canon Inc 位置合わせ装置
JPS61222128A (ja) * 1985-03-27 1986-10-02 Fujitsu Ltd 投影露光方法
FR2667440A1 (fr) * 1990-09-28 1992-04-03 Philips Nv Procede pour realiser des motifs d'alignement de masques.
US5545593A (en) * 1993-09-30 1996-08-13 Texas Instruments Incorporated Method of aligning layers in an integrated circuit device
US5545570A (en) * 1995-09-29 1996-08-13 Taiwan Semiconductor Manufacturing Company Method of inspecting first layer overlay shift in global alignment process

Also Published As

Publication number Publication date
GB2305736B (en) 1999-06-23
JP2859855B2 (ja) 1999-02-24
US5668042A (en) 1997-09-16
GB2305736A (en) 1997-04-16
TW322630B (ko) 1997-12-11
GB9620220D0 (en) 1996-11-13
JPH09129551A (ja) 1997-05-16
KR970018320A (ko) 1997-04-30

Similar Documents

Publication Publication Date Title
EP1162507B1 (en) Alignment method, overlay deviation inspection method and photomask
KR0170909B1 (ko) 반도체 소자의 오버레이 검사방법
EP0466335B1 (en) Process of manufacturing semiconductor devices
KR100257167B1 (ko) 반도체 소자의 제조방법
JP3048517B2 (ja) 半導体装置製造用のレチクル
US7829168B2 (en) Methods for inspecting and optionally reworking summed photolithography patterns resulting from plurally-overlaid patterning steps during mass production of semiconductor devices
KR960014963B1 (ko) 반도체 장치의 제조 방법
JPH1069066A (ja) マスクおよびその検査方法ならびに露光方法
EP0997782A1 (en) Reticle having mark for detecting alignment and method for detected alignment
US6357131B1 (en) Overlay reliability monitor
US20080153012A1 (en) Method of measuring the overlay accuracy of a multi-exposure process
KR100391158B1 (ko) 오버레이 측정기능을 갖는 인라인 시스템 및 오버레이측정방법
JP2000306822A (ja) 半導体装置の製造方法
KR960011264B1 (ko) 반도체 소자의 접촉창 형태 확인 방법
JPH0917714A (ja) アライメント方法およびアライメント誤差検査方法
KR20090076141A (ko) 정렬 오버레이 통합 마크
KR100197981B1 (ko) 반도체소자의 마스크 정렬 측정방법
KR960014961B1 (ko) 반도체 장치의 제조 방법
KR100532761B1 (ko) 오버레이 측정 마크의 형성 방법
KR960002287B1 (ko) 정렬/노광장치의 스텝핑 정밀도 측정방법
KR960014964B1 (ko) 반도체 장치의 제조 방법
KR20040059251A (ko) 하나의 레이어에 다수의 박스형 마크를 갖는 중첩측정용정렬마크
KR100284101B1 (ko) 반도체 웨이퍼의 오버레이 마크
KR100192171B1 (ko) 반도체 소자의 오버레이 버어니어와 그것의 형성방법 및 검사방법
KR20080061031A (ko) 오버레이 마크 및 그 마크를 이용한 마스크정렬 측정방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120126

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee