JPH09129551A - 半導体素子の微細パターンアライメント方法 - Google Patents
半導体素子の微細パターンアライメント方法Info
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- JPH09129551A JPH09129551A JP8255082A JP25508296A JPH09129551A JP H09129551 A JPH09129551 A JP H09129551A JP 8255082 A JP8255082 A JP 8255082A JP 25508296 A JP25508296 A JP 25508296A JP H09129551 A JPH09129551 A JP H09129551A
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 不良処理されるダイの数を低減させ、工程歩
留り及び半導体素子の動作信頼性を向上させることがで
きる微細パターンアライメント方法を提供すること。 【解決手段】 本発明は半導体素子の微細パターンアラ
イメント方法に関し、薄膜形成やエッチング工程の際の
誤謬のためアライメントマークが損傷された半導体ウェ
ーハにおいても、オーバレイ測定マークの外側マークが
観測可能であるという点を利用して露光マスクと半導体
ウェーハが誤アライメントされた数個のサンプリングさ
れたダイに露光を行い、パターンを形成すると共に、オ
ーバレイ測定マークの内側測定マークとアライメントマ
ークを共に形成してオーバレイ測定マークを利用して誤
アライメント度Ｘ−Ｙ値と回転角θを求め、縮小露光装
置に新しく形成されたアライメントマークと誤アライメ
ント度を補償して後続工程を進めて観測用ダイを除いた
残りのダイ等を正常的に完成するようにしたものであ
る。
留り及び半導体素子の動作信頼性を向上させることがで
きる微細パターンアライメント方法を提供すること。 【解決手段】 本発明は半導体素子の微細パターンアラ
イメント方法に関し、薄膜形成やエッチング工程の際の
誤謬のためアライメントマークが損傷された半導体ウェ
ーハにおいても、オーバレイ測定マークの外側マークが
観測可能であるという点を利用して露光マスクと半導体
ウェーハが誤アライメントされた数個のサンプリングさ
れたダイに露光を行い、パターンを形成すると共に、オ
ーバレイ測定マークの内側測定マークとアライメントマ
ークを共に形成してオーバレイ測定マークを利用して誤
アライメント度Ｘ−Ｙ値と回転角θを求め、縮小露光装
置に新しく形成されたアライメントマークと誤アライメ
ント度を補償して後続工程を進めて観測用ダイを除いた
残りのダイ等を正常的に完成するようにしたものであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関し、特にパターン形成の際に不良処理されるダイ
（ｄｉｅ）の数を低減させ、工程歩留り及び半導体素子
の動作の信頼性を向上させることができる半導体素子の
微細パターンアライメント方法に関する。
法に関し、特にパターン形成の際に不良処理されるダイ
（ｄｉｅ）の数を低減させ、工程歩留り及び半導体素子
の動作の信頼性を向上させることができる半導体素子の
微細パターンアライメント方法に関する。
【０００２】
【従来の技術】一般に、高集積半導体素子の製作の際
に、多数個の露光マスクが重畳して用いられる複雑な工
程を経ることになる。
に、多数個の露光マスクが重畳して用いられる複雑な工
程を経ることになる。
【０００３】さらに、段階別に用いられる各露光マスク
の間のアライメントは特定形状のマークを基準に形成さ
れる。
の間のアライメントは特定形状のマークを基準に形成さ
れる。
【０００４】この際のマークをアライメント キー（ａ
ｌｉｇｎｍｅｎｔ ｋｅｙ）、あるいはアライメントマ
ークという。
ｌｉｇｎｍｅｎｔ ｋｅｙ）、あるいはアライメントマ
ークという。
【０００５】さらに、マークは他のマーク等との間のア
ライメント（ｌａｙｅｒ ｔｏ ｌａｙｅｒ ａｌｉｇ
ｎｍｅｎｔ）、又は一つのマスクに対するダイ間のアラ
イメントに用いられる。
ライメント（ｌａｙｅｒ ｔｏ ｌａｙｅｒ ａｌｉｇ
ｎｍｅｎｔ）、又は一つのマスクに対するダイ間のアラ
イメントに用いられる。
【０００６】半導体素子の製造工程に用いられるステッ
プ アンド リピート（ｓｔｅｐａｎｄ ｒｅｐｅａ
ｔ）方式の露光装備のステッパー（ｓｔｅｐｐｅｒ）
は、ステージがＸ−Ｙ方向に動き反復的に移動アライメ
ントして露光する装置である。
プ アンド リピート（ｓｔｅｐａｎｄ ｒｅｐｅａ
ｔ）方式の露光装備のステッパー（ｓｔｅｐｐｅｒ）
は、ステージがＸ−Ｙ方向に動き反復的に移動アライメ
ントして露光する装置である。
【０００７】この際、ステージはアライメントマークを
基準に自動又は手動でウェーハのアライメントが行われ
る。
基準に自動又は手動でウェーハのアライメントが行われ
る。
【０００８】さらに、ステージは機械的に動作するた
め、反復する工程の際にアライメント誤差が発生し、ア
ライメント誤差が許容範囲を超えると素子の不良が発生
する。
め、反復する工程の際にアライメント誤差が発生し、ア
ライメント誤差が許容範囲を超えると素子の不良が発生
する。
【０００９】前記の如く、誤アライメントに伴う重合正
確度の調整範囲は素子のデザインルール（ｄｅｓｉｎｇ
ｒｕｌｅ）に従い、その範囲は通常デザインルールの
０〜３０％程度である。
確度の調整範囲は素子のデザインルール（ｄｅｓｉｎｇ
ｒｕｌｅ）に従い、その範囲は通常デザインルールの
０〜３０％程度である。
【００１０】さらに、半導体基板上に形成された各層の
間のアライメントが正確になされたか否かを確かめる重
合精密度（ｏｖｅｒｌａｙ ａｃｃｕｒａｃｙ）測定マ
ーク（以下、オーバレイ測定マークという）もアライメ
ントマークと同様の方法で用いられる。
間のアライメントが正確になされたか否かを確かめる重
合精密度（ｏｖｅｒｌａｙ ａｃｃｕｒａｃｙ）測定マ
ーク（以下、オーバレイ測定マークという）もアライメ
ントマークと同様の方法で用いられる。
【００１１】そして、従来アライメントマーク及びオー
バレイ測定マークは、半導体ウェーハでチップが形成さ
れない部分であるスクライブ ライン（ｓｃｒｉｂｅ
ｌｉｎｅ）上に形成される。
バレイ測定マークは、半導体ウェーハでチップが形成さ
れない部分であるスクライブ ライン（ｓｃｒｉｂｅ
ｌｉｎｅ）上に形成される。
【００１２】アライメントマークを利用した誤アライメ
ント精度は、バーニヤ（ｖｅｒｎｉｅｒ）アライメント
マークを利用した視覚点検法や、ボックス イン ボッ
クス（ｂｏｘ ｉｎ ｂｏｘ）あるいはボックス イン
バー（ｂｏｘ ｉｎ ｂａｒ）アライメントマークを
利用した自動点検法等により測定した後、補償する。
ント精度は、バーニヤ（ｖｅｒｎｉｅｒ）アライメント
マークを利用した視覚点検法や、ボックス イン ボッ
クス（ｂｏｘ ｉｎ ｂｏｘ）あるいはボックス イン
バー（ｂｏｘ ｉｎ ｂａｒ）アライメントマークを
利用した自動点検法等により測定した後、補償する。
【００１３】一方、半導体素子が高集積化されることに
伴いチップの一辺が約１５〜２５ｍｍ程度の大きさを有
する。
伴いチップの一辺が約１５〜２５ｍｍ程度の大きさを有
する。
【００１４】また、半導体素子の製造の際に、数十回の
マスク工程が進められなければならないため、スクライ
ブライン上に形成されるオーバレイ測定マークは数回の
後続工程が引続き進められることにより、オーバレイ測
定マークパターンの輪郭が曇ったり損傷することにより
測定が不正確となることもある。
マスク工程が進められなければならないため、スクライ
ブライン上に形成されるオーバレイ測定マークは数回の
後続工程が引続き進められることにより、オーバレイ測
定マークパターンの輪郭が曇ったり損傷することにより
測定が不正確となることもある。
【００１５】そして、多数の露光マスクを必要とする高
集積度半導体装置では、各層の間の重合精密度を測定す
る必要がある。
集積度半導体装置では、各層の間の重合精密度を測定す
る必要がある。
【００１６】この場合に、多数個のオーバレイ測定マー
クをスクライブラインに形成させて測定に用いる。
クをスクライブラインに形成させて測定に用いる。
【００１７】この際、オーバレイ測定マークは約２０×
２０μｍ2 の大きさを有し、この大きさを有するオーバ
レイ測定マークを２５６Ｍ ＤＲＡＭの製造に用いる場
合には約３０個以上が必要である。
２０μｍ2 の大きさを有し、この大きさを有するオーバ
レイ測定マークを２５６Ｍ ＤＲＡＭの製造に用いる場
合には約３０個以上が必要である。
【００１８】このような観点で、従来技術による誤アラ
イメントされた半導体素子の微細パターンアライメント
方法を、図１および図２を参照して説明すれば次の通り
である。
イメントされた半導体素子の微細パターンアライメント
方法を、図１および図２を参照して説明すれば次の通り
である。
【００１９】図１は、従来技術による誤アライメントさ
れた半導体素子の製造方法を説明するための半導体ウェ
ーハの概略図である。
れた半導体素子の製造方法を説明するための半導体ウェ
ーハの概略図である。
【００２０】図２は、従来技術による図１のダイ一つの
拡大平面図である。
拡大平面図である。
【００２１】まず、図１に示すごとく、半導体ウェーハ
１中のダイ２に予定されているそれぞれの部分の上に、
縮小露光装置を用いてステップアンドリピート方式で順
次露光を進めてパターンを形成する。
１中のダイ２に予定されているそれぞれの部分の上に、
縮小露光装置を用いてステップアンドリピート方式で順
次露光を進めてパターンを形成する。
【００２２】次いで、半導体ウェーハ１において、各ダ
イ２の外郭のスクライブラインに予定されている部分の
上に形成されているアライメントマークを縮小露光装置
が読取り、露光マスクと半導体ウェーハ１をアライメン
トさせた後に露光工程を進める。この際、アライメント
マークは一辺が約４μｍ程度の正四角状に形成されてい
る。
イ２の外郭のスクライブラインに予定されている部分の
上に形成されているアライメントマークを縮小露光装置
が読取り、露光マスクと半導体ウェーハ１をアライメン
トさせた後に露光工程を進める。この際、アライメント
マークは一辺が約４μｍ程度の正四角状に形成されてい
る。
【００２３】さらに、図１に示すごとく、半導体ウェー
ハ１中、パターンの形成を図るダイ２Ａと既に形成され
たダイ２Ｂとが誤アライメントされている場合に、アラ
イメントマークの一側に形成されているオーバレイ測定
マーク（図示せず）を利用して誤アライメント度を測定
する。
ハ１中、パターンの形成を図るダイ２Ａと既に形成され
たダイ２Ｂとが誤アライメントされている場合に、アラ
イメントマークの一側に形成されているオーバレイ測定
マーク（図示せず）を利用して誤アライメント度を測定
する。
【００２４】この際、オーバレイ測定マークは一辺がそ
れぞれ１０ないし２０μｍの大きさを有する正四角状の
内側及び外側測定マークとして構成されている。
れぞれ１０ないし２０μｍの大きさを有する正四角状の
内側及び外側測定マークとして構成されている。
【００２５】その次に、内／外側測定マークの各辺間の
距離を測定してＸ軸及びＹ軸間の誤アライメント度（δ
Ｘ＝Ｘ２−Ｘ１、δＹ＝Ｙ２−Ｙ１）を測定する。
距離を測定してＸ軸及びＹ軸間の誤アライメント度（δ
Ｘ＝Ｘ２−Ｘ１、δＹ＝Ｙ２−Ｙ１）を測定する。
【００２６】次いで、一つのダイの４隅部分に形成され
ている各オーバレイ測定マークの測定値を平均して半導
体ウェーハと露光マスクの誤回転度θを計算する。
ている各オーバレイ測定マークの測定値を平均して半導
体ウェーハと露光マスクの誤回転度θを計算する。
【００２７】その次に、内側及び外側測定マークはそれ
ぞれ一つのマスクに該当する。
ぞれ一つのマスクに該当する。
【００２８】さらに、オーバレイ測定マークに一定波長
の光を照射して反射する光を多数個の光センサが、マト
リックス状に配列されている光イメージセンサボードを
介して感知する。
の光を照射して反射する光を多数個の光センサが、マト
リックス状に配列されている光イメージセンサボードを
介して感知する。
【００２９】次いで、感知された光を光信号検出機及び
重合精密度測定データ分析器を備える測定装置を介し測
定してデータを分析する。
重合精密度測定データ分析器を備える測定装置を介し測
定してデータを分析する。
【００３０】その次に、Ｘ軸及びＹ軸間の誤アライメン
ト度（δＸ＝Ｘ２−Ｘ１、δＹ＝Ｙ２−Ｙ１）を計算し
てＸ及びＹ軸の補正値を得る。
ト度（δＸ＝Ｘ２−Ｘ１、δＹ＝Ｙ２−Ｙ１）を計算し
てＸ及びＹ軸の補正値を得る。
【００３１】この際、データ値の混乱を防ぐため各マー
クの隅部分はデータから除き、両辺のみを測定値に用い
る。
クの隅部分はデータから除き、両辺のみを測定値に用い
る。
【００３２】
【発明が解決しようとする課題】前記で説明した如く、
従来技術による半導体素子の製造方法においては次のよ
うな問題点を有する。
従来技術による半導体素子の製造方法においては次のよ
うな問題点を有する。
【００３３】従来技術による半導体素子の製造方法にお
いては、半導体ウェーハのアライメントマークが観測で
きる場合に工程進行が可能である。
いては、半導体ウェーハのアライメントマークが観測で
きる場合に工程進行が可能である。
【００３４】しかし、薄膜蒸着やエッチング等の工程進
行の際に誤謬が発生し、アライメントマークの測定が不
可能な程度に損傷又は損失される場合には、一つの半導
体ウェーハ全体でマークの解読が不可能となる。
行の際に誤謬が発生し、アライメントマークの測定が不
可能な程度に損傷又は損失される場合には、一つの半導
体ウェーハ全体でマークの解読が不可能となる。
【００３５】従って、６インチウェーハの場合に一つの
半導体ウェーハに形成される約３０〜４０個のダイ全て
を不良処理することになる結果を示す。
半導体ウェーハに形成される約３０〜４０個のダイ全て
を不良処理することになる結果を示す。
【００３６】そのため、従来技術による半導体素子の製
造方法においてはアライメントマークが工程上の誤謬に
より損傷、又は損失された半導体ウェーハを不良処理す
ることになるため、工程歩留りが低減する。
造方法においてはアライメントマークが工程上の誤謬に
より損傷、又は損失された半導体ウェーハを不良処理す
ることになるため、工程歩留りが低減する。
【００３７】なお、従来技術による半導体素子の製造方
法においては不良処理された半導体ウェーハは数回の工
程が進められた状態のため、製造単価も上昇する問題点
を有する。
法においては不良処理された半導体ウェーハは数回の工
程が進められた状態のため、製造単価も上昇する問題点
を有する。
【００３８】特に、前記の如きアライメントマーク損傷
による不良は、半導体素子製造工程において最終の段階
において進められる金属配線工程の際に多く発生するこ
とになるため、工程歩留りを大きく落とす問題点を有す
る。
による不良は、半導体素子製造工程において最終の段階
において進められる金属配線工程の際に多く発生するこ
とになるため、工程歩留りを大きく落とす問題点を有す
る。
【００３９】ここに本発明は、従来の諸般の問題点を解
決するためになされたものであり、不良処理されるダイ
の数を低減させて工程歩留りを向上させ、半導体素子の
動作の信頼性を向上させることができる半導体素子の製
造方法を提供することにその目的がある。
決するためになされたものであり、不良処理されるダイ
の数を低減させて工程歩留りを向上させ、半導体素子の
動作の信頼性を向上させることができる半導体素子の製
造方法を提供することにその目的がある。
【００４０】
【課題を解決するための手段】このような目的を達成す
るために、本発明の半導体素子の微細パターンアライメ
ント方法は、多数個のダイと外側測定マークおよび内側
測定マークからなるオーバレイ測定マークのいずれか一
つの測定マークとが形成された半導体ウェーハを提供す
る工程と、半導体ウェーハ上にパターンの形成を図る第
１被エッチング層を形成する工程と、第１被エッチング
層上に形成を図るパターンのエッチングマスクとなる感
光膜パターンを形成する工程と、感光膜パターンをエッ
チングマスクにして第１被エッチング層を選択的に除去
し、既に形成された測定マークと対応するオーバレイ測
定マークの他方の測定マークとこの測定マークの一側に
位置するアライメントマークとが形成されるようにする
第１被エッチング層パターンを形成する工程と、感光膜
パターンを除去する工程と、オーバレイ測定マークを利
用し誤アライメント度を測定する工程と、構造の全体表
面に第２被エッチング層を形成する工程と、半導体ウェ
ーハ上に形成された多数個のダイのうち、観測用ダイを
除いた正常ダイの第２被エッチング層に感光膜パターン
を形成する工程であって、この感光膜パターンを、アラ
イメントマークの位置が作業ファイルに入力された縮小
露光装置を利用してアライメントマークを認識し、さら
に同様の露光マスクと半導体ウェーハがアライメントさ
れるよう誤アライメント度値に基づいてその位置を補正
して形成する工程と、感光膜パターンをマスクにし、第
２被エッチング層をエッチングして第２被エッチング層
パターンを形成する工程を含むことを特徴とする。
るために、本発明の半導体素子の微細パターンアライメ
ント方法は、多数個のダイと外側測定マークおよび内側
測定マークからなるオーバレイ測定マークのいずれか一
つの測定マークとが形成された半導体ウェーハを提供す
る工程と、半導体ウェーハ上にパターンの形成を図る第
１被エッチング層を形成する工程と、第１被エッチング
層上に形成を図るパターンのエッチングマスクとなる感
光膜パターンを形成する工程と、感光膜パターンをエッ
チングマスクにして第１被エッチング層を選択的に除去
し、既に形成された測定マークと対応するオーバレイ測
定マークの他方の測定マークとこの測定マークの一側に
位置するアライメントマークとが形成されるようにする
第１被エッチング層パターンを形成する工程と、感光膜
パターンを除去する工程と、オーバレイ測定マークを利
用し誤アライメント度を測定する工程と、構造の全体表
面に第２被エッチング層を形成する工程と、半導体ウェ
ーハ上に形成された多数個のダイのうち、観測用ダイを
除いた正常ダイの第２被エッチング層に感光膜パターン
を形成する工程であって、この感光膜パターンを、アラ
イメントマークの位置が作業ファイルに入力された縮小
露光装置を利用してアライメントマークを認識し、さら
に同様の露光マスクと半導体ウェーハがアライメントさ
れるよう誤アライメント度値に基づいてその位置を補正
して形成する工程と、感光膜パターンをマスクにし、第
２被エッチング層をエッチングして第２被エッチング層
パターンを形成する工程を含むことを特徴とする。
【００４１】
【発明の実施の形態】以下、本発明による半導体素子の
微細パターンアライメント方法を添付の図を参照して詳
細に説明する。
微細パターンアライメント方法を添付の図を参照して詳
細に説明する。
【００４２】図３は、本発明による半導体素子の微細パ
ターンアライメント方法の一実施形態を説明するための
ウェーハの概略図である。
ターンアライメント方法の一実施形態を説明するための
ウェーハの概略図である。
【００４３】図４は、図３の半導体素子に形成されたオ
ーバレイ測定マーク等の拡大平面図である。
ーバレイ測定マーク等の拡大平面図である。
【００４４】まず、図３に示すごとく、所定構造の下部
構造物、例えば素子分離酸化膜とワード線、ビット線及
びキャパシタ等が形成されている多数個のダイ１２を備
える半導体ウェーハ１１上に、被エッチング層と感光膜
（図示せず）を順次形成する。
構造物、例えば素子分離酸化膜とワード線、ビット線及
びキャパシタ等が形成されている多数個のダイ１２を備
える半導体ウェーハ１１上に、被エッチング層と感光膜
（図示せず）を順次形成する。
【００４５】この際、半導体ウェーハ１１中、図４のご
とく、スクライブライン１４の予定されている部分の上
には、直に全工程段階で形成された任意の大きさ、例え
ば約４×４μｍ2 、６×６μｍ2 又は４×１２μｍ2 ほ
どの大きさのアライメントマーク１５Ａと、初期工程段
階、例えば素子分離酸化膜の形成工程等で形成された約
２０×２０μｍ2 ほどの大きさのオーバレイ測定マーク
の外側マーク１６が存在する。
とく、スクライブライン１４の予定されている部分の上
には、直に全工程段階で形成された任意の大きさ、例え
ば約４×４μｍ2 、６×６μｍ2 又は４×１２μｍ2 ほ
どの大きさのアライメントマーク１５Ａと、初期工程段
階、例えば素子分離酸化膜の形成工程等で形成された約
２０×２０μｍ2 ほどの大きさのオーバレイ測定マーク
の外側マーク１６が存在する。
【００４６】ただし、この実施形態では、アライメント
マーク１５Ａは大きさが小さいため、薄膜形成やエッチ
ング工程の際の誤謬により損傷され観測が不可能になっ
ているものとする。
マーク１５Ａは大きさが小さいため、薄膜形成やエッチ
ング工程の際の誤謬により損傷され観測が不可能になっ
ているものとする。
【００４７】その次に、半導体ウェーハ１１を縮小露光
装置（図示せず）に搭載し、これを露光する。
装置（図示せず）に搭載し、これを露光する。
【００４８】この際、アライメントマーク１５Ａが損傷
されていて観測が不可能のため、アライメントマーク１
５Ａの観測をすることなく露光マスク（図示せず）と半
導体ウェーハ１１がある程度、例えばアライメント許容
誤差が約０．０５μｍ以内の時、これより約２〜２０倍
ほど大きい０．１〜５μｍ程度に大きく誤アライメント
されている状態で、半導体ウェーハ１１の部位別にサン
プリングした数個、例えば１０個以内の観測用ダイ１２
Ａにのみ露光を行い感光膜パターンを形成する。
されていて観測が不可能のため、アライメントマーク１
５Ａの観測をすることなく露光マスク（図示せず）と半
導体ウェーハ１１がある程度、例えばアライメント許容
誤差が約０．０５μｍ以内の時、これより約２〜２０倍
ほど大きい０．１〜５μｍ程度に大きく誤アライメント
されている状態で、半導体ウェーハ１１の部位別にサン
プリングした数個、例えば１０個以内の観測用ダイ１２
Ａにのみ露光を行い感光膜パターンを形成する。
【００４９】次いで、感光膜パターンをマスクにし被エ
ッチング層をエッチングして被エッチング層パターンを
形成し、感光膜パターンを除去する。
ッチング層をエッチングして被エッチング層パターンを
形成し、感光膜パターンを除去する。
【００５０】この際、被エッチング層パターンのうち、
スクライブライン１４上にアライメントマーク１５Ｂと
オーバレイ測定マークの内側測定マーク１７が形成され
る。
スクライブライン１４上にアライメントマーク１５Ｂと
オーバレイ測定マークの内側測定マーク１７が形成され
る。
【００５１】さらに、アライメントマーク１５Ｂと内側
測定マーク１７は約１００μｍ以上の距離に位置するよ
うにする。
測定マーク１７は約１００μｍ以上の距離に位置するよ
うにする。
【００５２】この際、被エッチング層パターンがアライ
メント許容誤差より大きい誤差を有して形成されていて
も、縮小露光装置自体が半導体ウェーハ１１の切断面
（オリエンテーションフラット）１３を基準に基本的な
アライメントを行い誤アライメント度がある程度以下に
定められているのは勿論、既に形成されている外側測定
マーク１６が約２０×２０μｍ2 程度に非常に大きく形
成されている。
メント許容誤差より大きい誤差を有して形成されていて
も、縮小露光装置自体が半導体ウェーハ１１の切断面
（オリエンテーションフラット）１３を基準に基本的な
アライメントを行い誤アライメント度がある程度以下に
定められているのは勿論、既に形成されている外側測定
マーク１６が約２０×２０μｍ2 程度に非常に大きく形
成されている。
【００５３】なお、内側マーク１７が約１０×１０μｍ
2 程度の大きさを有して形成される点を考慮した場合、
Ｘ−Ｙ軸方向に±５μｍ以上に誤アライメントされても
内側マーク１７は外側マーク１６の内側に形成されるこ
とを知ることができる。
2 程度の大きさを有して形成される点を考慮した場合、
Ｘ−Ｙ軸方向に±５μｍ以上に誤アライメントされても
内側マーク１７は外側マーク１６の内側に形成されるこ
とを知ることができる。
【００５４】そして、外側マーク１６は初期の工程段階
で非常に大きい段差を有するよう形成されるため観察が
可能である。
で非常に大きい段差を有するよう形成されるため観察が
可能である。
【００５５】その次に、オーバレイ測定マークの外側マ
ーク１６と内側マーク１７の両辺間の距離を測定し、被
エッチング層パターン形成の際の半導体ウェーハと露光
マスク間の誤アライメント度（δＸ＝Ｘ２−Ｘ１、δＹ
＝Ｙ２−Ｙ１）と誤回転度θを計算する。
ーク１６と内側マーク１７の両辺間の距離を測定し、被
エッチング層パターン形成の際の半導体ウェーハと露光
マスク間の誤アライメント度（δＸ＝Ｘ２−Ｘ１、δＹ
＝Ｙ２−Ｙ１）と誤回転度θを計算する。
【００５６】次いで、前記構造の半導体ウェーハ１１表
面に再び被エッチング層と感光膜（図示せず）を順次形
成する。その次に、誤アライメント度を補正して観測用
ダイ１２Ａ以外の正常ダイ１２Ｂを選択的に露光して感
光膜パターンを形成する。
面に再び被エッチング層と感光膜（図示せず）を順次形
成する。その次に、誤アライメント度を補正して観測用
ダイ１２Ａ以外の正常ダイ１２Ｂを選択的に露光して感
光膜パターンを形成する。
【００５７】この際、縮小露光装置には同様の露光マス
クが設けられており、前記で形成されたアライメントマ
ーク１５Ｂの位置が作業ファイルに入力されている。
クが設けられており、前記で形成されたアライメントマ
ーク１５Ｂの位置が作業ファイルに入力されている。
【００５８】次いで、アライメントマーク１５Ｂの位置
を像から得た誤アライメント度ほど補正して露光作業を
行う。
を像から得た誤アライメント度ほど補正して露光作業を
行う。
【００５９】その次に、感光膜パターンをマスクにし露
出されている被エッチング層をエッチングして被エッチ
ング層パターンを形成する。
出されている被エッチング層をエッチングして被エッチ
ング層パターンを形成する。
【００６０】この際、被エッチング層パターンは正常的
なパターンであり、正常ダイ１２Ｂ等はパターンの誤謬
なく完成される。
なパターンであり、正常ダイ１２Ｂ等はパターンの誤謬
なく完成される。
【００６１】
【発明の効果】前記で説明した如く、本発明による半導
体素子の微細パターンアライメント方法においては次の
如き効果を有する。
体素子の微細パターンアライメント方法においては次の
如き効果を有する。
【００６２】本発明による半導体素子の微細パターンア
ライメント方法においては、薄膜形成やエッチング工程
の際の誤謬のために、アライメントマークが損傷された
半導体ウェーハにおいても、オーバレイ測定マークの外
側マークが観測可能である点を利用して露光マスクと半
導体ウェーハが誤アライメントされた状態で数個のサン
プリングされたダイに露光を行いパターンを形成すると
共に、オーバレイ測定マークの内側マークとアライメン
トマークを共に形成しオーバレイ測定マークを利用して
誤アライメント度Ｘ−Ｙ値と回転角θ値を求め、縮小露
光装置に新しく形成されたアライメントマークと誤アラ
イメント度を補償し後続工程を進めて観測用ダイを除い
た残りのダイ等を正常的に完成することにより、不良処
理されるダイの数を低減させることができる。
ライメント方法においては、薄膜形成やエッチング工程
の際の誤謬のために、アライメントマークが損傷された
半導体ウェーハにおいても、オーバレイ測定マークの外
側マークが観測可能である点を利用して露光マスクと半
導体ウェーハが誤アライメントされた状態で数個のサン
プリングされたダイに露光を行いパターンを形成すると
共に、オーバレイ測定マークの内側マークとアライメン
トマークを共に形成しオーバレイ測定マークを利用して
誤アライメント度Ｘ−Ｙ値と回転角θ値を求め、縮小露
光装置に新しく形成されたアライメントマークと誤アラ
イメント度を補償し後続工程を進めて観測用ダイを除い
た残りのダイ等を正常的に完成することにより、不良処
理されるダイの数を低減させることができる。
【００６３】従って、本発明による半導体素子の微細パ
ターンアライメント方法によれば、不良処理されるダイ
の数が低減されるため、工程歩留り及び半導体素子動作
の信頼性が向上する。
ターンアライメント方法によれば、不良処理されるダイ
の数が低減されるため、工程歩留り及び半導体素子動作
の信頼性が向上する。
【図１】従来技術による誤アライメントされた半導体素
子の製造方法を説明するためのウェーハの概略図。
子の製造方法を説明するためのウェーハの概略図。
【図２】従来技術による図１のダイ一つの拡大平面図。
【図３】本発明による半導体素子の微細パターンアライ
メント方法の一実施形態を説明するためのウェーハの概
略図。
メント方法の一実施形態を説明するためのウェーハの概
略図。
【図４】図３の半導体素子に形成されたオーバレイ測定
マーク等の拡大平面図。
マーク等の拡大平面図。
１１…半導体ウェーハ、１２…ダイ、１２Ａ…観測用ダ
イ、１２Ｂ…正常ダイ １３…ウェーハの切断面、１４…スクライブライン、１
５Ａ，１５Ｂ…アラメントマーク、１６…外側マーク、
１７…内側マーク
イ、１２Ｂ…正常ダイ １３…ウェーハの切断面、１４…スクライブライン、１
５Ａ，１５Ｂ…アラメントマーク、１６…外側マーク、
１７…内側マーク
Claims (12)
- 【請求項１】 多数個のダイ（ｄｉｅ）と外側測定マー
クおよび内側測定マークからなるオーバレイ測定マーク
のいずれか一つの測定マークとが形成された半導体ウェ
ーハを提供する工程；前記半導体ウェーハ上にパターン
の形成を図る第１被エッチング層を形成する工程；前記
第１被エッチング層上に形成を図るパターンのエッチン
グマスクとなる感光膜パターンを形成する工程；前記感
光膜パターンをエッチングマスクにして前記第１被エッ
チング層を選択的に除去し、前記既に形成された測定マ
ークと対応するオーバレイ測定マークの他方の測定マー
クと、この測定マークの一側に位置するアライメントマ
ークとが形成されるようにする第１被エッチング層パタ
ーンを形成する工程；前記感光膜パターンを除去する工
程；内側測定マークと外側測定マークとで構成される前
記オーバレイ測定マークを利用し誤アライメント度を測
定する工程；前記構造の全体表面に第２被エッチング層
を形成する工程；前記半導体ウェーハ上に形成された前
記多数個のダイのうち、観測用ダイを除いた正常ダイの
第２被エッチング層に感光膜パターンを形成する工程で
あって、この感光膜パターンを、前記アライメントマー
クの位置が作業ファイルに入力された縮小露光装置を利
用して、前記アライメントマークを認識し、同様の露光
マスクと半導体ウェーハがアライメントされるよう前記
誤アライメント度値に基づいてその位置を補正して形成
する工程；前記感光膜パターンをマスクにし、前記第２
被エッチング層をエッチングして第２被エッチング層パ
ターンを形成する工程を含んでなることを特徴とする半
導体素子の微細パターンアライメント方法。 - 【請求項２】 前記アライメントマークとオーバレイ測
定マークが、スクライブライン上に形成されるようにす
ることを特徴とする請求項１記載の半導体素子の微細パ
ターンアライメント方法。 - 【請求項３】 前記アライメントマークは、約４〜５×
４〜５μｍ2 の大きさに形成することを特徴とする請求
項１記載の半導体素子の微細パターンアライメント方
法。 - 【請求項４】 前記アライメントマークは、約６×６μ
ｍ2 の大きさに形成することを特徴とする請求項１記載
の半導体素子の微細パターンアライメント方法。 - 【請求項５】 前記アライメントマークは、約４×１２
μｍ2 の大きさに形成することを特徴とする請求項１記
載の半導体素子の微細パターンアライメント方法。 - 【請求項６】 前記オーバレイ測定マークの外側マーク
は、約２０×２０μｍ2 に形成することを特徴とする請
求項１記載の半導体素子の微細パターンアライメント方
法。 - 【請求項７】 前記オーバレイ測定マークの内側マーク
は、約１０×１０μｍ2 の大きさに形成することを特徴
とする請求項１記載の半導体素子の微細パターンアライ
メント方法。 - 【請求項８】 前記誤アライメント程度が誤アライメン
ト許容誤差より約２〜２０倍大きく誤アライメントされ
ているダイを、約１０個以内で選択して１次誤アライメ
ント度を測定することを特徴とする請求項１記載の半導
体素子の微細パターンアライメント方法。 - 【請求項９】 前記アライメントマークは、オーバレイ
測定マークが約１００μｍ以上の距離に位置するよう形
成することを特徴とする請求項１記載の半導体素子の微
細パターンアライメント方法。 - 【請求項１０】 前記誤アライメントの最大値は、Ｘ−
Ｙ軸方向に約±５μｍ以下であることを特徴とする請求
項１記載の半導体素子の微細パターンアライメント方
法。 - 【請求項１１】 前記Ｘ−Ｙ軸の誤アライメント度は、
オーバレイ測定マークの内側マークと外側マーク間の距
離でδＸ＝Ｘ２−Ｘ１、δＹ＝Ｙ２−Ｙ１に計算して求
めることを特徴とする請求項１記載の半導体素子の微細
パターンアライメント方法。 - 【請求項１２】 前記半導体ウェーハと露光マスクの誤
回転度θを、ダイの４隅部分に形成されるオーバレイ測
定マークの測定値を平均して得ることを特徴とする請求
項１記載の半導体素子の微細パターンアライメント方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950033160A KR100257167B1 (ko) | 1995-09-29 | 1995-09-29 | 반도체 소자의 제조방법 |
| KR95-33160 | 1995-09-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09129551A true JPH09129551A (ja) | 1997-05-16 |
| JP2859855B2 JP2859855B2 (ja) | 1999-02-24 |
Family
ID=19428706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8255082A Expired - Fee Related JP2859855B2 (ja) | 1995-09-29 | 1996-09-26 | 半導体素子の微細パターンアライメント方法 |
Country Status (5)
| Country | Link |
|---|---|
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| JP (1) | JP2859855B2 (ja) |
| KR (1) | KR100257167B1 (ja) |
| GB (1) | GB2305736B (ja) |
| TW (1) | TW322630B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923996A (en) * | 1997-06-02 | 1999-07-13 | Taiwan Semiconductor Manufacturing Company, Ltd | Method to protect alignment mark in CMP process |
| US6327513B1 (en) * | 1998-04-16 | 2001-12-04 | Vlsi Technology, Inc. | Methods and apparatus for calculating alignment of layers during semiconductor processing |
| KR100532361B1 (ko) * | 1998-08-17 | 2006-02-01 | 삼성전자주식회사 | 정렬키가 구비된 반도체소자 |
| KR100310540B1 (ko) * | 1998-10-13 | 2001-11-15 | 박종섭 | 반도체 소자의 셀 프로젝션 마스크 제조방법 |
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| US7057299B2 (en) * | 2000-02-03 | 2006-06-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Alignment mark configuration |
| US6309944B1 (en) * | 2000-05-26 | 2001-10-30 | Taiwan Semiconductor Manufacturing Company | Overlay matching method which eliminates alignment induced errors and optimizes lens matching |
| US6613589B2 (en) * | 2001-04-06 | 2003-09-02 | Koninklijke Philips Electronics N.V. | Method for improving substrate alignment |
| US7433509B1 (en) * | 2001-10-09 | 2008-10-07 | Nanometrics Incorporated | Method for automatic de-skewing of multiple layer wafer for improved pattern recognition |
| KR100418511B1 (ko) * | 2002-03-09 | 2004-02-14 | 삼성테크윈 주식회사 | 반도체 장치의 기판소재 노광방법 및 그 장치 |
| US8680754B2 (en) * | 2008-01-15 | 2014-03-25 | Philip Premysler | Omnidirectional LED light bulb |
| US9097412B1 (en) | 2012-11-21 | 2015-08-04 | Robert M. Pinato | LED lightbulb having a heat sink with a plurality of thermal mounts each having two LED element to emit an even light distribution |
| JP6360287B2 (ja) | 2013-08-13 | 2018-07-18 | キヤノン株式会社 | リソグラフィ装置、位置合わせ方法、および物品の製造方法 |
| JP6316036B2 (ja) * | 2014-03-14 | 2018-04-25 | 東芝メモリ株式会社 | フォトマスクの製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174717A (ja) * | 1985-01-30 | 1986-08-06 | Canon Inc | 位置合わせ装置 |
| JPS61222128A (ja) * | 1985-03-27 | 1986-10-02 | Fujitsu Ltd | 投影露光方法 |
| FR2667440A1 (fr) * | 1990-09-28 | 1992-04-03 | Philips Nv | Procede pour realiser des motifs d'alignement de masques. |
| US5545593A (en) * | 1993-09-30 | 1996-08-13 | Texas Instruments Incorporated | Method of aligning layers in an integrated circuit device |
| US5545570A (en) * | 1995-09-29 | 1996-08-13 | Taiwan Semiconductor Manufacturing Company | Method of inspecting first layer overlay shift in global alignment process |
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1995
- 1995-09-29 KR KR1019950033160A patent/KR100257167B1/ko not_active IP Right Cessation
-
1996
- 1996-09-25 TW TW085111723A patent/TW322630B/zh not_active IP Right Cessation
- 1996-09-26 US US08/722,877 patent/US5668042A/en not_active Expired - Lifetime
- 1996-09-26 JP JP8255082A patent/JP2859855B2/ja not_active Expired - Fee Related
- 1996-09-27 GB GB9620220A patent/GB2305736B/en not_active Expired - Fee Related
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|---|---|
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| KR970018320A (ko) | 1997-04-30 |
| GB2305736A (en) | 1997-04-16 |
| GB2305736B (en) | 1999-06-23 |
| JP2859855B2 (ja) | 1999-02-24 |
| TW322630B (ja) | 1997-12-11 |
| KR100257167B1 (ko) | 2000-05-15 |
| GB9620220D0 (en) | 1996-11-13 |
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