KR100271048B1 - 얼라인먼트 방법 - Google Patents

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Abstract

본 발명은 높은 스루풋을 유지하면서 고정밀도의 칩내 얼라인먼트를 실현할 수 있는 얼라인먼트 방법을 제공하는 것으로, 투영노광장치에 의해 마스크 상의 패턴을 반도체기판 상에 전사할 때에 마스크 상의 패턴과 반도체기판 상의 패턴을 얼라인먼트하는 얼라인먼트 방법에 있어서, 얼라인먼트에 사용하는 모든 칩을 복수의 그룹으로 나누어, 각 그룹에 대하여 각각 다른 칩내 위치에 존재하는 마크를 얼라인먼트에 사용한다. 또한, 각 그룹에 대한 얼라인먼트에 의해 구한 오프셋량으로부터, 칩내의 스케일링량 및 로테이션량의 값을 산출하여, 칩내의 중첩 어긋남의 보정에 이용한다.

Description

얼라인먼트 방법
본 발명은 반도체장치 제조용의 투영노광장치에서 적용하는 얼라인먼트 방법에 관한 것이다.
반도체기판에 도포한 레지스트에 마스크 (또는 확대치수 마스크인 래티클) 패턴을 노광하는 공정에 있어서, 반도체기판 상의 패턴과 마스크 패턴과의 위치맞춤 (얼라인먼트)을 실시할 필요가 있다. 반도체 집적회로의 패턴치수의 미세화에 따라, 각 마스크 층간의 얼라인먼트 정밀도에 대한 요구도 매우 증가되고 있다. 일반적으로 얼라인먼트 정밀도는 최소 설계치수의 1/4 내지 1/3 정도 필요하다고 되어 있다. 이것을 대표적인 반도체 집적회로인 다이나믹 랜덤 액세스 메모리 (DRAM) 에 적용시키면, 64 MDRAM (최소치수 0.35 ㎛) 에서는 0.10 ㎛, 256 MDRAM (0.25 ㎛) 에서는 0.07 ㎛, 1 GDRAM (0.18 ㎛) 에서는 0.05 ㎛ 으로 되어서 매우 어려워지고 있다.
한편, 얼라인먼트 정밀도에 영향을 주는 요인이 많기 때문에, 그 요인의 분류 방법도 여러 가지이지이며, 그중 하나의 분류의 방법으로서, 칩간 (쇼트배열) 얼라인먼트에서의 요인과 칩내 얼라인먼트에서의 요인을 구별하는 방법이 있다.
도 2 는 쇼트배열 얼라인먼트를 설명하기 위한 평면모식도이다. 도 2 에 나타낸 바와 같이, 쇼트배열 얼라인먼트는, 마스크 상의 복수개 선택된 칩에 해당하는 영역 내에 일 점으로 형성된 계측점 (얼라인먼트 마크) 과, 반도체기판 (21) 의 기판상 쇼트맵 (22) 에 상기 얼라인먼트 마크에 대응하여 형성되어 있는 얼라인먼트 마크 (23)를 정확하게 중첩시키는 것을 대상으로 한 얼라인먼트 방법이며, 동일 영역 내에 존재하는 다른 점이 정확하게 중첩되어 있는 지의 여부를 반드시 문제로 삼지는 않는다.
한편, 도 3 은 칩내 얼라인먼트를 설명하기 위한 평면모식도이다. 도 3 에 나타낸 바와 같이, 칩내 얼라인먼트는, 마스크 상의 복수개 선택된 칩에 해당하는 영역 내의 모든 점 또는 적어도 복수 형성된 계측점 (얼라인먼트 마크) 과, 반도체기판 (31) 의 기판상 쇼트맵 (32) 에 상기 얼라인먼트 마크에 대응하여 형성되어 있는 얼라인먼트 마크 (33)를 정확하게 중첩시키는 것을 대상으로 한 얼라인먼트 방법이다.
쇼트배열 얼라인먼트의 얼라인먼트 정밀도는, 주로 노광장치의 얼라인먼트 센서의 정밀도나 스테이지 정밀도의 영향을 받는다. 한편, 칩내 얼라인먼트의 얼라인먼트 정밀도는, 주로 프로세스에 의한 웨이퍼의 신축, 렌즈변형 및 래티클 (마스크) 로테이션 등의 영향을 받는다.
쇼트배열 및 칩내 얼라인먼트 정밀도의 향상은 모두 중요한 문제로서 종래부터 검토되어 왔지만, 256 MDRAM 의 고집적도 메모리를 제조하는데 있어서, 특히 칩내 얼라인먼트 정밀도의 향상이 매우 중요한 문제로서 주목되고 있다. 그 이유는 일정한 배율 내지 회전량의 오차성분이 칩내에 존재하는 경우, 칩사이즈가 대형화할수록 칩내 얼라인먼트 어긋남량도 증가하기 때문이다.
다음에 도 4를 이용하여, 일반적인 얼라인먼트의 방법을 설명한다. 도 4 는 일반적인 얼라인먼트의 방법을 실시하기 위한 노광장치의 단면을 블록화하여 나타낸 것이다. 또한, 도 4 중 일점쇄선은 광의 진행방향을 나타내고 있다.
반도체기판 (401) 은, 웨이퍼 홀더 (411) 에 진공흡인에 의해 지지되어 웨이퍼 스테이지 (412) 에 탑재된다. 웨이퍼 스테이지 (412) 는 제어유니트 (404) 로 제어되어, X 방향, Y 방향, 회전, 상하로 이동할 수 있다. 이로써, 반도체기판 (410) 과 래티클 (408) 간의 상호위치를 조정한다.
처음에, 래티클 맞춤 광학계 (도시생략) 를 이용하여 래티클 (408)을 노광축에 맞춰둔다. 다음에, 투영광학계의 외부에 설치된 노광축에 대하여 정해진 위치에 있는 오프 액시스 (off-axis) 광학계 (407)를 이용하여, 반도체기판 (410) 의 위치맞춤을 실시한다. 구체적으로는, 먼저 웨이퍼 스테이지 (412)를 오프 액시스 광학계 (407) 의 아래로 이동시키고, He-Ne 레이저 (401) 로부터 조사되는 얼라인먼트 입사광 (416)을 반사미러 (405), 오프액시스 광학계 (407)를 통하여 반도체기판 (410) 상에 형성된 얼라인먼트 마크 (도시생략) 에 조사하여, 회절광 (417)을 반사미러 (406)를 통하여 디텍터 (403) 로 검출함으로써 위치정보를 얻는다. 이 위치정보는 얼라인먼트 신호처리 유니트 (402) 에서 처리되어, 제어유니트 (404) 는 얼라인먼트 신호처리 유니트 (402) 로부터의 신호에 근거하여 웨이퍼 스테이지 (412) 의 동작을 제어한다. 따라서, 오프액시스 광학계 (407)를 이용하여 웨이퍼 스테이지 (412)를 이동시킴으로써 간접적으로 얼라인먼트를 실시하고, 그 후 반도체기판 (410)을 탑재한 웨이퍼 스테이지 (412)를 노광위치로 이동시켜, 래티클 (408) 의 패턴을 반도체기판 (410) 에 노광한다. 또한, 이와 같이 오프 액시스의 광학계를 이용하지 않고, 노광용의 광학계를 이용하여, 얼라인먼트 입사광으로서 노광광 (415)을 투영렌즈 (409)를 통과시켜 얼라인먼트를 실시하여도 된다. 또, 얼라인먼트 입사광으로 광대역 파장광을 이용하여 얼라인먼트 마크의 화상을 검출하여도 된다.
얼라인먼트 마크는 각 칩에 최저 1 개 배열되어 있고, 쇼트배열 얼라인먼트는 그 중에서 복수개의 칩을 이용하여, 이들의 칩에 배열되어 있는 1 개의 동일위치에 있는 얼라인먼트 마크의 위치정보를 얻음으로써 실시한다. 일례로서, 이하에 "S. Slonaker, et al.,SPIE 922 (1988)73p" 에 기재되어 있는 내용에 대하여 도 4를 참조하면서 설명한다.
각 칩에 얼라인먼트 마크가 1 개씩 배치되어 있을 때, 반도체기판 (410) 상의 10 칩 이상의 마크의 위치정보에 의해, 시프트, 스케일링, 회전, 직교도가 구해진다. 이들의 파라미터를 노광시에 반도체기판 (410)을 지지하는 웨이퍼 스테이지 (412) 의 이동동작으로 피드백함으로써 쇼트배열의 얼라인먼트를 정밀하게 실시할 수 있다.
또, 각 칩에 얼라인먼트 마크가 복수개 배치되어 있을 때, 각 칩내의 마크의 위치정보에 의해, 칩 스케일링 (배율), 칩 로테이션이 구해진다. X, Y 양방향에 대하여 이들의 파라미터를 구하기 위해서는, 칩내에 최저 3 개, 정밀도를 고려한 경우에는 4 개 이상의 얼라인먼트 마크의 위치를 측정할 필요가 있다. 각각의 얼라인먼트 마크는 칩내에서 분산된 위치에 존재하는 것이 바람직하다. 이들의 파라미터를 노광시에, 렌즈 투영배율, 래티클 (408) 의 회전방향, 내지 반도체기판 (410)을 지지하는 웨이퍼 스테이지 (412) 의 이동동작으로 피드백함으로써, 칩내의 얼라인먼트를 정밀하게 실시할 수 있다.
종래의 얼라인먼트 방법에서는, 이하와 같은 문제가 있다.
먼저, 쇼트배열 얼라인먼트에서는, 칩내의 1 개의 얼라인먼트 마크의 위치정보에 의해 얼라인먼트를 실시하므로, 이 위치정보로부터는 칩 단위 자체의 배율 및 회전정보, 즉 칩 스케일링 (배율), 칩 로테이션을 산출할 수 없다.
특히, 얼라인먼트 마크가 통상 칩의 단부에 배열되는 것으로부터 발생하는 문제를 도 5(a), (b)를 참조하여 설명한다. 도 5(a) 에 나타낸 바와 같이, 현공정 칩 (51) 과 전공정 칩 (52) 사이에 칩 스케일링이 존재하는 경우, 칩내의 1 점, 즉 ○ 표시로 나타낸 얼라인먼트 마크 (53, 54) 의 위치정보에 근거해서만 얼라인먼트를 실시하기 때문에, 칩 스케일링이 존재하는 것을 판별할 수 없다. 따라서, ○ 표시로 나타낸 얼라인먼트 마크 (53, 54)를 중첩함으로써 얼라인먼트를 실시하면, × 표시로 나타낸 칩 중심에 오프셋 (편심) 이 발생해버린다. 또, 도 5(b) 에 나타낸 바와 같이, 현공정 칩 (57) 과 전공정 칩 (58) 사이에 칩 로테이션이 존재하는 경우, 칩내의 1 점, 즉 ○ 표시로 나타낸 얼라인먼트 마크 (59, 60) 의 위치정보에 근거해서만 얼라인먼트를 실시하기 때문에, 칩 스케일링이 존재하는 것을 판별할 수 없다. 따라서, ○ 표시로 나타낸 얼라인먼트 마크 (59, 60)를 중첩함으로써 얼라인먼트를 실시하면, × 표시로 나타낸 칩 중심에 오프셋 (편심) 이 발생해버린다.
한편, 칩내 얼라인먼트의 경우는, 칩내의 복수개의 얼라인먼트 마크의 위치정보에 의해 얼라인먼트를 실시하므로, 상기의 문제는 발생하지 않지만, 마크수가 증가하는 만큼 얼라인먼트에 필요로 하는 시간이 증대하여, 결과로서 스루풋 (처리능력) 이 저하된다. 예를 들면, 칩내 4 개의 얼라인먼트 마크에서 얼라인먼트를 실시하는 경우, 1 개로 실시하는 것에 비하여 얼라인먼트에 걸리는 시간은 4 배가 된다. 그 결과로, 8 인치 기판에서 256 MDRAM 크기의 칩을 노광하는 경우의 스루풋은, 칩내 얼라인먼트 마크 1 개에서는 55 장/h 인 것에 대하여, 칩내 얼라인먼트 마크 4 개에서는 26 장/h 로 저하한다.
본 발명은 이와 같은 문제점을 감안하여 이루어진 것으로, 그 목적은 높은 스루풋을 유지하면서 고정밀도의 칩내 얼라인먼트를 실현할 수 있는 얼라인먼트 방법을 제공하는 것에 있다.
도 1 은 본 발명에 의한 제 1 실시예에서의 얼라인먼트 마크의 선택방법을 나타낸 도면이다.
도 2 는 쇼트배열 얼라인먼트를 나타낸 평면모식도이다.
도 3 은 칩내 얼라인먼트를 나타낸 평면모식도이다.
도 4 는 일반적인 얼라인먼트 방법을 실시하는 노광장치의 블록도이다.
도 5(a), (b) 는 전공정·현공정 사이에서 칩 스케일링 내지 칩 로테이션이 존재하는 경우에 칩 중심의 오프셋이 발생하는 것을 설명하는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
11. 21. 31 : 반도체기판
12, 22, 32 : 기판 상 쇼트맵
13, 14, 15 : 얼라인먼트 마크
상기 목적을 달성하기 위해, 본 발명에 의하면, 투영노광장치에 의해 마스크 상의 패턴을 반도체기판 상에 전사할 때에 마스크 상의 패턴과 반도체기판 상의 패턴을 얼라인먼트하는 얼라인먼트 방법에 있어서, 얼라인먼트에 이용하는 모든 칩을 복수의 그룹으로 나누어, 각 그룹에 대하여 각각 다른 칩내 위치에 존재하는 마크를 얼라인먼트에 이용하는 것을 특징으로 한다.
이 방법에 의하면, 종래의 쇼트배열 얼라인먼트와 동일한 수의 마크를 이용함으로써, 종래의 쇼트배열 얼라인먼트와 동등한 정밀도로 얼라인먼트를 실시할 수 있다.
이 방법에서, 각 그룹에 속하는 칩의 반도체기판 상에서의 위치를 분산시키고, 또한 칩내 위치에 존재하는 마크의 위치를 각 그룹에 대하여 칩내에서 분산시키면, 보다 높은 정밀도의 얼라인먼트를 실시할 수 있다.
또한, 각 그룹에 대한 얼라인먼트에 의해 구해진 오프셋량으로부터, 칩 내의 스케일링량 및 로테이션량의 값을 산출하여, 칩내의 중첩 어긋남의 보정에 이용함으로써, 높은 스루풋을 유지하면서, 칩 스케일링, 칩 로테이션을 보정하는 것이 가능해진다.
본 발명에서는, 얼라인먼트에 이용하는 모든 칩을 복수의 그룹으로 나누어, 각각의 그룹에 대하여 각각 다른 위치에 존재하는 얼라인먼트 마크를 쇼트배열 얼라인먼트에 이용하는 것을 특징으로 한다. 또, 각각의 그룹에 대한 쇼트배열 얼라인먼트에 의해 구해진 오프셋량으로부터, 칩내의 스케일링량 및 로테이션량의 값을 산출하여, 칩내 중첩어긋남의 보정에 이용하는 것을 특징으로 한다.
이하, 도면을 참조하면서 보다 구체적인 실시예에 대하여 설명한다.
실시예 1
도 1 에 본 발명의 얼라인먼트방법에 의한, 얼라인먼트 마크의 선택방법의 제 1 실시예를 나타낸다. 도 1 에 나타낸 바와 같이, 반도체기판 (11) 상의 모든 칩 중, 몇 퍼센트를 얼라인먼트에 이용하지만, 그들의 칩을 다시, A, B, C 의 3 개의 그룹으로 나누는 것으로 한다. 각 칩에는 얼라인먼트 마크가 3 개 각각 동일위치에 배치되어 있지만, 그룹 A, B, C 는 각각 그 그룹에 대하여 1 개의 얼라인먼트 마크의 위치정보를 얻는 것으로 한다. 즉, 도 1에서 A 그룹에 속하는 칩에서는 ○ 표시로 나타낸 위치의 얼라인먼트 마크 (13) 로부터 위치정보를 얻는 것으로 하고, B 그룹에 속하는 칩에서는 △ 표시로 나타낸 위치의 얼라인먼트 마크 (14) 로부터 위치정보를 얻는 것으로 하며, C 그룹에 속하는 칩에서는 × 표시로 나타낸 위치의 얼라인먼트 마크 (15) 로부터 위치정보를 얻는 것으로 한다. 각각의 그룹에서 위치정보를 얻는 얼라인먼트 마크 (13, 14, 15) 는 종래예와 동일, 동일피치 내에서 분산된 위치에 있는 것이 바람직하다. 또, 각 그룹에 속하는 피치도, 반도체기판 (11) 상에서 각각 분산된 위치에 있는 것이 바람직하다.
각각의 그룹의 얼라인먼트 마크의 위치정보로부터, 각 그룹에 대하여, 스케일링, 회전, 직교도가 구해진다. 이들의 파라미터는 각 그룹에 대하여 이상적으로는 완전히 동등한 값으로, 실제로는 각 그룹에 대한 측정결과의 평균값을 노광시에 피드백시키면 된다. 이 동작은 종래예와 동일하다. 즉, 종래예에서는, 얼라인먼트에 이용하는 복수의 칩내의 동일 위치에 있는 얼라인먼트 마크를 이용하여 쇼트배열 얼라인먼트를 실시하였지만, 본 발명에서는, 얼라인먼트에 이용하는 모든 칩을 복수의 칩으로 나누어, 각각의 그룹에 대하여 다른 위치에 존재하는 마크를 쇼트배열 얼라인먼트에 이용하고 있다.
또, 얼라인먼트 마크의 위치정보에 의해, 각각의 그룹에 대한 오프셋량 (얼라인먼트 마크에서의 시프트량) 도 구해진다. 칩 시프트량은, 칩 중심에서의 오프셋량과 동일한 의미이므로, 칩 스케일링 내지 칩 로테이션이 존재하는 경우에는 오프셋량은 그룹에 따라 다르다. 각 그룹의 오프셋량과, 칩 시프트량과 칩 스케일링과 칩 로테이션과의 사이에는 이하의 수학식 1 과 같은 관계가 성립한다.
fij: 오프셋량 = 얼라인먼트 마크위치에서의 시프트량 (단위:㎚)
Fi: 칩 시프트량 (㎚)
Si: 칩 스케일링 (ppm)
Ri: 칩 로테이션 (μrad)
aij: 얼라인먼트 마크의 칩 내 좌표 (㎚) (i=X 또는 Y, j=A 또는 B 또는 C)
여기에서, 칩 로테이션의 정의는 시계방향을 양으로 하였다. 또, X 축의 회전량 (Ry)을 칩 로테이션, Y 축의 회전량과 X 축의 회전량과의 차이 (Rx-Ry)를 칩 직교도라 부르는 일이 많지만, 여기에서는 각각의 축에 대한 회전량을 구하여 각각을 칩 로테이션이라 정의하였다. 또한, 칩 스케일링, 칩 로테이션의 값은 각 그룹에 대하여 완전히 동일값이라는 상태를 가정하였다.
aij는 정수이며, fij는 각 그룹의 얼라인먼트에 의해 구해진다. 따라서, 수학식 1 에 의해, Fi,Si,Ri도 구해진다. 따라서, 이들의 파라미터를 노광시에 렌즈투영배율, 래티클의 회전방향 내지 반도체기판을 지지하는 스테이지의 이동동작으로 피드백함으로써, 칩 내의 얼라인먼트를 정밀하게 실시할 수 있다. 또, 반도체기판 상에서 얼라인먼트에 이용하는 얼라인먼트 마크의 총수가 종래에서 칩 내에 얼라인먼트 마크를 1 개 배치한 경우와 동일한 수이면, 쇼트배열 얼라인먼트도 동등한 정밀도로 실시할 수 있다.
다음으로, 이 얼라인먼트 방법을 256 MDRAM을 상정하여, 실제로 수치를 이용하여 설명한다. 칩 면적이 16 ㎜ × 24 ㎜ 이며, A, B, C 의 각 그룹의 얼라인먼트 마크 3 개가 각각 칩의 단부 (A:왼쪽위, B:오른쪽위, C: 왼쪽아래, 도 1 참조) 에 존재하는 것으로 한다. 얼라인먼트 마크 (A, B, C) 의 칩내 좌표 (aij) 와 오프셋량 (fij) 이 다음과 같은 값인 경우를 생각한다.
aXA= -8 aYA= 12 aXB= 8 aYB= 12
aXC= -8 aYC= -12 (단위:㎚)
fXA= 90 fYA= 14 fXB= 42 fYB= -34
fXC= 18 fYC= 134 (단위:㎚)
이 때, 수학식 1 로부터 칩시프트량 (Fi), 칩 스케일링 (Si), 칩 로테이션 (Ri) 의 값은 다음과 같이 구해진다.
Fx= 30 Fy= 50 (단위:㎚)
Sx= -3 Sy= -5 (단위:ppm)
Rx= 3 Ry= 3 (단위:μrad)
여기에서, 칩내의 단지 1 개의 얼라인먼트 마크, 예를 들면 그룹 (A) 의 얼라인먼트 마크 (13; 도 1 참조) 의 위치정보만으로 얼라인먼트를 실시한 경우, 얼라인먼트 마크 (13) 의 위치에서 얼라인먼트 어긋남량은 0 이 되지만, 칩 중심에서의 얼라인먼트 어긋남량 (Mi), 칩 오른쪽아래 (얼라인먼트 (13) 의 대칭점) 에서의 얼라인먼트 어긋남량 (M'i) 은 다음과 같이 된다.
Mx= Fx- fXA= 30 - 90 = -60 nm
MY= FY- fYA= 50 - 14 = 36 nm
M'x= 2 X Mx= - 120 nm
M'Y= 2 X MY= 72 nm
특히, 칩 오른쪽 아래에서의 얼라인먼트 어긋남량은, 앞에 설명한 256 MDRAM 의 허용 얼라인먼트 어긋남량 0.07 ㎛ = 70 ㎚을 대폭 초과해 버리는 것을 알 수 있다.
실시예 2
다음으로, 얼라인먼트 마크의 선택방법의 제 2 실시예에 대하여 설명한다. 반도체기판 상의 모든 칩 중 몇 퍼센트를 얼라인먼트에 이용하지만, 그들의 칩을 다시 4 개 이상의 칩으로 나누는 것으로 한다. 각 칩에 배열되어 있는 얼라인먼트 마크의 수도 동일한 수이고, 각각의 그룹에 대하여 각각 1 개의 위치정보를 얻는 것으로 한다. 각각의 얼라인먼트 마크는 종래예와 마찬가지로, 칩 내에서 분산된 위치에 있는 것이 바람직하다. 또, 각 그룹에 속하는 칩도 반도체기판 상에 분산되어 있는 것이 바람직하다.
제 1 실시예와 마찬가지로, 각각의 그룹의 얼라인먼트 마크의 위치정보로부터 반도체기판 자체의 스케일링, 회전, 직교도가 구해지므로, 각 그룹에 대하여 이들 값의 평균값을 노광시에 피드백하면 된다. 또, 예를 들면 A, B, C, D 의 4 개 그룹의 얼라인먼트 마크의 위치정보 aij(i=X 또는 Y, j=A 또는 B 또는 C 또는 D)를 이용하는 경우, 각 그룹의 오프셋량 (fij) 과, 칩 시프트량 (Fi), 칩 스케일링 (Si), 칩 로테이션 (Ri) 과의 사이에는 이하의 수학식 2 와 같은 관계가 성립한다.
이것은 분명히 과잉방정식이지만, 실제의 얼라인먼트에서는, 측정오차가 들어가기 때문에 통상 공통해답은 존재하지 않는다. 이 경우에는, 보정후의 fij의 절대값이 최소가 되는 Fi, Si및 Ri의 값을 통계처리에 의해 구하면 된다.
제 1 실시예와 동일하게, 이들의 파라미터를 노광시에 렌즈투영배율, 래티클의 방향 내지 반도체기판을 지지하는 웨이퍼 스테이지의 이동동작으로 피드백함으로써, 칩내의 얼라인먼트를 정밀하게 실시할 수 있다. 단, 제 1 실시예에 비교하여, 칩 내의 측정마크수가 많기 때문에 칩내의 얼라인먼트 정밀도는 향상된다. 또, 반도체기판 상에서 얼라인먼트에 이용하는 얼라인먼트 마크의 총수가 종래예에서 칩내에 얼라인먼트 마크를 1 개 배치한 경우와 동일한 수이면, 쇼트배열 얼라인먼트도 동등한 정밀도로 실시할 수 있다.
실시예 3
다음으로, 본 발명에서의 얼라인먼트 마크의 선택방법의 제 3 실시예에 대하여 설명한다. 반도체기판 상의 모든 칩 중의 몇 퍼센트를 얼라인먼트에 이용하지만, 그들의 칩을 다시 2 개의 그룹 (A, B) 으로 나누는 것으로 한다. 각 칩에 배치되어 있는 얼라인먼트 마크수도 동일한 수이고, 각각의 그룹에 대하여 각각 1 개의 얼라인먼트 마크의 위치정보를 얻는 것으로 한다. 또, 각 그룹에 속하는 칩은 기판 상에 분산되어 배치되어 있는 것이 바람직하다.
본 실시예는 시프트량, 칩 스케일링, 칩 로테이션의 3 개의 파라미터 중 적어도 하나는 미소량으로 보정의 필요가 없는 경우에 적용된다. 여기에서는 칩 로테이션의 값이 거의 0 인 경우를 생각한다.
제 1 실시예와 마찬가지로, A, B 의 각각의 그룹의 얼라인먼트 마크의 위치정보로부터 스케일링, 회전, 직교도가 구해지므로, 각 그룹에 대하여 이들의 값의 평균값을 노광시에 피드백하면 된다. 또, 얼라인먼트 마크의 위치정보 aij(i=X 또는 Y, j=A 또는 B)를 이용하는 경우, 각 그룹의 오프셋량 (fij) 과, 칩 시프트량 (Fi), 칩 스케일링 (Si)의 사이에는 이하의 수학식 3 과 같은 관계가 성립한다. 이것은 수학식 1에서, aij=0, Ri=0 (i=X 또는 Y, j=C) 로 한 경우와 동일한 의미이다.
수학식 3에서 Fi, Si의 값이 구해진다. 제 1 실시예와 마찬가지로, 이들의 파라미터를 노광시에 렌즈투영배율 내지 반도체기판을 지지하는 웨이퍼 스테이지의 이동동작으로 피드백함으로써, 칩내의 얼라인먼트를 정밀하게 실시할 수 있다. 또, 반도체기판 상에서 얼라인먼트에 이용하는 얼라인먼트 마크의 총수는 종래예에서 칩 중에 얼라인먼트 마크를 1 개 배치한 경우와 동일한 수이면, 쇼트배열 얼라인먼트도 동등한 정밀도로 실시할 수 있다.
본 실시예에서는 칩 중의 측정마크 수를 2 개까지 줄이고 있기 때문에, 얼라인먼트 마크를 측정하는 칩 총수가 동일하면 제 1, 제 2 실시예에 비교하여 스루풋은 향상된다. 또, 일반적으로 얼라인먼트 마크의 점유면적은 100 ㎛2이상으로 매우 크지만, 칩 내의 측정마크 수를 줄임으로써, 얼라인먼트 마크의 칩내에 차지하는 면적을 감소할 수 있기 때문에, 디바이스의 고집적화도 가능해진다.
또한, 보정량이 미소 (∼0) 한 파라미터가 시프트량 또는 칩 스케일링인 경우도 동일하다. 또, 시프트량, 칩 스케일링, 칩 로테이션 중 2 개가 미소한 경우, 또는, X, Y 성분 중 일방이 미소한 경우 등은 제 2 실시예에 준한다.
본 발명에 의한 얼라인먼트 방법을 반도체장치를 제조할 때의 투영노광의 공정에 적용함으로써, 높은 스루풋을 유지하면서 칩 스케일링, 칩 로테이션을 보정하는 것이 가능해져, 반도체장치 제조공정의 신뢰성의 향상, 생산성의 향상으로 이어진다. 또, 본 발명을 적용하지 않은 경우와 비교하여 얼라인먼트 마진을 적게하는 것이 가능해져 칩크기의 소형화가 가능해진다.

Claims (3)

  1. 투영노광장치에 의해 마스크 상의 패턴을 반도체기판 상에 전사할 때에 마스크 상의 패턴과 반도체기판 상의 패턴을 얼라인먼트하는 얼라인먼트 방법에 있어서,
    얼라인먼트에 이용하는 모든 칩을 복수의 그룹으로 나누어, 각 그룹에 대하여 각각 다른 칩내 위치에 존재하는 마크를 얼라인먼트에 이용하는 것을 특징으로 하는 얼라인먼트 방법.
  2. 제 1 항에 있어서, 상기 각 그룹에 속하는 칩의 반도체기판 상에서의 위치를 분산시키고, 또한 상기 각 그룹에 대하여 칩내 위치에 존재하는 마크의 위치를 칩내에서 분산시킨 얼라인먼트 방법.
  3. 제 1 항에 있어서, 상기 각 그룹에 대한 얼라인먼트에 의해 구해진 오프셋량으로부터, 칩 내의 스케일링량 및 로테이션량의 값을 산출하여, 칩내의 중첩 어긋남의 보정에 이용하는 것을 특징으로 하는 얼라인먼트 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200058523A (ko) * 2017-09-29 2020-05-27 온투 이노베이션 아이엔씨. 리소그래피 노광 공정의 최적화를 위한 시스템 및 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289507A (ja) 2001-03-28 2002-10-04 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3609761B2 (ja) 2001-07-19 2005-01-12 三洋電機株式会社 半導体装置の製造方法
KR100519789B1 (ko) * 2003-03-20 2005-10-10 삼성전자주식회사 반도체 기판의 얼라인 방법
US6948254B2 (en) * 2003-10-27 2005-09-27 Micronic Laser Systems Ab Method for calibration of a metrology stage
CN100406846C (zh) * 2006-03-20 2008-07-30 友达光电股份有限公司 对准检测装置及对准偏移量的检测方法
CN101465311B (zh) * 2007-12-19 2011-12-07 北京北方微电子基地设备工艺研究中心有限责任公司 基片偏移的诊断及校正方法和诊断及校正装置
KR101926423B1 (ko) * 2010-02-26 2018-12-07 마이크로닉 아베 패턴 정렬을 수행하기 위한 방법 및 장치
US20120049186A1 (en) * 2010-08-31 2012-03-01 Li Calvin K Semiconductor structures
CN103811298B (zh) * 2012-11-15 2016-11-09 上海华虹宏力半导体制造有限公司 测试对准使用芯片的制作方法
KR102237751B1 (ko) 2014-12-08 2021-04-12 삼성디스플레이 주식회사 표시 장치
CN105449054B (zh) * 2015-11-11 2017-09-08 海迪科（南通）光电科技有限公司 Led芯片的精确定位方法
US10115687B2 (en) * 2017-02-03 2018-10-30 Applied Materials, Inc. Method of pattern placement correction
CN108681623A (zh) * 2018-04-11 2018-10-19 上海华虹宏力半导体制造有限公司 放置划片槽图形的方法
CN114202578A (zh) * 2020-09-18 2022-03-18 长鑫存储技术有限公司 一种晶圆的对准方法和装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4568189A (en) * 1983-09-26 1986-02-04 The United States Of America As Represented By The Secretary Of The Navy Apparatus and method for aligning a mask and wafer in the fabrication of integrated circuits
US4991962A (en) * 1989-01-04 1991-02-12 Kantilal Jain High precision alignment system for microlithography
EP0824225A3 (en) * 1989-09-26 1998-03-04 Canon Kabushiki Kaisha Alignment method
US5521036A (en) * 1992-07-27 1996-05-28 Nikon Corporation Positioning method and apparatus
DE69530757T2 (de) * 1994-01-24 2004-03-18 Asml Holding, N.V. Gitter-gitter interferometrisches ausrichtsystem
JPH08233555A (ja) * 1994-12-28 1996-09-13 Matsushita Electric Ind Co Ltd レジストパターンの測定方法及びレジストパターンの測定装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200058523A (ko) * 2017-09-29 2020-05-27 온투 이노베이션 아이엔씨. 리소그래피 노광 공정의 최적화를 위한 시스템 및 방법
KR102426485B1 (ko) * 2017-09-29 2022-07-27 온투 이노베이션 아이엔씨. 리소그래피 노광 공정의 최적화를 위한 시스템 및 방법
US11531279B2 (en) 2017-09-29 2022-12-20 Onto Innovation Inc. System and method for optimizing a lithography exposure process

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Publication number Publication date
US6084678A (en) 2000-07-04
JP3047863B2 (ja) 2000-06-05
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CN1115719C (zh) 2003-07-23
CN1209643A (zh) 1999-03-03
JPH1154404A (ja) 1999-02-26

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