JPH1154404A - アライメント方法 - Google Patents
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- JPH1154404A JPH1154404A JP9208999A JP20899997A JPH1154404A JP H1154404 A JPH1154404 A JP H1154404A JP 9208999 A JP9208999 A JP 9208999A JP 20899997 A JP20899997 A JP 20899997A JP H1154404 A JPH1154404 A JP H1154404A
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- chip
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- chips
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
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- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
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- Manufacturing & Machinery (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 高いスループットを保ちつつ高精度のチップ
内アライメントを実現できるアライメント方法を提供す
ること。 【解決手段】 投影露光装置によりマスク上のパターン
を半導体基板上に転写するときにマスク上のパターンと
半導体基板上のパターンとをアライメントするアライメ
ント方法において、アライメントに用いる全チップを複
数のグループに分け、各グループについてそれぞれ異な
るチップ内位置に存在するマークをアライメントに用い
る。さらに、各グループについてのアライメントにより
求めたオフセット量から、チップ内のスケーリング量及
びローテーション量の値を算出し、チップ内の重ね合わ
せずれの補正に用いる。
内アライメントを実現できるアライメント方法を提供す
ること。 【解決手段】 投影露光装置によりマスク上のパターン
を半導体基板上に転写するときにマスク上のパターンと
半導体基板上のパターンとをアライメントするアライメ
ント方法において、アライメントに用いる全チップを複
数のグループに分け、各グループについてそれぞれ異な
るチップ内位置に存在するマークをアライメントに用い
る。さらに、各グループについてのアライメントにより
求めたオフセット量から、チップ内のスケーリング量及
びローテーション量の値を算出し、チップ内の重ね合わ
せずれの補正に用いる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置製造用
の投影露光装置で適用するアライメント方法に関するも
のである。
の投影露光装置で適用するアライメント方法に関するも
のである。
【０００２】
【従来の技術】半導体基板に塗布したレジストにマスク
（あるいは拡大寸法マスクであるレチクル）パターンを
露光する工程において、半導体基板上のパターンとマス
クパターンとの位置合わせ（アライメント）を行う必要
がある。半導体集積回路のパターン寸法の微細化にとも
ない、各マスク層間のアライメント精度に対する要求も
非常に厳しくなってきている。一般に、アライメント精
度は最小設計寸法の１／４ないし１／３程度必要である
といわれている。これを代表的な半導体集積回路である
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）にあ
てはめると、６４ＭＤＲＡＭ（最小寸法０．３５μｍ）
では０．１０μｍ、２５６ＭＤＲＡＭ（０．２５μｍ）
では０．０７μｍ、１ＧＤＲＡＭ（０．１８μｍ）では
０．０５μｍとなり極めて厳しい。
（あるいは拡大寸法マスクであるレチクル）パターンを
露光する工程において、半導体基板上のパターンとマス
クパターンとの位置合わせ（アライメント）を行う必要
がある。半導体集積回路のパターン寸法の微細化にとも
ない、各マスク層間のアライメント精度に対する要求も
非常に厳しくなってきている。一般に、アライメント精
度は最小設計寸法の１／４ないし１／３程度必要である
といわれている。これを代表的な半導体集積回路である
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）にあ
てはめると、６４ＭＤＲＡＭ（最小寸法０．３５μｍ）
では０．１０μｍ、２５６ＭＤＲＡＭ（０．２５μｍ）
では０．０７μｍ、１ＧＤＲＡＭ（０．１８μｍ）では
０．０５μｍとなり極めて厳しい。
【０００３】ところで、アライメント精度に影響を与え
る要因は多々あり、その要因の分類の仕方も様々である
が、一つの分類の方法として、チップ間（ショット配
列）アライメントにおける要因と、チップ内アライメン
トにおける要因とを区別する方法がある。
る要因は多々あり、その要因の分類の仕方も様々である
が、一つの分類の方法として、チップ間（ショット配
列）アライメントにおける要因と、チップ内アライメン
トにおける要因とを区別する方法がある。
【０００４】図２はショット配列アライメントを説明す
るための平面模式図である。図２に示すように、ショッ
ト配列アライメントは、マスク上の複数個選択されたチ
ップに該当するエリア内に一点に設けられた計測点（ア
ライメントマーク）と、半導体基板２１の基板上ショッ
トマップ２２に上記アライメントマークに対応して設け
られているアライメントマーク２３とを正確に重ね合わ
せることを対象としたアライメント方法であり、同一エ
リア内に存在する他の点が正確に重ね合わされているか
どうかを必ずしも問題とするものではない。
るための平面模式図である。図２に示すように、ショッ
ト配列アライメントは、マスク上の複数個選択されたチ
ップに該当するエリア内に一点に設けられた計測点（ア
ライメントマーク）と、半導体基板２１の基板上ショッ
トマップ２２に上記アライメントマークに対応して設け
られているアライメントマーク２３とを正確に重ね合わ
せることを対象としたアライメント方法であり、同一エ
リア内に存在する他の点が正確に重ね合わされているか
どうかを必ずしも問題とするものではない。
【０００５】一方、図３はチップ内アライメントを説明
するための平面模式図である。図３に示すように、チッ
プ内アライメントは、マスク上の複数個選択されたチッ
プに該当するエリア内のあらゆる点あるいは少なくとも
複数設けられた計測点（アライメントマーク）と、半導
体基板２１の基板上ショットマップ３２に上記アライメ
ントマークに対応して設けられているアライメントマー
ク３３とを正確に重ね合わせることを対象としたアライ
メント方法である。
するための平面模式図である。図３に示すように、チッ
プ内アライメントは、マスク上の複数個選択されたチッ
プに該当するエリア内のあらゆる点あるいは少なくとも
複数設けられた計測点（アライメントマーク）と、半導
体基板２１の基板上ショットマップ３２に上記アライメ
ントマークに対応して設けられているアライメントマー
ク３３とを正確に重ね合わせることを対象としたアライ
メント方法である。
【０００６】ショット配列アライメントのアライメント
精度は、主に露光装置のアライメントセンサの精度やス
テージ精度の影響を受ける。一方、チップ内アライメン
トのアライメント精度は、主にプロセスによるウェハの
伸縮、レンズディストーションおよびレチクロ（マス
ク）ローテーションなどの影響を受ける。
精度は、主に露光装置のアライメントセンサの精度やス
テージ精度の影響を受ける。一方、チップ内アライメン
トのアライメント精度は、主にプロセスによるウェハの
伸縮、レンズディストーションおよびレチクロ（マス
ク）ローテーションなどの影響を受ける。
【０００７】ショット配列およびチップ内アライメント
精度の向上はいずれも重要な問題として従来から検討さ
れてきたが、２５６ＭＤＲＡＭの高集積度メモリを製造
するに当たって、特にチップ内アライメント精度の向上
が極めて重要な問題として注目されつつある。この理由
は、一定の倍率ないし回転量の誤差成分がチップ内に存
在する場合、チップサイズが大型化するほどチップ内ア
ライメントずれ量も増加するためである。
精度の向上はいずれも重要な問題として従来から検討さ
れてきたが、２５６ＭＤＲＡＭの高集積度メモリを製造
するに当たって、特にチップ内アライメント精度の向上
が極めて重要な問題として注目されつつある。この理由
は、一定の倍率ないし回転量の誤差成分がチップ内に存
在する場合、チップサイズが大型化するほどチップ内ア
ライメントずれ量も増加するためである。
【０００８】次に図４を用いて、一般的なアライメント
の方法を説明する。図４は一般的なアライメントの方法
を実施するための露光装置の断面をブロック化して示し
たものである。なお、図４中の一点鎖線は光の進行方向
を表している。
の方法を説明する。図４は一般的なアライメントの方法
を実施するための露光装置の断面をブロック化して示し
たものである。なお、図４中の一点鎖線は光の進行方向
を表している。
【０００９】半導体基板４１０は、ウェハホルダー４１
１に真空吸引によって保持されてウェハステージ４１２
に搭載される。ウェハステージ４１２は制御ユニット４
０４に制御されて、Ｘ方向、Ｙ方向、回転、上下に移動
できる。これにより、半導体基板４１０とレチクル４０
８間の相互位置を調整する。
１に真空吸引によって保持されてウェハステージ４１２
に搭載される。ウェハステージ４１２は制御ユニット４
０４に制御されて、Ｘ方向、Ｙ方向、回転、上下に移動
できる。これにより、半導体基板４１０とレチクル４０
８間の相互位置を調整する。
【００１０】初めに、レチクル合せ光学系（図示せず）
を用いてレチクル４０８を露光軸に合わせておく。次
に、投影光学系の外に設けら露光軸に対して定まった位
置にあるオフアクシス(off-axis)光学系４０７を用い
て、半導体基板４１０の位置合わせを行う。具体的に
は、まずウェハステージ４１２をオフアクシス光学系４
０７の下に移動させ、Ｈｅ−Ｎｅレーザ４０１から照射
されるアライメント入射光４１６を反射ミラー４０５、
オフアクシス光学系４０７を介して半導体基板４１０上
に形成されたアライメントマーク（図示せず）に照射
し、回析光４１７を反射ミラー４０６を介してディテク
タ４０３で検出することにより位置情報を得る。この位
置情報はアライメント信号処理ユニット４０２に処理さ
れ、制御ユニット４０４はアライメント信号処理ユニッ
ト４０２からの信号に基づいてウェハステージ４１２の
動作を制御する。従って、オフアクシス光学系４０７を
用いてウエハステージ４１２を移動させることによって
間接的にアライメントを行い、その後半導体基板４１０
を搭載したウェハステージ４１２を露光位置に移動さ
せ、レチクル４０８のパターンを半導体基板４１０に露
光する。なお、このようにオフアクシスの光学系を用い
ずに、露光用の光学系を用い、アライメント入射光とし
て露光光４１５を投影レンズ４０９を通過させてアライ
メントを行ってもよい。また、アライメント入射光とし
て広帯域波長光を用いてアライメントマークの画像を検
出してもよい。
を用いてレチクル４０８を露光軸に合わせておく。次
に、投影光学系の外に設けら露光軸に対して定まった位
置にあるオフアクシス(off-axis)光学系４０７を用い
て、半導体基板４１０の位置合わせを行う。具体的に
は、まずウェハステージ４１２をオフアクシス光学系４
０７の下に移動させ、Ｈｅ−Ｎｅレーザ４０１から照射
されるアライメント入射光４１６を反射ミラー４０５、
オフアクシス光学系４０７を介して半導体基板４１０上
に形成されたアライメントマーク（図示せず）に照射
し、回析光４１７を反射ミラー４０６を介してディテク
タ４０３で検出することにより位置情報を得る。この位
置情報はアライメント信号処理ユニット４０２に処理さ
れ、制御ユニット４０４はアライメント信号処理ユニッ
ト４０２からの信号に基づいてウェハステージ４１２の
動作を制御する。従って、オフアクシス光学系４０７を
用いてウエハステージ４１２を移動させることによって
間接的にアライメントを行い、その後半導体基板４１０
を搭載したウェハステージ４１２を露光位置に移動さ
せ、レチクル４０８のパターンを半導体基板４１０に露
光する。なお、このようにオフアクシスの光学系を用い
ずに、露光用の光学系を用い、アライメント入射光とし
て露光光４１５を投影レンズ４０９を通過させてアライ
メントを行ってもよい。また、アライメント入射光とし
て広帯域波長光を用いてアライメントマークの画像を検
出してもよい。
【００１１】アライメントマークは各チップに最低１個
配列されており、ショット配列アライメントはその中か
ら複数個のチップを用いて、それらのチップに配列され
ている１個の同じ位置にあるアライメントマークの位置
情報を得ることによって行う。一例として、以下に「S.
Slonaker, et al., SPIE 922 (1988)73p」 に記載されて
いる内容について図４を参照しながら説明する。
配列されており、ショット配列アライメントはその中か
ら複数個のチップを用いて、それらのチップに配列され
ている１個の同じ位置にあるアライメントマークの位置
情報を得ることによって行う。一例として、以下に「S.
Slonaker, et al., SPIE 922 (1988)73p」 に記載されて
いる内容について図４を参照しながら説明する。
【００１２】各チップにアライメントマークが一個ずつ
配置されているとき、半導体基板４１０上の１０チップ
以上のマークの位置情報により、シフト、スケーリン
グ、回転、直交度が求められる。これらのパラメータを
露光時に半導体基板４１０を保持するウェハステージ４
１２の移動動作にフィードバックすることによりショッ
ト配列のアライメントを精度よく行うことができる。
配置されているとき、半導体基板４１０上の１０チップ
以上のマークの位置情報により、シフト、スケーリン
グ、回転、直交度が求められる。これらのパラメータを
露光時に半導体基板４１０を保持するウェハステージ４
１２の移動動作にフィードバックすることによりショッ
ト配列のアライメントを精度よく行うことができる。
【００１３】また、各チップにアライメントマークが複
数個配置されているとき、各チップ内のマークの位置情
報により、チップスケーリング（倍率）、チップローテ
ーションが求められる。Ｘ、Ｙ両方向に対してこれらの
パラメータを求めるためには、チップ内に最低３個、精
度を考慮した場合は４個以上のアライメントマークの位
置を測定する必要がある。各々のアライメントマークは
チップ内で分散した位置に存在することが望ましい。こ
れらのパラメータを露光時に、レンズ投影倍率、レチク
ル４０８の回転方向、ないし半導体基板４１０を保持す
るウェハステージ４１２の移動動作へフィードバックす
ることにより、チップ内のアライメントを精度良く行う
ことができる。
数個配置されているとき、各チップ内のマークの位置情
報により、チップスケーリング（倍率）、チップローテ
ーションが求められる。Ｘ、Ｙ両方向に対してこれらの
パラメータを求めるためには、チップ内に最低３個、精
度を考慮した場合は４個以上のアライメントマークの位
置を測定する必要がある。各々のアライメントマークは
チップ内で分散した位置に存在することが望ましい。こ
れらのパラメータを露光時に、レンズ投影倍率、レチク
ル４０８の回転方向、ないし半導体基板４１０を保持す
るウェハステージ４１２の移動動作へフィードバックす
ることにより、チップ内のアライメントを精度良く行う
ことができる。
【００１４】
【発明が解決しようとする課題】従来のアライメント方
法では、以下のような問題がある。
法では、以下のような問題がある。
【００１５】まず、ショット配列アライメントでは、チ
ップ内の１個のアライメントマークの位置情報によりア
ライメントを行うので、この位置情報からはチップ単体
自体の倍率および回転情報、すなわちチップスケーリン
グ（倍率）、チップローテーションを算出することがで
きない。
ップ内の１個のアライメントマークの位置情報によりア
ライメントを行うので、この位置情報からはチップ単体
自体の倍率および回転情報、すなわちチップスケーリン
グ（倍率）、チップローテーションを算出することがで
きない。
【００１６】特に、アライメントマークが通常チップの
端部に配置されることから生ずる問題を図５（ａ）、
（ｂ）を参照して説明する。図５（ａ）に示すように、
現工程チップ５１と前工程チップ５２との間にチップス
ケーリングが存在する場合、チップ内の１点、すなわち
○印で示すアライメントマーク５３、５４の位置情報に
基づいてのみアライメントを行うのであるから、チップ
スケ一リングが存在することが判別できない。従って、
○印で示すアライメントマーク５３、５４を重ねること
によってアライメントを行うと、×印で示すチップ重心
にオフセット（偏り）が生じてしまう。また、図５
（ｂ）に示すように、現工程チップ５７と前工程チップ
５８との間にチップローテーションが存在する場合、チ
ップ内の１点、すなわち○印で示すアライメントマーク
５９、６０の位置情報に基づいてのみアライメントを行
うのであるから、チップスケ一リングが存在することが
判別できない。従って、○印で示すアライメントマーク
５９、６０を重ねることによってアライメントを行う
と、×印で示すチップ重心にオフセット（偏り）が生じ
てしまう。
端部に配置されることから生ずる問題を図５（ａ）、
（ｂ）を参照して説明する。図５（ａ）に示すように、
現工程チップ５１と前工程チップ５２との間にチップス
ケーリングが存在する場合、チップ内の１点、すなわち
○印で示すアライメントマーク５３、５４の位置情報に
基づいてのみアライメントを行うのであるから、チップ
スケ一リングが存在することが判別できない。従って、
○印で示すアライメントマーク５３、５４を重ねること
によってアライメントを行うと、×印で示すチップ重心
にオフセット（偏り）が生じてしまう。また、図５
（ｂ）に示すように、現工程チップ５７と前工程チップ
５８との間にチップローテーションが存在する場合、チ
ップ内の１点、すなわち○印で示すアライメントマーク
５９、６０の位置情報に基づいてのみアライメントを行
うのであるから、チップスケ一リングが存在することが
判別できない。従って、○印で示すアライメントマーク
５９、６０を重ねることによってアライメントを行う
と、×印で示すチップ重心にオフセット（偏り）が生じ
てしまう。
【００１７】一方、チップ内アライメントの場合は、チ
ップ内の複数個のアライメントマークの位置情報により
アライメントを行うので、上述した問題は生じないが、
マーク数が増える分アライメントに要する時間が増大
し、結果としてスループット（処理能力）が低下する。
例えば、チップ内４個のアライメントマークでアライメ
ントを行う場合、１個で行うのに比べてアライメントに
かかる時間は４倍になる。その結果として、８インチ基
板で２５６ＭＤＲＡＭサイズのチップを露光する場合の
スループットは、チップ内アライメントマーク１個では
５５枚／ｈであるのに対し、チップ内アライメントマー
ク４個では２６枚／ｈに低下する。
ップ内の複数個のアライメントマークの位置情報により
アライメントを行うので、上述した問題は生じないが、
マーク数が増える分アライメントに要する時間が増大
し、結果としてスループット（処理能力）が低下する。
例えば、チップ内４個のアライメントマークでアライメ
ントを行う場合、１個で行うのに比べてアライメントに
かかる時間は４倍になる。その結果として、８インチ基
板で２５６ＭＤＲＡＭサイズのチップを露光する場合の
スループットは、チップ内アライメントマーク１個では
５５枚／ｈであるのに対し、チップ内アライメントマー
ク４個では２６枚／ｈに低下する。
【００１８】本発明はかかる問題点にかんがみてなされ
たものであり、その目的は高いスループットを保ちつつ
高精度のチップ内アライメントを実現できるアライメン
ト方法を提供することにある。
たものであり、その目的は高いスループットを保ちつつ
高精度のチップ内アライメントを実現できるアライメン
ト方法を提供することにある。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、投影露光装置によりマスク上のパ
ターンを半導体基板上に転写するときにマスク上のパタ
ーンと半導体基板上のパターンとをアライメントするア
ライメント方法において、アライメントに用いる全チッ
プを複数のグループに分け、各グループについてそれぞ
れ異なるチップ内位置に存在するマークをアライメント
に用いることを特徴とする。
に、本発明によれば、投影露光装置によりマスク上のパ
ターンを半導体基板上に転写するときにマスク上のパタ
ーンと半導体基板上のパターンとをアライメントするア
ライメント方法において、アライメントに用いる全チッ
プを複数のグループに分け、各グループについてそれぞ
れ異なるチップ内位置に存在するマークをアライメント
に用いることを特徴とする。
【００２０】この方法によれば、従来のショット配列ア
ライメントと同数のマークを用いることによって、従来
のショット配列アライメントと同等の精度でアライメン
トを行うことができる。
ライメントと同数のマークを用いることによって、従来
のショット配列アライメントと同等の精度でアライメン
トを行うことができる。
【００２１】この方法において、各グループに属するチ
ップの半導体基板上での位置を分散させ、かつチップ内
位置に存在するマークの位置を各グループについてチッ
プ内で分散させれば、より精度の高いアライメントを行
うことができる。
ップの半導体基板上での位置を分散させ、かつチップ内
位置に存在するマークの位置を各グループについてチッ
プ内で分散させれば、より精度の高いアライメントを行
うことができる。
【００２２】さらに、各グループについてのアライメン
トにより求めたオフセット量から、チップ内のスケーリ
ング量及びローテーション量の値を算出し、チップ内の
重ね合わせずれの補正に用いることによって、高いスル
ープットを保ちつつ、チップスケーリング、チップロー
テーションを補正することが可能となる。
トにより求めたオフセット量から、チップ内のスケーリ
ング量及びローテーション量の値を算出し、チップ内の
重ね合わせずれの補正に用いることによって、高いスル
ープットを保ちつつ、チップスケーリング、チップロー
テーションを補正することが可能となる。
【００２３】
【発明の実施の形態】本発明では、アライメントに用い
る全チップを複数のグループに分け、各々のグループに
ついて各々異なる位置に存在するアライメントマークを
ショット配列アライメントに用いることを特徴とする。
また、各々のグループについてのショット配列アライメ
ントにより求められたオフセット量より、チップ内のス
ケーリング量及びローテーション量の値を算出し、チッ
プ内重ね合わせずれの補正に用いることを特徴とする。
る全チップを複数のグループに分け、各々のグループに
ついて各々異なる位置に存在するアライメントマークを
ショット配列アライメントに用いることを特徴とする。
また、各々のグループについてのショット配列アライメ
ントにより求められたオフセット量より、チップ内のス
ケーリング量及びローテーション量の値を算出し、チッ
プ内重ね合わせずれの補正に用いることを特徴とする。
【００２４】以下、図面を参照しながら、より具体的な
実施例について説明する。
実施例について説明する。
【００２５】
【実施例】実施例１ 図１に本発明のアライメント方法による、アライメント
マークの選択方法の第１の実施例を示す。図１に示すよ
うに、半導体基板１１上の全チップの内、何割かをアラ
イメントに用いるが、それらのチップをさらに、Ａ、
Ｂ、Ｃの３つのグループに分けるものとする。各チップ
にはアライメントマークが３個それぞれ同じ位置に配置
されているが、グループＡ、Ｂ、Ｃ、は各々そのグルー
プについて１個のアライメントマークの位置情報を得る
ものとする。すなわち、図１において、Ａグループに属
するチップでは○印で示す位置のアライメントマーク１
３から位置情報を得るものとし、Ｂグループに属するチ
ップでは△印で示す位置のアライメントマーク１４から
位置情報を得るものとし、Ｃグループに属するチップで
は×印で示す位置のアライメントマーク１５から位置情
報を得るものとする。各々のグループで位置情報を得る
アライメントマーク１３、１４、１５は従来例と同様、
同一チップ内で分散した位置にあることが望ましい。ま
た、各グループに属するチップも、半導体基板１１上で
それぞれ分散した位置にあることが望ましい。
マークの選択方法の第１の実施例を示す。図１に示すよ
うに、半導体基板１１上の全チップの内、何割かをアラ
イメントに用いるが、それらのチップをさらに、Ａ、
Ｂ、Ｃの３つのグループに分けるものとする。各チップ
にはアライメントマークが３個それぞれ同じ位置に配置
されているが、グループＡ、Ｂ、Ｃ、は各々そのグルー
プについて１個のアライメントマークの位置情報を得る
ものとする。すなわち、図１において、Ａグループに属
するチップでは○印で示す位置のアライメントマーク１
３から位置情報を得るものとし、Ｂグループに属するチ
ップでは△印で示す位置のアライメントマーク１４から
位置情報を得るものとし、Ｃグループに属するチップで
は×印で示す位置のアライメントマーク１５から位置情
報を得るものとする。各々のグループで位置情報を得る
アライメントマーク１３、１４、１５は従来例と同様、
同一チップ内で分散した位置にあることが望ましい。ま
た、各グループに属するチップも、半導体基板１１上で
それぞれ分散した位置にあることが望ましい。
【００２６】各々のグループのアライメントマークの位
置情報から、各グループについて、スケーリング、回
転、直交度が求められる。これらのパラメータは各グル
ープについて理想的にはまったく同等の値であり、実際
には各グループについての測定結果の平均の値を露光時
にフィードバックさせればよい。この動作は従来例と同
様である。すなわち、従来例では、アライメントに用い
る複数のチップ内の同一の位置にあるアライメントマー
クを用いてショット配列アライメントを行っていたが、
本発明では、アライメントに用いる全チップを複数のグ
ループに分け、各々のグループについて異なる位置に存
在するマークをショット配列アライメントに用いてい
る。
置情報から、各グループについて、スケーリング、回
転、直交度が求められる。これらのパラメータは各グル
ープについて理想的にはまったく同等の値であり、実際
には各グループについての測定結果の平均の値を露光時
にフィードバックさせればよい。この動作は従来例と同
様である。すなわち、従来例では、アライメントに用い
る複数のチップ内の同一の位置にあるアライメントマー
クを用いてショット配列アライメントを行っていたが、
本発明では、アライメントに用いる全チップを複数のグ
ループに分け、各々のグループについて異なる位置に存
在するマークをショット配列アライメントに用いてい
る。
【００２７】また、アライメントマークの位置情報によ
り、各々のグループについてのオフセット量（アライメ
ントマークにおけるシフト量）も求められる。チップシ
フト量は、チップ中心におけるオフセット量と同義であ
るので、チップスケーリングないしチップローテーショ
ンが存在する場合にはオフセット量はグループによって
異なる。各グループのオフセット量と、チップシフト量
とチップスケーリングとチップローテーションとの間に
は以下の数１のような関係が成り立つ。
り、各々のグループについてのオフセット量（アライメ
ントマークにおけるシフト量）も求められる。チップシ
フト量は、チップ中心におけるオフセット量と同義であ
るので、チップスケーリングないしチップローテーショ
ンが存在する場合にはオフセット量はグループによって
異なる。各グループのオフセット量と、チップシフト量
とチップスケーリングとチップローテーションとの間に
は以下の数１のような関係が成り立つ。
【００２８】
【数１】 ｆij：オフセット量＝アライメントマーク位置における
シフト量（単位：ｎｍ） Ｆi ：チップシフト量（ｎｍ） Ｓi ：チップスケーリング（ｐｐｍ） Ｒi ：チップローテーション（μｒａｄ） ａij：アライメントマークのチップ内座標（ｎｍ） （ｉ＝Ｘ ｏｒ Ｙ， ｊ＝Ａ ｏｒ Ｂ ｏｒ Ｃ） ここでチップローテーションの定義は時計回りを正とし
た。また、Ｘ軸の回転量（ＲY ）をチップローテショ
ン、Ｙ軸の回転量とＸ軸の回転量との差（Ｒx −ＲY ）
をチップ直交度と呼ぶことが多いが、ここでは各々の軸
についての回転量を求めそれぞれをチップローテーショ
ンと定義した。さらに、チップスケーリング、チップロ
ーテーションの値は各グループについて全く同じ値であ
るという状態を仮定した。
シフト量（単位：ｎｍ） Ｆi ：チップシフト量（ｎｍ） Ｓi ：チップスケーリング（ｐｐｍ） Ｒi ：チップローテーション（μｒａｄ） ａij：アライメントマークのチップ内座標（ｎｍ） （ｉ＝Ｘ ｏｒ Ｙ， ｊ＝Ａ ｏｒ Ｂ ｏｒ Ｃ） ここでチップローテーションの定義は時計回りを正とし
た。また、Ｘ軸の回転量（ＲY ）をチップローテショ
ン、Ｙ軸の回転量とＸ軸の回転量との差（Ｒx −ＲY ）
をチップ直交度と呼ぶことが多いが、ここでは各々の軸
についての回転量を求めそれぞれをチップローテーショ
ンと定義した。さらに、チップスケーリング、チップロ
ーテーションの値は各グループについて全く同じ値であ
るという状態を仮定した。
【００２９】ａijは定数であり、ｆijは各グループのア
ライメントにより求められる。よって数１により、Ｆi
Ｓi Ｒi も求められる。よって、これらのパラメータを
露光時にレンズ投影倍率、レチクルの回転方向、ないし
半導体基板を保持するステージの移動動作へフィードバ
ックすることにより、チップ内のアライメントを精度良
く行うことができる。また、半導体基板上でアライメン
トに用いるアライメントマークの総数が従来でチップ内
にアライメントマークを１個配置した場合と同数であれ
ば、ショット配列アライメントも同等の精度で行うこと
ができる。
ライメントにより求められる。よって数１により、Ｆi
Ｓi Ｒi も求められる。よって、これらのパラメータを
露光時にレンズ投影倍率、レチクルの回転方向、ないし
半導体基板を保持するステージの移動動作へフィードバ
ックすることにより、チップ内のアライメントを精度良
く行うことができる。また、半導体基板上でアライメン
トに用いるアライメントマークの総数が従来でチップ内
にアライメントマークを１個配置した場合と同数であれ
ば、ショット配列アライメントも同等の精度で行うこと
ができる。
【００３０】次に、このアライメント方法を２５６ＭＤ
ＲＡＭを想定して、実際に数値を用いて説明する。チッ
プ面積が１６ｍｍ×２４ｍｍであり、Ａ、Ｂ、Ｃ、の各
グループのアライメントマーク３個がそれぞれチップの
端部（Ａ：左上、Ｂ：右上、Ｃ：左下、図１参照）に存
在するものとする。アライメントマークＡ、Ｂ、Ｃのチ
ップ内座標ａijとオフセット量ｆijが次のような値であ
る場合を考える。 ａXA＝−８ ａYA＝１２ ａXB＝８ ａYB＝１２ ａXC＝−８ ａYC＝−１２（単位 ｎｍ） ｆXA＝９０ ｆYA＝１４ ｆXB＝４２ ｆYB＝−３
４ ｆXC＝１８ ｆYC＝１３４ （単位 ｎｍ） このとき、数１よりチップシフト量Ｆi 、チップスケー
リングＳi 、チップローテーションＲi の値は次のよう
に求められる。
ＲＡＭを想定して、実際に数値を用いて説明する。チッ
プ面積が１６ｍｍ×２４ｍｍであり、Ａ、Ｂ、Ｃ、の各
グループのアライメントマーク３個がそれぞれチップの
端部（Ａ：左上、Ｂ：右上、Ｃ：左下、図１参照）に存
在するものとする。アライメントマークＡ、Ｂ、Ｃのチ
ップ内座標ａijとオフセット量ｆijが次のような値であ
る場合を考える。 ａXA＝−８ ａYA＝１２ ａXB＝８ ａYB＝１２ ａXC＝−８ ａYC＝−１２（単位 ｎｍ） ｆXA＝９０ ｆYA＝１４ ｆXB＝４２ ｆYB＝−３
４ ｆXC＝１８ ｆYC＝１３４ （単位 ｎｍ） このとき、数１よりチップシフト量Ｆi 、チップスケー
リングＳi 、チップローテーションＲi の値は次のよう
に求められる。
【００３１】 ＦX ＝３０ ＦY ＝５０ （単位 ｎｍ） ＳX ＝−３ ＳY ＝−５ （単位 ｐｐｍ） ＲX ＝３ ＲY ＝３ （単位 μｒａｄ） ここで、チップ内のただ１個のアライメントマーク、例
えばグループＡのアライメントマーク１３（図１参照）
の位置情報だけでアライメントを行った場合、アライメ
ントマーク１３の位置においてアライメントずれ量は０
となるが、チップ中心におけるアライメントずれ量Ｍ
i 、チップ右下（アライメントマーク１３の対称点）に
おけるアライメントずれ量Ｍ' iは次のようになる。
えばグループＡのアライメントマーク１３（図１参照）
の位置情報だけでアライメントを行った場合、アライメ
ントマーク１３の位置においてアライメントずれ量は０
となるが、チップ中心におけるアライメントずれ量Ｍ
i 、チップ右下（アライメントマーク１３の対称点）に
おけるアライメントずれ量Ｍ' iは次のようになる。
【００３２】 ＭX ＝ＦX −ｆXA＝３０−９０＝−６０ｎｍ ＭY ＝ＦY −ｆYA＝５０−１４＝ ３６ｎｍ Ｍ' X＝２×ＭX ＝−１２０ｎｍ Ｍ' Y＝２×ＭY ＝ ７２ｎｍ 特に、チップ右下におけるアライメントずれ量は、先に
説明した２５６ＭＤＲＡＭの許容アライメントずれ量
０．０７μｍ＝７０ｎｍを大幅に越えてしまうことがわ
かる。
説明した２５６ＭＤＲＡＭの許容アライメントずれ量
０．０７μｍ＝７０ｎｍを大幅に越えてしまうことがわ
かる。
【００３３】実施例２ 次に、アライメントマークの選択方法の第２の実施例に
ついて説明する。半導体基板上の全チップの内何割かを
アライメントに用いるが、それらのチップをさらに４つ
以上のグループに分けるものとする。各チップに配置さ
れているアライメントマークの数も同数であり、各々の
グループについてそれぞれ１個の位置情報を得るものと
する。各々のアライメントマークは従来例と同様、チッ
プ内で分散した位置にあることが望ましい。また、各グ
ループに属するチップも半導体基板上に分散しているこ
とが望ましい。
ついて説明する。半導体基板上の全チップの内何割かを
アライメントに用いるが、それらのチップをさらに４つ
以上のグループに分けるものとする。各チップに配置さ
れているアライメントマークの数も同数であり、各々の
グループについてそれぞれ１個の位置情報を得るものと
する。各々のアライメントマークは従来例と同様、チッ
プ内で分散した位置にあることが望ましい。また、各グ
ループに属するチップも半導体基板上に分散しているこ
とが望ましい。
【００３４】第１の実施例と同様、各々のグループのア
ライメントマークの位置情報より半導体基板自体のスケ
ーリング、回転、直交度が求められるので、各グループ
についてこれらの値の平均値を露光時にフィードバック
すればよい。また、例えばＡ、Ｂ、Ｃ、Ｄの４つのグル
ープのアライメントマークの位置情報ａij（ｉ＝Ｘｏｒ
Ｙ， ｊ＝Ａ ｏｒ Ｂ ｏｒ Ｃ ｏｒ Ｄ）を用
いる場合、各グループのオフセット量ｆijと、チップシ
フト量Ｆi 、チップスケーリングＳi 、チップローテー
ションＲi との間には以下の数２のような関係が成り立
つ。
ライメントマークの位置情報より半導体基板自体のスケ
ーリング、回転、直交度が求められるので、各グループ
についてこれらの値の平均値を露光時にフィードバック
すればよい。また、例えばＡ、Ｂ、Ｃ、Ｄの４つのグル
ープのアライメントマークの位置情報ａij（ｉ＝Ｘｏｒ
Ｙ， ｊ＝Ａ ｏｒ Ｂ ｏｒ Ｃ ｏｒ Ｄ）を用
いる場合、各グループのオフセット量ｆijと、チップシ
フト量Ｆi 、チップスケーリングＳi 、チップローテー
ションＲi との間には以下の数２のような関係が成り立
つ。
【００３５】
【数２】 これは過剰方程式に他ならないが、実際のアライメント
においては、測定誤差が入るため通常は共通解は存在し
ない。この場合には、補正後のｆijの絶対値が最小とな
るようなＦi 、Ｓi 、およびＲi の値を統計処理により
求めればよい。
においては、測定誤差が入るため通常は共通解は存在し
ない。この場合には、補正後のｆijの絶対値が最小とな
るようなＦi 、Ｓi 、およびＲi の値を統計処理により
求めればよい。
【００３６】第１の実施例と同様、これらのパラメータ
を露光時にレンズ投影倍率、レチクルの方向、ないし半
導体基板を保持するウェハステージの移動動作にフィー
ドバックすることにより、チップ内のアライメントを精
度よく行うことができる。ただし、第１の実施例に比較
して、チップ内の測定マーク数が多いためチップ内のア
ライメント精度は向上する。また、半導体基板上でアラ
イメントに用いるアライメントマークの総数が従来例で
チップ内にアライメントマークを１個配置した場合と同
数であれば、ショット配列アライメントも同等の精度で
行うことができる。
を露光時にレンズ投影倍率、レチクルの方向、ないし半
導体基板を保持するウェハステージの移動動作にフィー
ドバックすることにより、チップ内のアライメントを精
度よく行うことができる。ただし、第１の実施例に比較
して、チップ内の測定マーク数が多いためチップ内のア
ライメント精度は向上する。また、半導体基板上でアラ
イメントに用いるアライメントマークの総数が従来例で
チップ内にアライメントマークを１個配置した場合と同
数であれば、ショット配列アライメントも同等の精度で
行うことができる。
【００３７】実施例３ 次に、本発明におけるアライメントマークの選択方法の
第３の実施例について説明する。半導体基板上の全チッ
プの内何割かをアライメントに用いるが、それらのチッ
プをさらに２つのグループ（Ａ、Ｂ）に分けるものとす
る。各チップに配置されているアライメントマーク数も
同数であり、各々のグループについてそれぞれ１個のア
ライメントマークの位置情報を得るものとする。また、
各グループに属するチップは基板上に分散して配置して
いることが望ましい。
第３の実施例について説明する。半導体基板上の全チッ
プの内何割かをアライメントに用いるが、それらのチッ
プをさらに２つのグループ（Ａ、Ｂ）に分けるものとす
る。各チップに配置されているアライメントマーク数も
同数であり、各々のグループについてそれぞれ１個のア
ライメントマークの位置情報を得るものとする。また、
各グループに属するチップは基板上に分散して配置して
いることが望ましい。
【００３８】本実施例はシフト量、チップスケーリン
グ、チップローテーションの３つのパラメータの内少な
くとも１つは微少量であり補正の必要がない場合に適用
される。ここではチップローテーションの値がほぼ０で
ある場合を考える。
グ、チップローテーションの３つのパラメータの内少な
くとも１つは微少量であり補正の必要がない場合に適用
される。ここではチップローテーションの値がほぼ０で
ある場合を考える。
【００３９】第１の実施例と同様、Ａ、Ｂの各々のグル
ープのアライメントマークの位置情報よりスケーリン
グ、回転、直交度が求められるので、各グループについ
てこれらの値の平均値を露光時にフィードバックすれば
よい。また、アライメントマークの位置情報ａij（ｉ＝
Ｘ ｏｒ Ｙ， ｊ＝Ａ ｏｒ Ｂ）を用いる場合、各
グループのオフセット量ｆijとシフト量Ｆi 、チップス
ケーリングＳi の間には以下の数３のような関係が成り
立つ。これは数１において、ａij＝０，Ｒi ＝０（ｉ＝
Ｘ ｏｒ Ｙ， ｊ＝Ｃ）とした場合と同義である。
ープのアライメントマークの位置情報よりスケーリン
グ、回転、直交度が求められるので、各グループについ
てこれらの値の平均値を露光時にフィードバックすれば
よい。また、アライメントマークの位置情報ａij（ｉ＝
Ｘ ｏｒ Ｙ， ｊ＝Ａ ｏｒ Ｂ）を用いる場合、各
グループのオフセット量ｆijとシフト量Ｆi 、チップス
ケーリングＳi の間には以下の数３のような関係が成り
立つ。これは数１において、ａij＝０，Ｒi ＝０（ｉ＝
Ｘ ｏｒ Ｙ， ｊ＝Ｃ）とした場合と同義である。
【００４０】
【数３】 数３よりＦi 、Ｓi の値が求められる。第１の実施例と
同様、これらのパラメータを露光時にレンズ投影倍率な
いし半導体基板を保持するウェハステージの移動動作に
フィードバックすることにより、チップ内のアライメン
トを精度良く行うことができる。また、半導体基板上で
アライメントに用いるアライメントマークの総数は従来
例でチップ内にアライメントマークを１個配置した場合
と同数であれば、ショット配列アライメントも同等の精
度で行うことができる。
同様、これらのパラメータを露光時にレンズ投影倍率な
いし半導体基板を保持するウェハステージの移動動作に
フィードバックすることにより、チップ内のアライメン
トを精度良く行うことができる。また、半導体基板上で
アライメントに用いるアライメントマークの総数は従来
例でチップ内にアライメントマークを１個配置した場合
と同数であれば、ショット配列アライメントも同等の精
度で行うことができる。
【００４１】本実施例においてはチップ内の測定マーク
数を２個まで減らしているため、アライメントマークを
測定するチップ総数が同じであれば第１、第２の実施例
に比較してスループットは向上する。また、一般にアラ
イメントマークの占有面積は１００μｍ2 以上と非常に
大きいが、チップ内の測定マーク数を減らすことによ
り、アライメントマークのチップ内に占める面積を減少
することができるため、デバイスの高集積化も可能とな
る。
数を２個まで減らしているため、アライメントマークを
測定するチップ総数が同じであれば第１、第２の実施例
に比較してスループットは向上する。また、一般にアラ
イメントマークの占有面積は１００μｍ2 以上と非常に
大きいが、チップ内の測定マーク数を減らすことによ
り、アライメントマークのチップ内に占める面積を減少
することができるため、デバイスの高集積化も可能とな
る。
【００４２】なお、補正量が微少（〜０）であるパラメ
ータがシフト量あるいはチップスケーリングである場合
も同様である。また、シフト量、チップスケーリング、
チップローテーションの内２つが微少である場合、ある
いはＸ、Ｙ成分の内一方が微少である場合等は第２の実
施例に準ずる。
ータがシフト量あるいはチップスケーリングである場合
も同様である。また、シフト量、チップスケーリング、
チップローテーションの内２つが微少である場合、ある
いはＸ、Ｙ成分の内一方が微少である場合等は第２の実
施例に準ずる。
【００４３】
【発明の効果】本発明によるアライメント方法を半導体
装置を製造する際の投影露光の工程に適用することによ
り、高いスループットを保ちつつチップスケーリング、
チップローテーションを補正することが可能となり、半
導体装置の製造工程における、信頼性の向上、生産性の
向上につながる。また、本発明を適用しない場合と比較
してアライメントマージンを少なくすることが可能とな
り、チップサイズの小型化が可能となる。
装置を製造する際の投影露光の工程に適用することによ
り、高いスループットを保ちつつチップスケーリング、
チップローテーションを補正することが可能となり、半
導体装置の製造工程における、信頼性の向上、生産性の
向上につながる。また、本発明を適用しない場合と比較
してアライメントマージンを少なくすることが可能とな
り、チップサイズの小型化が可能となる。
【図１】本発明による第１の実施例におけるアライメン
トマークの選択方法を示す図である。
トマークの選択方法を示す図である。
【図２】ショット配列アライメントを示す平面模式図で
ある。
ある。
【図３】チップ内アライメントを示す平面模式図であ
る。
る。
【図４】一般的なアライメント方法を実施する露光装置
のブロック図である。
のブロック図である。
【図５】（ａ）、（ｂ）は前工程・現工程間でチップス
ケーリングないしチップローテーションが存在する場合
にチップ重心のオフセットが生じることを説明する図で
ある。
ケーリングないしチップローテーションが存在する場合
にチップ重心のオフセットが生じることを説明する図で
ある。
１１、２１、３１ 半導体基板 １２、２２、３２ 基板上ショットマップ １３、１４、１５ アライメントマーク
Claims (3)
- 【請求項１】 投影露光装置によりマスク上のパターン
を半導体基板上に転写するときにマスク上のパターンと
半導体基板上のパターンとをアライメントするアライメ
ント方法において、 アライメントに用いる全チップを複数のグループに分
け、各グループについてそれぞれ異なるチップ内位置に
存在するマークをアライメントに用いることを特徴とす
るアライメント方法。 - 【請求項２】 前記各グループに属するチップの半導体
基板上での位置を分散させ、かつ前記各グループについ
てチップ内位置に存在するマークの位置をチップ内で分
散させた、請求項１に記載のアライメント方法。 - 【請求項３】 前記各グループについてのアライメント
により求めたオフセット量から、チップ内のスケーリン
グ量及びローテーション量の値を算出し、チップ内の重
ね合わせずれの補正に用いることを特徴とする請求項１
に記載のアライメント方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9208999A JP3047863B2 (ja) | 1997-08-04 | 1997-08-04 | アライメント方法 |
| TW087112786A TW429409B (en) | 1997-08-04 | 1998-08-03 | Alignment method |
| KR1019980031684A KR100271048B1 (ko) | 1997-08-04 | 1998-08-04 | 얼라인먼트 방법 |
| CN98117136A CN1115719C (zh) | 1997-08-04 | 1998-08-04 | 对准方法 |
| US09/129,124 US6084678A (en) | 1997-08-04 | 1998-08-04 | Method of alignment between mask pattern and wafer pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9208999A JP3047863B2 (ja) | 1997-08-04 | 1997-08-04 | アライメント方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1154404A true JPH1154404A (ja) | 1999-02-26 |
| JP3047863B2 JP3047863B2 (ja) | 2000-06-05 |
Family
ID=16565640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9208999A Expired - Fee Related JP3047863B2 (ja) | 1997-08-04 | 1997-08-04 | アライメント方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6084678A (ja) |
| JP (1) | JP3047863B2 (ja) |
| KR (1) | KR100271048B1 (ja) |
| CN (1) | CN1115719C (ja) |
| TW (1) | TW429409B (ja) |
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| US6916743B2 (en) | 2001-07-19 | 2005-07-12 | Sanyo Electric Co., Ltd. | Semiconductor device and method for manufacturing thereof |
| CN108681623A (zh) * | 2018-04-11 | 2018-10-19 | 上海华虹宏力半导体制造有限公司 | 放置划片槽图形的方法 |
| JP2020506433A (ja) * | 2017-02-03 | 2020-02-27 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | パターン配置補正方法 |
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| US6948254B2 (en) * | 2003-10-27 | 2005-09-27 | Micronic Laser Systems Ab | Method for calibration of a metrology stage |
| CN100406846C (zh) * | 2006-03-20 | 2008-07-30 | 友达光电股份有限公司 | 对准检测装置及对准偏移量的检测方法 |
| CN101465311B (zh) * | 2007-12-19 | 2011-12-07 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 基片偏移的诊断及校正方法和诊断及校正装置 |
| KR101798678B1 (ko) * | 2010-02-26 | 2017-11-16 | 마이크로닉 아베 | 패턴 정렬을 수행하기 위한 방법 및 장치 |
| US20120049186A1 (en) * | 2010-08-31 | 2012-03-01 | Li Calvin K | Semiconductor structures |
| CN103811298B (zh) * | 2012-11-15 | 2016-11-09 | 上海华虹宏力半导体制造有限公司 | 测试对准使用芯片的制作方法 |
| KR102237751B1 (ko) | 2014-12-08 | 2021-04-12 | 삼성디스플레이 주식회사 | 표시 장치 |
| CN105449054B (zh) * | 2015-11-11 | 2017-09-08 | 海迪科（南通）光电科技有限公司 | Led芯片的精确定位方法 |
| WO2019067809A2 (en) * | 2017-09-29 | 2019-04-04 | Rudolph Technologies, Inc. | SYSTEM AND METHOD FOR OPTIMIZING LITHOGRAPHIC EXPOSURE METHOD |
| CN114202578A (zh) * | 2020-09-18 | 2022-03-18 | 长鑫存储技术有限公司 | 一种晶圆的对准方法和装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4991962A (en) * | 1989-01-04 | 1991-02-12 | Kantilal Jain | High precision alignment system for microlithography |
| EP0420574A3 (en) * | 1989-09-26 | 1992-04-22 | Canon Kabushiki Kaisha | Alignment system |
| US5521036A (en) * | 1992-07-27 | 1996-05-28 | Nikon Corporation | Positioning method and apparatus |
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| JPH08233555A (ja) * | 1994-12-28 | 1996-09-13 | Matsushita Electric Ind Co Ltd | レジストパターンの測定方法及びレジストパターンの測定装置 |
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1997
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