KR100229006B1 - 칩형 복합전자부품 - Google Patents

Abstract

본 발명에 관한 칩형 복합전자부품은, 절연기판(1)과 이 기판(1)상에 형성된 공통전극(2)과, 이 공통전극(2)으로부터 간격을 두고 상기 기판(1)상에 형성된 복수의 개별전극(3a∼3h)과, 각각이 각 개별전극(3a∼3h)과 공통전극(2)과의 사이에 끼워 장치된 복수의 전자소자(4a∼4e)를 구비하고 있다.

공통전극(2) 및 개별전극(3a∼3h)의 각각은, 최외층으로서 도금에 의한 땜납층을 구비하고 있다. 각 전자소자(4a∼4e)의 직류저항은 47㏀이상이며, 공통전극(2)의 땜납층의 층 두께는, 상기 각 개별전극(3a∼3h)의 땜납층의 층 두깨의 2.9배 이하이다.

Description

[발명의 명칭]

칩형 복합전자부품

[기술분야]

본 발명은, 공통전극 및 복수의 개별전극과, 각 개별전극과 공통전극과의 사이에 끼워 장치된 복수의 전자소자를 구비하는 칩형 복합 전자부품에 관한 것이다.

[배경기술]

칩형 복합전자부품의 구체예로서는, 복수의 저항소자를 포함하는 복합저항기나, 복수의 콘덴서 소자를 포함하는 커패시터나, 복수의 다이오드소자를 포함하는 복합 다이오드등이 있다.

이중 전형적인 복합저항기는, 단일의 절연기판상과 이 기판상에 형성된 공통전극과, 이 공통전극으로부터 간격을 두고 상기 기판상에 형성된 복수의 개별전극과, 각각이 각 개별 전극과 상기 공통전극과의 사이에 끼워 장치된 복수의 저항소자(저항막)을 구비하고 있다.

그리고, 상기 공통전극 및 개별전극의 각각은, 은-팔라듐합금으로 이루어지는 후막층과, 후막층상에 도금된 니켈층과, 니켈층상에 도금된 땜납층에 의해 형성되어 있다.

이상의 구성을 갖는 종래의 칩형복합저항기에서는, 일반적으로 저항막에 의해 구성되는 저항기는 저항치가 커짐에 따라, 공통전극의 니켈층 및 땜납층의 층 두께가, 각 개별전극의 니켈층 및 땜납층의 층 두께가, 각 개별전극의 니켈층 및 땜납층의 층 두께와 비교하여 극단적으로 커진다. 이러한 것은, 제7도의 표에 있어서, 「교반판 없음」의 난을 참조하면 이해 할 수 있다.

즉, 제7도의 표에 있어서의 「교반판 없음」의 난은, 다수의 종래의 칩형 복합 저항기에 대해, 상이한 저항치의 저항기마다 공통전극에 있어서의 땜납층의 층 두께(평균치)의 개별전극에 있어서의 땜납층의 층 두께(평균치)에 대한 비율 및, 공통전극에 있어서의 땜납층의 두께(평균치)에 대한 비율 및, 공통전극에 있어서의 니켈층의 층 두께(평균치)의 개별전극에 있어서의 니켈층의 층두께(평균치)에 대한 비율을 기재하고 있다.

이것에 의하면, 저항기의 저항치가 10㏀의 경우, 공통전극의 땜납층의 층 두께는 개별전극의 땜납층의 층 두께의 2.20배이며, 공통전극의 니켈층의 층 두께는 개별전극의 니켈층의 층 두께의 2.78배이다. 저항기의 저항치가 47㏀의 경우, 공통전극의 땜납층의 층 두께는 개별전극의 땜납층의 층 두께의 3.04배이며, 공통전극의 니켈층의 층 두께는 개별전극의 니켈층의 층두께의 3.44배이다. 또, 저항기의 저항치가 100㏀의 경우. 공통전극의 땜납층의 층 두께는 개별전극의 땜납층의 층 두께의 5.02배이며, 공통전극의 니켈층의 층 두께는 각 개별전극의 니켈층의 층 두께는 4.29배 였었다.

이와같은 결과가 얻어지는 것은, 주로 이하의 두가지 이유의 상승적작용에 의한 것으로 생각된다. 먼저 첫째로, 도금에 의해 니켈층 및 땜납층을 형성하는 프로세스에 있어서, 동시에 도금처리하는 다수의 칩형 복합저항기의 니켈층 및 땜납층의 형성속도에, 개체에 의한 편차가 크고, 형성속도가 늦은 칩형 복합저항기의 니켈층 및 땜납층의 층 두께를 규정의 크기로 하려고 하는 결과, 형성속도가 빠른 칩형 복합저항기의 니켈층 및 층 두께가 과도하게 커진다.

둘째로, 저항치가 큰 저항기에 접속된 개별전극쪽이 니켈층 및 땜납층이 형성되기 어려우므로, 개별전극의 니켈층 및 땜납층의 층 두께를 규정의 크기로 하려고 하는 결과, 저항치가 극히 작은 공통전극의 니켈층 및 땜납층의 층 두께가 과도하게 커진다.

종래의 칩형 복합저항기에서는, 소자의 직류저항이 큰 경우, 공통전극의 땜납층의 층 두께가 대단히 커지므로, 공통전극을 기판의 랜드에 땜납페이스트등을 사용하여 납땜하는 경우, 땜납내에 수소가스가 기포로 되어 잔류하여 땜납표면에 커다란 요철이 생긴다고 하는 문제가 있었다. 즉, 납땜시에, 공통전극의 땜납층이 용융하여 땜납층에 흡수저장되어 있는 수소가스가 발생한다.

이 수소가스는, 땜납층의 층 두께가 작은 경우 땜납내에 잔류함이 없이, 땜납이 용융되어있는 동안에 외부로 빠져나가고 만다. 그러나, 땜납층의 층 두께가 큰 경우, 땜납층의 깊은 위치에서 발생한 수소가스는, 땜납이 고화하기까지 완전히 빠져나오지 못하고 땜납내에 잔류되고 만다.

이와같이 땜납내에 수소가스가 기포로되어 잔류하여 공통전극상의 땜납표면에 커다란 요철이 생기면, 예컨대 땜납표면의 광의반사에 의해 칩형 복합전자부품의 존재의 유무, 위치, 자세등을 자동검출하는 경우, 착오검출의 원인으로 된다. 또, 납땜불량을 유발하는 것으로도 되어 바람직 하지 못하다.

또, 종래의 칩형 복합전자부품에서는 소자의 직류저항이 큰 경우, 공통전극의 니켈층의 층 두께가 극히 커지므로, 납땜후의 온도변동에 의해 니켈층이 열 응력을 받아 변형되어 후막층을 들어올리게 됨에 따라, 후막층을 파괴하고 마는 경우가 있었다.

[발명의 개시]

본 발명은, 상기의 종래예의 문제점을 감안하여 제안된 것으로서, 납땜후의 공통전극상의 땜납표면에 커다란 요철이 생기지 않은 칩형 복합전자부품을 제공하는 것을 그 목적으로 하고 있다.

또한 본 발명의 다른 목적은, 니켈층의 열 변형에 의해 후막층이 파괴됨이 없는 칩형 복합전자부품을 제공하는 것에 있다.

본 발명의 제1측면에 의하면, 절연기판과 이 기판상에 형성된 공통전극과, 이 공통전극으로 부터 간격을 두고 상기 기판상에 형성된 복수의 개별전극과, 각각이 각 개별전극과 상기 공통전극과의 사이에 끼워 장치된 복수의 전자소자를 구비하고, 상기 공통전극 및 개별전극의 각각은, 최외층으로서 도금에 의한 땜납층을 구비하는 구성의 칩형 복합전자부품에 있어서, 상기 각 전자소자의 직류저항이 47㏀이상이며, 상기 공통전극의 땜납층의 층 두께가, 상기 각 개별전극의 땜납층의 층 두께의 2.9배 이상인 것을 특징으로하는, 칩형 복합전자부품이 제공된다.

이상의 구성에 의하면, 각 전자소자의 직류저항이 비교적 큰 것에 비해, 공통전극의 땜납층의 층 두께가 각 개별전극의 층 두께의 2.9배 이하로 억제되어 있으므로, 개별전극의 땜납층의 층 두께를 소정의 크기로 해도 공통전극의 땜납층의 층 두께가 극단적으로 커지는 일은 없다. 이 때문에, 칩형 복합전자부품을 기판상의 소정위치에 탑재하고, 칩형 복합전자부품의 공통전극과, 기판의 랜드를 땜납페이스트등을 사용하여 납땜하는 경우에, 땜납재에 수소가스가 기포로 되어 잔류하지 않고, 땜납표면에 커다란 요철이 생기는 일이 없다.

즉, 납땜시에 땜납페이스트와 함께 공통전극의 땜납층이 용융하고 땜납층에 흡수저장되어 있는 수소가스가 발생하나, 이 수소가스는 땜납층의 층 두께가 작으므로 땜납내에 잔류함이 없이 땜납이 용융하고 있는 동안에 외부에 빠져 나가고 만다. 이와같이, 땜납내에 수소가스가 기포로 되어 잔류하지 않고, 따라서, 공통전극상의 땜납표면에 커다란 요철이 생기지 않으므로, 예컨대, 땜남표면의 광의 반사에 의해 칩형 복합전자부품의 존재의 유무, 위치, 자세 등을 자동검출하는 경우에 착오검출의 원인으로 되는 일이 없다.

한편, 본 발명의 제 2측면에 의하면, 절연기판과 이 기판상에 형성된 공통전극과, 이 공통전극으로부터 간격을 두고 상기 기판상에 형성된 복수의 개별전극과, 각각이 각 개별전극과 상기 공통전극과의 사이에 끼워 장치된 복수의 전자소자를 구비하고, 상기 공통전극 및 개별전극의 각각은, 도금에 의한 니켈층을 구비하는 구성의 칩형 복합전자부품에 있어서, 상기 각 전자소자의 직류저항이 47㏀이상이며, 상기 공통전극의 니켈층의 층 두께가, 상기 각 개별전극의 니켈층의 층 두께의 3.2배 이하인 것을 특징으로하는, 칩형 복합전자부품이 제공된다.

이상의 구성에 의하면, 각 전자소자의 직류저항이 비교적 큰것에 비해 공통전극의 니켈층의 층 두께가, 각 개별전극의 니켈층의 층 두께의 3.2배 이하로 억제되어 있으므로, 개별전극의 니켈층의 층 두께를 소정의 크기로 해도, 공통전극의 니켈층의 층 두께가 극단적으로 커지는 일은 없다. 따라서, 납땜후의 온도 변동에 의해 니켈층이 열응력을 받아서 변형되어, 후막층을 들어올려서 파괴하고 만다고 하는 일은 없다.

본 발명이 적절한 실시예에 의하면, 상기 전자소자는 서로 저항치가 동등한 저항기이다.

그러나, 상기 각 전자소자는 충분히 충전된 때의 직류저항이 47㏀이상인 커패시터라도 무방하다. 이 경우, 커패시터의 충전전하가 없으면, 직류저항은 거의 0이나, 완전히 충전되면 직류저항은 거의 무한대이다. 따라서, 땜납층의 도금시에, 커패시터는 커다란 직류저항을 가질 수 있다고 생각되므로, 본 발명의 적용범위내 이다.

혹은 각 전자 소자는 반대방향의 직류저항이 47㏀이상인 다이오드로 해도 무방하다. 다이오드의 경우, 순 방향의 직류저항은 거의 0이나, 반대방향의 직류저항은 거의 무한대이다. 따라서, 땜납층의 도금시에 다이오드는 커다란 직류저항을 가질 수 있다고 생각되므로 본 발명의 적용범위내 이다. 다이오드의 구체예로서는 리드레스 다이오드가 있다.

[도면의 간단한 설명]

제1도는 본 발명에 관한 칩형 복합전자부품의 평면도.

제2도는 동 복합전자부품의 등가 회로도.

제3a도는 동 복합전자부품에 있어서의 공통단자부의 단면도.

제3b도는 동 복합전자부품에 있어서의 개별전극의 단면도.

제4a도 및 b도는 동 복합전자부품의 공통단자부에 있어서의 납땜 전후의 단면도.

제5도는 본 발명에 관한 칩형 복합전자부품의 제조에 사용되는 도금용 바렐장치의 도금바렐 개략단면도.

제6도는 동 도금바렐장치의 개략 외관 사시도.

제7도는 본 발명에 관한 칩형 복합전자부품의 공통단자부의 땜납층의 층두께와, 개별전극의 땜납층의 층두께와의 비를 종래의 칩형 복합전자부품과의 대비에 있어서 나타내는 표.

[발명을 실시하기 위한 최상의 형태]

이하, 본 발명의 바람직한 실시예를, 도면을 참조하면서, 구체적으로 설명한다. 제 1도에 있어서, 기판(1)의 표면에는 공통전극(2)과, 복수의 개별전극(3a∼3h)및 복수의 저항막(4a∼4e)이 형성되어 있다. 기판(1)은, 세라믹등의 절연재료로 구성되며, 예컨대 대략 장방형의 형상을 가질 수 있다. 단, 기판(1)의 형상은 한정적은 아니다.

공통전극(2)은, 벨트형상 본체부(5)와, 이 벨트형상 본체부(5)의 양단에 위치하는 공통단자부(6a, 6b)를 구비하고 있다. 공통전극(2)의 벨트형상 본체부(5)는, 기판(1)의 폭 방향 중앙부에 위치하는 동시에, 기판(1)의 길이방향에 따라 그 양단 부근까지 뻗어 있다. 공통전극(2)의 한쪽의 공통단자부(6a)(이하 「제 1공통단자부」라한다)는, 벨트형상 본체부(5)에 겹쳐지도록 형성되고, 기판(1)한쪽의 길이 가장자리부(이하 「제 1길이 가장자리부」라한다)를 넘어서 뒷면까지 뻗어있다(제 4도(a)참조).

공통전극(2)의 다른쪽의 공통단자부(6b)(이하 「제 2공통단자부」라한다)는, 벨트형상 본체부(5)와 일체로 형성되어있고, 벨트형상 본체부(5)로부터 기판(1) 다른쪽의 길이 가장자리부(이하 「제 2길이 가장자리부」라한다)를 넘어서 뒷면까지 뻗는다(도시하지 않으나, 제 4도(a)에 나타내는 제 1공통단자부(6a)와 동일).

복수의 개별전극(3a∼3h)은, 기판(1)의 제 1길이 가장자리부 근방에 배치된 제 1그룹의 개별전극(3a∼3d)과, 기판(1)이 제 2길이 가장자리부 근방에 배치된 제 2그룹의 개별전극(3e∼3h)으로 분리되어있다. 제 1그룹의 개별전극(3a∼3d)은, 기판(1)의 길이방향 일정간격마다 제 1공통단자부(6a)와 평행으로 배치되어 있고, 기판(1)의 제 1길이 가장자리부를 넘어서 뒷면까지 뻗어 있다(도시하지 않으나, 제 4도(a)에 나타내는 제 1공통단자부(6a)와 동일).

동일하게, 제 2그룹의 개별전극(3e∼3h)도, 기판(1)의 길이 방향 일정간격마다 제 2공통 단자부(6b)와 평행하게 배치되어 있고, 기판(1)의 제 2길이 가장자리부를 넘어서 뒷면까지 뻗어있다(도시하지 않으나, 제 4도에(a)에 나타내는 제 1공통단자부(6a)와 동일).

제 1그룹에 있어서의 개별전극(3a)은 공통전극(2)의 제 2공통단자부(6b)에 대해 기판(2)의 횡단방향으로 정열 배치 되어 있다. 동일하게, 제 2그룹에 있어서의 개별전극(3h)은 공통전극(2)의 제 1공통단자부(6a)에 대해 정열배치되어 있다. 더욱이, 제 1그룹에 있어서의 개별전극(3b∼3d)은 제 2그룹에 있어서의 개별전극(3e∼3g)에 대해 각각 정열 배치되어 있다.

저항막(4a)은, 공통전극(2)의 벨트형상 본체부(5)와 제 1그룹에 있어서의 개별전극(3a)에 겹쳐지도록 형성되어 있다. 동일하게, 저항막(4e)은, 공통전극(2)의 벨트형상 본체부(5)와 제 2그룹에 있어서의 개별전극(3h)에 겹쳐지도록 형성되어 있다.

또한, 저항막(4b, 4c, 4d)은, 각각 제 2그룹에 있어서의 개별전극(3b, 3c, 3d)과 제 2그룹에 있어서의 개별전극(3e, 3f, 3g)에 겹쳐지고, 중앙에 있어서 공통전극(2)의 벨트형상 본체부(5)에 겹쳐지도록 형성되어 있다.

제 2도는, 상기 칩형 복합전자부품의 등가회로를 나타낸다. 이등가회로는 복수의 저항(R1∼R8)와, 복수의 단자(11a∼11j)를 구비한다. 저항기 (R1∼R4)의 일단은 단자(11a∼11j)에 접속되어있다. 저항기(R1∼R8)의 하단은 단자(11e∼11f)에 접속되어 있다. 단자(11a∼11d)는 제 1그룹에 있어서의 개별전극(3a∼3d)에 의해 각각 구성되고, 단자(11e∼11h)는 제 2그룹에 있어서의 개별전극(3e∼3h)에 의해 각각 구성된다.

또, 단자(11e)는 공통전극(2)의 제 1공통단자부(6a)에 의해 구성되고, 단자(11f)는 제 2공통단자부(6b)에 의해 구성된다. 또한 저항기(R1 및 R8)는 각각 저항막(4a 및 4e)에 의해 구성되고, 저항기(R2∼R7)는 공통전극(2)의 벨트형상 본체부(5)에 의해 분할되는 저항막(4b∼4d)에 의해 구성되어 있다. 도시의 실시예에 있어서는, 저항기(R1∼R8)의 저항치는 각각 100㏀이다.

공통전극(2)의 제 1공통단자부(6a)는, 제 3도(A)에 도시한바와 같이, 기판(1)상에 형성된 은-팔라듐합금으로 이루어지는 후막층(13a)과, 후막층(13a)상에 도금된 니켈층(14a)과, 니켈층(14a)과, 니켈층(14a)상에 도금된 땜납층(15a)(주석-납 합금)으로 구성되어 있다. 이 구조는, 제 2공통단자부(6b)에 대해서도 동일하다, 단, 공통전극(2)의 벨트형상 본체부는 은-팔라듐합금으로부터 후막층(제 3도(A)의 후막층(13a)과 동일)만에 의해 구성되어 있다.

또, 상기 개별전극(3a)은, 제 3도(B)에 도시한 바와 같이, 기판(1)상에 형성된 은-팔라듐합금으로 이루어지는 후막층(13b)과, 후막층(13b)상에 도금된 니켈층(14b)과, 니켈층(14b)상에 도금된 땜납층(15b)(주석-납 합금)에 의해 구성되어있다. 이 구조는 다른 개별전극(3b∼3h)에 대해서도 동일하다.

도시의 실시예에 있어서는, 각 공통단자부(6a, 6b)의 땜납층(15b)의 층 두께(t1)는, 각 개별전극(3a∼3h)의 땜납층(15b)의 층 두께(t2)의 2.68배이다. 또, 각 공통단자부(6a, 6b)의 니켈층(14a)의 층 두께(t3)는, 각 개별전극(3a∼3h)의 니켈층(14b)의 층두께(t4)의 2.93배이다.

제 1도에 가상선으로 도시한 바와 같이, 각 개별전극(3a∼3h) 및 각 공통단자(6a, 6b)는, 공통전극(2)의 벨트형상 본체부(5)와 함께, 절연체로 이루어지는 보호층(7)에 의해 부분적으로 피복되어 있다. 따라서, 공통전극(2)의 벨트형상 본체부(5)와 같이, 각 개별전극(3a∼3h)과 각 공통단자부(6a∼6b)의 보호층(7)에 의해 피복된 부분은, 니켈 및 땜납에 의한 도금은 행해져 있지 않고, 후막층(13a, 13b)만이 형성되어 있다. 제 3도(A)및 제 3도(B)는, 제 1공통단자부(6a)및 개별전극(3a)의 보호층(7)에 의해 피복되어 있지 않는 부분의 단면을 나타내고 있다.

이와같이, 각 공통단자부(6a∼6b)에 대한 땜납층(15a)의 층 두께(t1)가, 각 개별전극(3a∼3h)에 대해서의 땜납층(15b)의 층 두께(t2)의 2.68배로 비교적 작고, 종래의 칩형 복합전자부품의 경우와 비교하여 반 정도이다. 따라서, 칩형 복합전자부품을 별도 기판에 탑재하여 납땜했을때에, 각 공통 단자부(6a, 6b)의 땜납표면에 기포에 의한 커다란 요철이 생기는 일이 없다.

보다 구체적으로 설명하면, 제 4도(A)및 제 4도(B)에 도시한 바와같이, 기판(1)의 예컨대 제 1공통단자부(6a)를 별도기판(16)의 랜드부(17)상에 적재하고, 예컨대 솔더페이스트(18)를 사용하여 납땜하면, 제 1공통단자부(6a)의 땜잡층(15a)이 용융하여 솔더페이스트(18)와 일체화한다. 이때, 땜납층(15a)에 흡수저장되어있는 수소가 수소가스로서 발생한다. 이 수소가스는 솔더페이스트(18)가 용융상태시에 외부에 빠질려고 한다. 그러나, 땜납층(15a)의 층 두께가 크면 땜납층(15a)의 하부에서 발생한 수소가스가 솔더페이스트(18)의 고화까지에 빠져나오지 못하고, 솔더페이스트(18)의 내부에 기포로 되어서 잔류하고 만다. 이 기포때문에, 종래의 칩형 복합전자부품에서는 솔더페이스트(18)의 표면, 즉 공통단자부(6a)상의 땜납표면에 커다란 요철이 생겨 있었다.

이에 대해, 본 실시예에서는 땜납층(15a)의 층 두께가 종래보다도 작게 설정되어 있으므로 발생한 수소가스가, 솔더페이스트(18)가 고화되기까지에 충분히 빠져나오고 만다. 이 결과, 잔류기포에 의해 솔더페이스트(18)의 표면, 즉 공통단자부(6a)상의 땜납표면에 커다란 요철이 생기는 일이 없다.

이와같이 공통단자부(6a)에 요철이 형성되는 것을 회피할 수 있으므로, 예컨대, 솔 페이스트(18)의 표면(공통단자부(6a)의 땜납 표면)의 광의 반사에 의해 칩형 복합전자부품의 존재유무, 위치, 자세 등을 자동검출하는 것과 같은 경우에, 착오검출의 원인으로 되는 일은 없다. 또 니켈층(14a)의 층 두께가(t3)가, 니켈층(14b)의 층 두께(t4)의 2.93배로 비교적 작기 때문에(종래의 칩형 복합전자부품의 경우와 비교하여 3/4정도), 납땜후의 온도 변동에 의해 니켈층(14a)이 열 응력을 받아 변형하고, 후막층(13a)을 들어올려서 후막층(13a)을 파괴하고 만다고 하는 일이 없다.

본 실시예의 칩형 복합전자부품에 있어서의 니켈층(14a, 14b)이나, 땜납층(15a, 15b)은, 제 5도 및 제 6도에 개략적으로 예사하는 도금용 바렐장치에 의해 도금처리 함으로써 순조롭게 형성된다. 이 도금용 바렐장치는, 도금용 바렐본체(21)의 내부에, 예컨대 5매의 교반판(22a∼22e)을 구비하고 있다. 이들 각 교반판(22a∼22e)은 도금용 바렐본체(21)의 회전중심과 교반판(22a∼22e) 중심을 통과하는 직선으로 직교하는 직선에 대하여 소정각도 경사하고 있다.

구체적으로 설명하면, 제 5도에 도시한 바와같이, 예컨대 교반판(22a)은, 도금용 바렐본체(21)의 회전중심(a)과 예컨대 교반판(22a) 중심(b)을 통과하는 직선(c)으로 직교하는 직선(d)에 대하여 각도(θ)만큼만 경사하고 있다. 이 경사각도(θ)는, 다른 교반판(22b∼22e)에 대해서도 동일하다, 또한, 바렐본체(21)에는 다수의 구멍(도시않음)이 형성되어 있고, 도금액이 바렐본체(21)내에 침입할 수 있도록 되어있다.

도금처리를 행함에 있어서는, 도금용 바렐본체(21)에 다수의 칩형 복합전자부품을 스틸숏이나 세라믹볼과 함께 투입하고, 바렐본체(21)를 도금액(니켈도금용의 도금액 또는 땜납도금용의 도금액)에 침지한다. 이 상태로, 바렐본체(21)를 제 5도에 도시하는 화살표시(A) 방향으로 회전시키면, 중력에 의해 도금용 바렐본체(21)의 하부에 괴인 칩형 복합전자부품이 스틸숏이나 세라믹볼과 함께 교반판(22a∼22e)에 의해 퍼 올려져 충분히 교반됨에 따라, 칩형 복합전자부품이나 스틸숏이나 세라믹 볼이 층 형상으로 분리되고 마는 일이 없다.

이 결과, 도금용 바렐본체(21)내의 다수의 칩형 복합전자부품의 니켈층(14a, 14b)이나 땜납층(15a, 15b)의 형성속도에, 개체에 의한 편차가 거의 없어진다. 즉, 형성속도가 비교적 늦은 칩형 복합전자부품의 니켈층(14a, 14b)이나 땜납층(15a, 15b)의 층 두께를 규정의 크기로 하여도, 형성속도가 비교적 빠른 칩형 복합전자부품의 니켈층(14a, 14b)이나 땜납층(15a, 15b)의 층 두께가 과도하게 커진다고 하는 일이 없다.

또, 각각의 칩형 복합전자부품에 대해 검토한 경우, 저항치가 큰 저항막(4a∼4e)에 접속된 개별전극(3a∼3h)쪽이 니켈층(14b)이나 땜납층(15b)이 형성되기 어렵다. 그러나, 바렐본체(21)에 있어서의 교반판(22a∼22e)에 의한 교반작용에 의해, 개별전극(3a∼3h)의 니켈층(14b)이나 땜납층(15b)의 층두께를 규정의 크기로 해도, 저항치가 극히 작은 공통전극(2)의 니켈층(14a)이나 땜납층(15a)의 층 두께가 비정상적으로 커진다고 하는 일이 없다.

비교를 위하여, 제 5도 및 제 6도에 도시하는 도금용 바렐장치와, 교반판을 구비하고 있지 않은 별도의 도금용 바렐장치를 사용하여, 각각에 대해 다수의 칩형 복합전자부품의 니켈층(14a, 14b)및 땜납층(15a, 15b)을 도금하였다.

이어서, 공통전극(2)의 니켈층(14a)의 층 두께의 평균과 각 개별전극(3a∼3h)을 니켈층(14b)의 층 두께의 평균으로 나누어 비율을 계산하였다. 동일하게, 공통전극(2)의 땜납층(15a)의 층 두께 평균을 각 개별전극(3a∼3h)의 땜납층(15b)의 층 두께의 평균으로 나누어 비율을 계산하였다. 이상의 비교는, 10㏀, 47㏀ 및 100㏀으로 상이한 저항치를 가진 저항막(4a∼4e)의 각각에 대해 행하였다. 그 결과는 제7도에 도시한 바와 같다.

제 7도로 알 수 있듯이, 교반판(22a∼22e)을 구비한 도금용 바렐장치를 사용하면, 땜납층에 대해서는 저항기(R1∼R8)(제 2도)의 저항치가 10㏀의 경우는 2.33이며, 47㏀의 경우는 2.37이며, 100㏀의 경우는 2.68였었다. 또, 니켈층에 대해서는 저항기(R1∼R8)의 저항치가 10㏀의 경우는 2.35이며, 47㏀의 경우는 3.20이며, 100㏀의 경우는 2.93였었다.

이에 대하여, 교반판을 구비하지 않는 도금 바렐장치를 사용하는 경우에는, 저항기(R1∼R8)의 저항치가 47㏀이상으로 되면, 저항기(R1∼R8)에 접속되는 개별전극(3a∼3h)에 있어서의 땜납층(15b)의 막 두께가에 대해 공통전극(2)에 있어서의 땜납층(15a)의 막 두께가 부당하게 커지는 경향이 있고, 동일한 것이 니켈층(14a, 14b)에 대해서도 적용된다.

이와같이, 교반판(22a∼22e)을 구비한 도금용 바렐장치를 사용함으로써, 저항기(R1∼R8)의 저항치가 47㏀이상으로 또한 공통전극(2)의 땜납층(15a)의 층 두께가 개별전극(3a∼3h)의 땜납층(15b)의 층 두께의 2.9배 이내인 칩형 복합전자부품을 수율 높게 얻을 수 있다.

또, 저항기(R1∼R8)의 저항치가 47㏀이상으로 또한 공통전극(2)의 니켈층(14a)의 층 두께가 개별전극(3a∼3h)의 니켈층(14b)의 층 두께의 3.2배 이내인 칩형 복합전자부품을 수율 높게 얻을 수 있다.

상기 실시예에서는, 개별전극(3a∼3h)과 공통전극(2)과의 사이에 각각 끼워 장치된 소자가, 저항막(4a∼4e)으로 이루어지는 서로 저항치가 동등한 저항기(R1∼R8)이다. 그러나, 저항기 (R1∼R8)의 저항치는 반드시 서로 동등하지 않아도 무방하며, 최소의 저항치가 47㏀ 이상이면 된다.

또, 개별전극(3a∼3h)과 공통전극(2)과의 사이에 각각 끼워장치되는 소자는, 충분히 충전되었을 때의 직류저항이 47㏀이상인 커패시터나 혹은 반대방향의 직류저항이 47㏀이상인 다이오드라도 무방하다. 커패시터나 극성에 의해 직류저항이 47㏀이상이라는 것은 아니나, 충전상태나 극성에 의해 직류저항이 47㏀이상의 높은 저항으로 된다.

따라서, 공통전극(2)과 개별전극(3a∼3h)에 있어서의 도금층의 층 두께에 차가 생긴다. 교반차(22a∼22e)을 구비한 상기 도금용 바렐장치를 사용하여 니켈층(14a, 14b)및 땜납층(15a, 15b)을 도금함으로써 이 차가 축소된다.

Claims (7)

1. 이 기판상에 형성된 공통전극과,

   이 공통전극으로 부터 간격을 두고 상기 기판상에 형성된 복수의 개별전극과,

   각각이 각 개별전극과 공통전극과의 사이에 끼워 장치된 복수의 전자소자를 구비하고,

   상기 공통전극 및 개별전극의 각각은, 최외층으로서 도금에 의한 땜납층을 구비하는 구성의 칩형 복합전자부품에 있어서,

   상기 각 전자소자의 직류저항이 47㏀이상이며, 상기 공통전극의 땜납층의 층 두께가, 상기 각 개별전극의 층 두께의 2.9배 이하인 것을 특징으로 하는 칩형 복합전자부품.
2. 제 1 항에 있어서, 상기 전자소자는 저항기인것을 특징으로하는 칩형 복합전자부품.
3. 제 2 항에 있어서, 상기 모든 저항기는 서로 저항치가 동일하게 설정되어 있는 것을 특징으로하는 칩형 복합전자부품.
4. 제 1 항에 있어서, 상기 각 전자소자는 충분히 충전되었을 때의 직류저항이 47㏀ 이상인 커패시터인 것을 특징으로 하는 칩형 복합 전자부품.
5. 제 1 항에 있어서, 상기 각 전자소자는 반대방향의 직류저항이 47㏀이상인 다이오드인것을 특징으로하는 칩형 복합전자부품.
6. 제 1 항에 있어서, 상기 공통전극 및 개별전극의 각각은, 도금에 의한 니켈층을 구비하고 있고, 상기 공통전극의 니켈층의 층 두께가 상기 각 개별전극의 니켈층의 층 두께의 3.2배 이하인 것을 특징으로 하는 칩형 복합전자부품.
7. 절연기판과,

   이 기판상에 형성된 공통전극과,

   이 공통전극으로부터 간격을 두고 상기 기판상에 형성된 복수의 개별전극과,

   각각이 각 개별전극과 상기 공통전극과의 사이에 끼워장치된 복수의 전자소자를 구비하고,

   상기 공통전극 및 개별전극의 각각은, 도금에 의한 니켈층을 구비하는 구성의 칩형 복합전자부품에 있어서,

   상기 각 전자소자의 직류저항이 47㏀ 이상이며, 상기 공통전극의 니켈층의 층 두께가, 상기 각 개별전극의 니켈층의 층 두께의 3.2배 이하인 것을 특징으로하는 칩형 복합전자부품.