KR0168687B1 - 수평 래스터 폭 제어 장치 - Google Patents

수평 래스터 폭 제어 장치 Download PDF

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KR0168687B1
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기타오카 다카시
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Abstract

수평 편향 회로 유닛의 출력과 희망 수평 래스터 신호간의 차를 표시하는 차 신호는 A/D 변환기에 의해 상기 차 신호에 대응하는 디지털 신호로 변환된다. 변환된 디지털 신호는 디지털 신호 처리기로 출력된다. 디지털 신호 처리기는 디지털 연산에 의해 래스터 폭의 피이드백 제어를 수행한다. 디지털 신호 처리기는 상기 연산의 결과 신호를 D/A 변환기로 출력하는데, 상기 D/A 변환기에선 상기 결과 신호는 아나로그 결과 신호로 변환된다. 아나로그 신호는 편향 요크에 공급되어질 전원이 제어되는 수평 편향 회로 유닛으로 보내진다.

Description

수평 래스터 폭 제어 장치
제1도는 본 발명의 실시예에 따른 수평 래스터 폭 제어 장치(horizontal raster width controlling apparatus)의 구성을 도시한 블록도.
제2도는 수평 편향 전압(+B)을 나타낸 신호(+Bref)와 수평동기 신호(fH)간의 관계를 도시한 그래프.
제3도는 유저가 희망하는 수평 래스터 폭이 중앙값(center value)일시에 전압(+B)과 수평 동기 주파수(fH)간의 관계를 도시한 그래프.
제4도는 유저가 희망하는 수평 래스터 폭이 각기 최소값, 중앙값, 최대값일시에 전압(+B)과 수평 동기 주파수(fH)간의 관계를 도시한 그래프.
제5도는 DSP의 수평 래스터 폭을 제어하는 알고리즘의 메인 루틴(main routine)을 도시한 흐름도.
제6도는 수평 래스터 폭 제어의 서브루틴(SUB1)의 단계를 도시한 흐름도.
제7도는 수평 래스터 폭 제어의 서브루틴(SUB2)의 단계를 도시한 흐름도.
제8도는 비교기 및 수평 편향 전압 제어 장치의 회로도.
제9도는 대기-상태시 비교기로 입력되거나 또는 비교기로부터 출력된 신호의 파형도.
제10도는 전원이 턴 온된 직후에 비교기로 입력되거나 또는 비교기로부터 출력된 신호의 파형도.
제11도는 D/A변환기로부터의 출력 전압과 수평 동기 신호간의 관계를 도시한 그래프.
제12도는 핀쿠션(pincushion) 왜곡 정정이 수행된 경우의 수평 편향 전압, 수평 편향행 회로 유닛의 출력 단자로부터 출력된 전압, 수직 동기 신호, A/D 변환기의 샘플링 및 홀딩 펄스(sampling and holding pulses) 도시도.
제13도는 A/D 변환기의 샘플링 및 홀딩이 수직 동기 신호의 타이밍에 수행되는 경우의 래스터 및 핀쿠션 정정 도시도.
제14도는 A/D 변환기의 샘플링 및 홀딩이 수직 동기 신호의 1/2 싸이클 만큼 지연되는 타이밍에 수행되는 경우의 래스터 및 핀쿠션 정정 도시도.
제15도는 DSP로부터 출력된 포물선형 정정파 신호(paraboic corrective wave signal) 및 주파수가 변화될시에 DSP로부터 출력된 전압을 도시한 그래프.
제16도는 종래의 수평 래스터 폭 제어 장치의 구성을 도시한 블록도.
* 도면의 주요부분에 대한 부호의 설명
1 : 수평 출력 초우크 변압기 2 : 수평 출력 트랜지스터
3 : 덤퍼 다이오드 4 : 편향 요크
9 : 저역 통과 필터 10 : 차동 증폭기
11 : 수평 편향 전압 제어 장치
[발명의 배경]
[발명의 분야]
본 발명은 음극선관(Cathode Ray Tube; CRT)이 장착된 디스플레이 장치의 수평 래스터 폭(horizontal raster width)을 제어하는 수평 래스터 폭 제어 장치에 관한 것이다.
[관련기술의 설명]
제16도는 종래의 수평 래스터 폭 제어 장치의 구성을 도시한 블록도이다. 제16도에서, 참조부호 숫자 1은 수평 출력 초우크 변압기(horizontal output choke transformer)를 나타내며, 2는 수평 출력 트랜지스터를 나타내며, 3은 덤퍼 다이오드(dumpe diode)를 나타내며, 4는 CRT의 편향 요크를 나타내며, 5는 편향 요크(4)와 공진을 하는 캐패시터를 나타내며, 6은 공진용 보조 에너지(supplemental energy)를 공급하는 캐패시터를 나타내며, 7은 수평 출력 초우크 변압기(1)의 2차 권선의 출력 전압을 정류하는 다이오드를 나타내며, 8은 평활화하기 위한 캐패시터를 나타내며, 9는 다이오드(7) 및 캐패시터(8)에 있어 정류되고 평활화된 전압의 리플(ripple)을 제거하는 저역 통과 필터를 나타내며, 10은 D/A 변환기(제16도에는 도시되지 않음)로부터의 수평 래스터 폭 제어 신호와 저역 통과 필터(9)로부터 출력된 래스터 폭 피이드백 신호간의 차를 나타낸 신호를 출력하는 차동 증폭기를 나타내며, 11은 차동 증폭기(10)로부터의 출력 신호에 따른 출력 전압을 제어하는 수평 편향 전압 제어 장치를 나타낸다.
수평 편향을 위한 전력은 수평 출력 트랜지스터(2), 덤퍼 다이오드(3) 및 캐패시터(5 및 6)에 의해 편향 요크(4)에 공급된다. 편향 요크(4)를 통해 흐르는 편향 전류의 량은 변압기(1)의 1차 권선으로부터 공급된 전력에 기초하여 제어된다. 즉, 수평 래스터 폭은 수평 편향 전압 제어 장치(11)로부터 출력된 전압에 따라 제어된다.
또한, 트랜지스터(2)의 콜렉터에 인가된 콜렉터 펄스 전압(Vcp)은 편향 요크(4)를 통해 흐르는 수평 편향 전류의 증가에 비례하여 증가된다. 그러므로, 다이오드(7) 및 캐패시터(8)에 의해 정류되고 평활화된 전압은 편향 요크(4)를 통해 흐르는 전류의 값, 즉, 수평 편향 폭을 나타낸다. 다이오드(71) 및 캐패시터(8)에 의해 정류되고 평활화된 전압 신호는 저역 통과 필터(9)로 입력되어 선정된 주파수보다 더 높은 주파수 성분은 감쇠된다. 저역 통과 필터(9)에 의해 필터화된 전압 신호는 차동 증폭기(10)의 입력 단자중 한 입력 단자에 입력된다. 수직 방향으로의 래스터 폭의 왜곡이 정정된 제어 목표값은 D/A 변환기(도시되지 않음)로부터 차동 증폭기(10)의 다른 입력 단자에 입력된다. 이들 입력 신호간의 차 신호는 차동 증폭기(10)에 의해 형성되고 수평 래스터 폭의 피이드백 제어는 상기 차 신호에 따라 수평 출력 초우크 변압기(1)에 인가되어질 수평 편향 전압 제어 장치(11)로부터 출력된 전압(+B)을 변화시키므로 실현된다.
종래의 수평 래스터 폭 제어 장치는 전술된 바와 같이 구성되고 핀쿠션 왜곡을 정정하기 위한 수직 동기 주기의 포물선형 변조가 피이드백 시스템의 신호상에 중첩되기 때문에, 저역 통과 필터(9)의 컷 오프(cutoff) 주파수를 프리셋하는 것이 매우 어렵다. 또한, 수평 주파수가 다수의 주파수중에 변화될시에나 또는 상기 장치 전원이 턴온 또는 오프될시에와 같은 과도 상태에 있을시에, 고전압이 수평출력 트랜지스터(2)에 인가되어 상기 트랜지스터는 많은 스트레스를 받는다.
[발명의 개요]
상기를 고려하여, 본 발명의 수평 래스터 폭은 전술된 문제점을 해소하도록 성취된다. 그러므로, 본 발명의 목적은 핀쿠션 정정에 의한 영향을 받지 않고도 수평 주파수 변화에 응답하여 스크린상에 디스플레이된 래스터의 수평 폭을 제어할 수 있는 수평 래스터 폭 제어 장치를 얻는 것이다. 본 발명의 또다른 목적은 수평 출력 트랜지스터에 인가될 스트레스를 감소시킬 수 있는 수평 래스터 폭 제어 장치를 얻는 것이다.
상기 목적을 실현하기 위해, 본 발명의 수평 래스터 폭 제어 장치는 관으로부터 방출된 전자 빔을 편향시키는 편향 요크와; 수평 편향 전압 제어 수단의 외부로부터 입력된 제어 신호에 기초하여, 평향 요크에 인가되어질 전원 전압을 제어하고 전원 전압을 출력하는 수평 편향 전압 제어 수단과; 수평 동기 신호의 타이밍에 수평 편향 전압 제어 수단으로부터 출력된 전원 전압에 기초하여, 전압을 편향 요크에 인가하는 수평 출력 트랜지스터와; 수평 출력 트랜지스터에 인가되어질 콜렉터 펄스에 대응하는 제1의 신호를 측정하고 상기 제1의 신호를 출력하는 전압 측정 수단과; 상기 제1의 신호와 래스터의 희망 수평 폭을 표시하는 제2의 신호간의 차를 표시하는 아나로그 차 신호를 발생시키는 수단과; 상기 아나로그 차 신호를 디지털 차 신호로 변환시키는 아나로그-디지털 변환 수단과; 상기 디지털 차 신호를 입력하며, 상기 디지털 차 신호에 기초하여 래스터의 수평 폭을 제어하기 위해 피이드백 연산 처리를 수행하고, 피이드백 연산 처리의 결과를 표시하는 디지털 결과 신호를 출력하는 디지털 처리 수단과; 상기 디지털 결과 신호를 아나로그 결과 신호로 변환시키는 디지털-아나로그 변환 수단 및; 상기 아나로그 결과 신호에 기초하여, 제어 신호를 발생하고 상기 발생된 제어신호를 수평 편향 전압 제어 수단에 출력하는 전압 제어 신호 발생 수단을 포함하도록 구성된다. 상기 구성에 의하여, 수평 래스터 폭의 제어가 엄밀히 수행될 수 있다.
또한, 본 발명의 수평 래지스터 폭 제어 장치는 상기 아나로그-디지털 신호 변환 수단이 수직 동기 신호의 타이밍에 상기 아나로그 차 신호를 샘플 및 홀드하도록 구성된다. 상기 구성에 의하여, 수평 래스터 폭의 제어는 각각의 수직 싸이클에 래스터 왜곡 정정에 의한 영향을 받지 않고도 수행될 수 있다.
또한, 본 발명의 수평 래스터 폭 제어 장치는 상기 수평 래스터 폭 제어 장치가 희망 수평 래스터 폭을 입력하는 래스터 폭 입력 수단 및; 입력된 희망 수평 래스터 폭에 기초하여, 제2의 신호를 발생시키는 래스터 폭 신호 발생 수단을 더 포함하도록 구성한다. 상기 구성에 의하여, 수평 래스터 폭의 제어는 유저가 희망하는 수평 래스터 폭을 기초하여 수행될 수 있다.
또한, 본 발명의 수평 래스터 폭 제어 장치는 피이드백 연산 처리가 수렴 상태에 있을시에, 아나로그-디지털 변환 수단으로부터 출력된 디지털 차가 선정된 디지털 수렴값으로 고정될 정도로, 디지털 신호 처리 수단이 피이드백 연산 처리를 수행하도록 구성된다. 상기 구성에 의하여, 수평 래스터 폭의 제어는 엄밀히 수행된다.
또한, 본 발명의 수평 래스터 폭 제어 장치는 상기 장치의 전원이 턴 온된 직후에 디지털 신호 처리 수단이 제1의 피이드백 연산 처리를 선정된 횟수 수행하고, 그 후에 상기 디지털 신호 처리 수단은 제1의 피이드백 연산 처리의 제어 속도보다 더 느린 제2의 피이드백 연산 처리의 제어속도로 제2의 연산 처리를 반복해서 수행하도록 구성된다. 상기 구성에 의하여, 전원이 턴 온된 직후나 또는 수평 주파수가 변화된 직후에, 디스플레이 장치가 과도 상태에 있다하더라도, 수평 래스터 폭이 엄밀하고 안정되게 수행될 수 있다.
또한, 본 발명의 수평 래스터 폭 제어 장치는 제1의 피이드백 연산 처리에선, 아나로그-디지털 변환 수단으로부터 출력된 디지털 차 신호의 가능한 디지털 수렴값에 기초하여 다수의 범위로 분할되고 상기 디지털 차 신호의 값이 포함되는 범위에 속한 제어 속도로 상기 디지털 신호 처리 수단이 제1의 피이드백 연산 처리를 수행하도록 구성된다. 상기 구성에 의하여, 전원이 턴 온된 직후나 또는 수평 주파수가 변화된 직후에 디스플레이 장치가 과도 상태에 있다하더라도, 수평 래스터 폭이 엄밀하고 안정되게 수행된다.
또한, 본 발명의 수평 래스터 폭 제어 장치는 상기 수평 래스터 폭 제어 장치가 각각의 수직 주기에 수평 래스터 폭을 정정하는 정정파 신호를 발생하는 정정파 신호 발생 수단 및 디지털-아나로그 변환 수단으로부터 출력된 아나로그 결과 신호에 정정파 신호를 가산하는 신호 가산 수단을 더 포함하고 전압 제어 신호 발생 수단은 신호 가산 수단으로부터 출력된 신호에 기초하여 전원 전압을 제어하는 제어 신호를 발생하고 상기 제어 신호를 수평 편향 전압 제어 수단으로 출력하도록 구성된다. 상기 구성에 의하여, 수평 래스터 폭은 수평 래스터 폭의 피이드백 제어에 영향을 미치지 않고도 수직 동기 신호 펄스의 타이밍에 변화될 수 있다.
또한, 본 발명의 수평 래스터 폭 제어 장치는 수평 동기 주파수가 변화된 직후에 정정파 신호 발생 수단이 정정파 신호를 발생하는 것을 멈추고 수평 편향 전압 제어 수단으로부터 출력된 전압값이 낮게 되도록 정정파 신호 대신에 선정된 일정 전압 신호를 출력하도록 구성된다. 상기 구성에 의하여, 수평 동기 주파수가 변화된 직후에 수평 래스터 폭의 제어의 불안정이 방지될 수 있어, 수평 출력 트랜지스터에 대한 스트레스가 감소될 수 있다.
또한, 본 발명의 수평 래스터 폭 제어 장치는 디지털 신호 처리 수단이 이러한 디지털 데이터를 디지털-아나로그 변환 수단으로 출력하고 상기 장치의 전원이 턴 온되거나 또는 수평 동기 주파수가 변화된 직후에 수평 편향 전압 제어 수단으로부터 출력된 전압값이 선정된 기간동안 낮아지도록 구성된다. 상기 구성에 의하여, 수평 동기 주파수가 변화된 직후나 또는 전원이 턴 온된 직후에 수평 래스터 폭의 제어의 불안정이 방지될 수 있어, 수평 출력 트랜지스터에 대한 스트레스가 감소될 수 있다.
또한, 본 발명의 수평 래스터 폭 제어 장치는 수평 동기 주파수 차로 인해 제어 변화가 흡수되도록 피이드백 동작 처리가 파라미터로서 수평 동기 주파수를 포함하도록 구성된다. 상기 구성에 의하여, 수평 동기 주파수의 주파수가 변화된다 하더라도, 수평 래스터 폭의 제어가 엄밀하고 안전되게 수행될 수 있다.
또한, 본 발명의 수평 래스터 폭 제어장치는 디지털 신호 처리 수단이 수직 동기 신호의 1싸이클전에 아나로그-디지털 변환 수단으로부터 출력된 디지털 데이터를 사용하여 피이드백 연산처리를 수행하도록 구성된다. 상기 구성에 의하여, 저속 A/D 변환기는 상기 장치의 비용을 저감하는데 기여하는 아나로그-디지털 변환 수단으로서 사용될 수 있다.
또한, 본 발명의 수평 래스터 폭 제어 장치는 아나로그-디지털 신호 변환 수단이 수직 동기 신호의 1/2 싸이클 만큼 지연되는 타이밍에 아나로그 차 신호 발생 수단으로부터 출력된 아나로그 차 신호를 샘플 및 홀드하도록 구성된다. 상기 구성에 의하여, 수평 래스터 왜곡 정정은 일정한 래스터의 중앙부의 수평 폭에 대하여 수행된다.
[양호한 실시예의 상세한 설명]
본 발명의 양호한 실시예는 도면과 관련하여 설명될 것이다. 제1도는 본 발명의 수평 래스터 폭 제어 장치의 구성을 도시한 블록도이다. 제1도에서, 제16도에서와 동일한 요소는 동일한 참조부호 숫자가 부착되고 이중의 설명은 생략된다. 제1도에서, 참조부호 숫자(100)은 수평 래스터 폭 제어 장치의 각각의 부분을 제어하는 중앙 처리 유닛(CPU)을 나타내며, 101은 수평 방향으로 래스터 폭 신호(H-SIZEref)를 입력하는 회전 엔코더를 나타내며, 110은 수평 래스터 폭의 피이드백 제어 및 각각의 수직 사이클에 수평 래스터 폭에 대한 정정 처리의 계산을 수행하는 디지털 신호 처리기(Digital Signal Processor ; DSP)를 나타내며, 120은 DSP(110)로부터 출력된 피이드백 제어 신호 및 디지털 수평 래스터 폭 신호(H-SIZEref)를 아나로그 신호로 변화시키는 D/A 변환기를 나타내며, 130은 D/A 변환기(120)로부터 출력된 수평 래스터 폭 신호(H-SIZEref)와 수평 편향 전압 제어 장치(11)로부터 출력된 전압(+B)의 값을 표시하는 신호(+Bref)를 가산하는 가산기를 나타내며, 140은 차동 증폭기(10)로부터 출력된 아나로그 신호를 디지털 신호로 변환시키는 A/D변환기를 나타내며, 150은 단자(A1, A2 및 A3)로부터 출력된 신호를 가중하며, 가중된 신호를 가산하고 가산된 신호를 반전시키는 반전 가산기를 나타내며, 151는 DSP(11)로부터 출력된 핀쿠션 왜곡에 대한 포물선형 정정파를 반전시키고 반전된 정정파를 반전 가산기(150)의 출력신호에 가산하는 반전 가산기를 나타내며, 152는 반전 가산기(151)로부터의 출력 신호와 수평 동기 톱니파 신호(S-SAWTOOTH)를 비교하고 비교의 결과에 기초하여 펄스를 출력하는 비교기를 나타내며, 153 및 154는 비교기(152)의 출력을 버퍼시키는 버퍼 회로를 구성하는 트랜지스터를 나타내며, 160은 수평 편향 회로 유닛을 나타낸다. 참조부호 숫자(7A 및 7B)는 수평 출력 초우크 변압기(1)의 2차 권선에서 발생된 전압을 정류하는 다이오드를 나타낸다. 참조부호 숫자(170)은 에미터 플로워로서 다이오드(7A 및 7B)에 의해 정류된 전압을 버퍼링하는 트랜지스터를 나타내며, 9a는 선정된 주파수보다 더 낮은 주파수를 가진 트랜지스터(170)의 에미터로부터의 신호만이 통과할 수 있는 저역 통과 필터를 나타낸다. 저역 통과 필터(9a)로부터의 출력 신호가 차동 증폭기(10)에 입력된다.
수평 래스터 폭은 편향 요크(4)를 통해 흐르는 전류(IDY)에 비례하고 전류(IDY)는 수평편향 전압 제어 장치(11)로부터 출력된 전압(+B)에 비례한다. 또한, 전류(IDY)는 수평 동기 주파수에 반비례한다. 게다가, 수평 출력 트랜지스터(2)의 콜렉터에 인가되어질 콜렉터 펄스 전압(VCP)은 전류(IDY)에 기초하여 가변된다. 그러므로, 정류된 전압이 콜렉터 펄스 전압(VCP)을 반영하기 때문에, 래스터 수평 폭은 수평 출력 트랜지스터(2)의 2차 권선의 출력을 정류시키므로 획득된 전압(제1의 신호)에 기초하여 제어될 수 있다. 따라서, 수평 초우크 변압기(1)의 2차 권선의 출력은 다이오드(7A 및 7B)에 의해 정류되고 정류된 전압은 캐패시터(8)에 의해 평활화된다. 평활화된 전압은 버퍼링이 에미터-플로워로서 수행되는 트랜지스터(170)에 입력된다. 버퍼화된 전압은 차동 증폭기(10)의 입력 단자중 한 단자에 입력된다.
회전 엔코더(101)를 사용하여 유저에 의해 입력된 희망 수평 래스터 폭 신호(H-SIZE)는 아나로그 수평 래스터 폭 신호(H-SIZEref)로서 CPU(100)의 제어하에 A/D 변환기로부터 출력된다. 또한 수평 편향 전압 제어 장치(11)로부터의 출력 전압(+B)을 표시하는 신호(+Bref)는 또한 수평 동기 주파수에 기초하여 D/A 변환기로부터 출력된다. 수평 래스터 폭 신호(H-SIZEref)는 가산기(130)에 의해 신호(+Bref)에 가산되고 결과로서 발생한 가산된 신호가 수평 래스터 폭에 대한 기준 신호(제2의 신호)가 된다.
제2도는 신호(+B)와 수평동기 신호(fH)간의 관계를 도시한 그래프이다. 제3도는 유저가 희망하는 수평 래스터 폭이 중앙값인 경우에, 전압(+B)과 수평 동기 주파수(fH)간의 관계를 도시한 그래프이다. 제4도는, 유저가 희망하는 수평 래스터 폭이 각기 최소값, 중앙값 및 최대값인 경우에, 전압(+B)과 수평 동기 주파수(fH)간의 관계를 도시한 그래프이다. 제2도 및 제3도에 도시된 바와같이, 신호(+Bref)는 희망 수평 래스터 폭(H-SIZE)이 상기 폭(H-SIZE)이 가변될 수 있는 범위의 중앙값인 경우에, 수평 래스터 폭이 수평 동기 주파수(fH1, fH2및 fH3)에 대해 일정하도록 결정된다. 다른 주파수에 대해선, 대응하는 신호(+Bref)는 선형 보간(linear interpolation)을 사용하여 결정된다. 이들 데이터는 상기 데이터가 아나로그 신호로 변환되는 DSP(110)로부터 D/A 변환기(120)로 전송된다.
가산기(130)로부터의 출력 신호는 차동 증폭기(10)의 입력 단자중 한 입력 단자에 입력된다. 저역 통과 필터(9a)의 출력은 다른 입력 단자에 입력된다. 입력 단자에 입력된 신호간의 차 신호는 증폭되어 상기 차 신호가 디지털 신호로 변환되는 A/D 변환기(140)로 출력된다. 즉, A/D 변환기(140)에선, 샘플링, 홀딩 및 A/D 변환은 DSP(110)에 입력되는 수직 동기 신호(V-SYNC)가 동기되는 클럭, 즉, 수직 동기 타이밍에 응답하여 수행된다. A/D 변환기(140)로부터 출력된 디지털 신호는 데이터 라인을 통해 DSP(110)에 입력된다. A/D 변환기(140)의 시방서가 8-비트 양자화 및 0에서 Vref(A/D 변환기 기준 준압)까지의 입력 전압을 포함하면, A/D 변환기(140)는 A/D 변환기(140)의 디지털 출력값이 중앙값 80H이 되도록 DSP(110)에 의해 제어된다.
DSP(110)의 제어 데이터는 직렬 전송 라인을 통해 D/A 변환기(120)로 전송된다. 제어 데이터는 각기 상이한 분해능(resolutions)을 가진 아나로그 출력 단자(A1, A2 및 A3)로부터 출력된다. 이들 단자로부터 출력된 신호는 서로 상이한 저항기(121, 122, 123) 값에 의해 가중된다. 이들 가중된 신호는 반전 가산기(150)에 의해 가산되고 반전된다. DSP(110)로부터 출력된 포물선형 파 신호와 같은 정정 신호는 반전 가산기(150)의 출력 신호에 가산되고 가산된 신호가 반전 가산기(151)에 의해 반전된다. 반전 가산기(151)의 출력 신호 및 수평 동기 주기를 가진 톱니파 신호(H-SAWTOOTH)는 비교기(152)에 입력되고 비교기(152)에선, 상기 입력된 신호가 비교되어, 반전 가산기(151)의 출력신호의 전압 레벨에 대응하는 폭을 가진 일련의 펄스가 생성된다. 상기 일련의 펄스는 트랜지스터(153, 154)로 구성된 버퍼 회로를 통하여 적합한 제어 전압(+B)이 생성되도록 직류 전압 180[V]이 초우크되는 수평 편향 전압 제어 장치로 출력된다.
수평 래스터 폭 제어 장치는 DAP(110)의 동작에 주안점을 두고 설명될 것이다. 제5도는 DSP(110)의 수평 래스터 폭을 제어하는 알고리즘의 메인 루틴을 도시한 흐름도이다. 디스플레이 장치의 전원이 온되면, 내장 RAM 영역의 클리어링 같은 DSP(110)의 초기화가 수행된다(단계 ST501). 그 후에 스트레스 감소 처리가 다음과 같이 수행된다(단계 ST502).
전원이 턴 온된 직후에, 비교기(152)로 입력되어질 수평 톱니파 신호(S-SAWTOOTH)의 싸이클은 일정하지 않고 랜덤(random)이 된다. 그러므로, 톱니파의 싸이클이 매우 길면, 전압(+B)이 고가되어, 수평 출력 트랜지스터의 콜렉터에 인가되어질 전압(Vcp)은 필요한 것보다 훨씬 더 높게 된다. 트랜지스터에 인가된 상기 고전압으로 인해, 상기 트랜지스터에 대한 스트레스가 크게 증가된다. 상기 현상은 제8도 내지 제10도와 관련하여 상세히 설명될 것이다. 제8도는 비교기(152) 및 수평 편향 전압 제어 장치(11)의 회로도이다. 제9도는 대기-상태에서 비교기(152)로 입력되거나 또는 비교기로부터 출력된 신호의 파형을 도시한다. 제10도는 전원이 턴온된 직후에 비교기(152)로 입력되거나 또는 비교기로부터 출력된 신호의 파형을 도시한다. 제10도에 도시된 바와 같은 대기 상태에서의 톱니파(B)의 싸이클이 제9도에 도시된 바와 같은 톱니파(B)의 싸이클보다 더 길면, 제10도에 비교기(152)로부터 출력된 저 주기(TC)는 제9도에 비교기(152)로부터 출력된 저주기(TC)보다 더 길다. 저주기(TC)동안, 전계 효과 트랜지스터(FET)와 같은 트랜지스터를 포함하는 스위치 요소(11a)가 온되어, 에너지가 인덕터(11b)에 축적된다. 그러므로, 주기(TC)가 길면 길수록, 전압(+B)이 더 높게 된다. 톱니파의 싸이클이 제1도 도시된 수평 출력 트랜지스터(2)의 구동 주기와 동일하기 때문에, 전압(+B)의 상승으로 인해, 콜렉터 전압(VCP)도 상승된다.
상기 현상을 고려하여, DSP(110)는 반전 가산기(151)의 출력 전압(A)이 비교기(152)에 입력되어질 톱니파(B)의 최소값 이하의 전압이 되도록 전원이 턴 온된 직후에 제어 처리를 수행한다. 초기화 단계(ST501)가 고속으로 수행되는데, 이는 DSP가 매우 빨리 작동하기 때문에, 상기 단계(ST501)가 출력 전압(A)을 제어하는 처리 단계로 시프트하는데 매우 짧은 시간만이 소요된다. 제2도의 그래프로 묘사된 바와 같이, DSP(110)는 이러한 디지털 데이터를 입력된 수평 동기 주파수에 대응하는 전압 신호(+Bref)가 D/A 변환기(120)로부터 출력되는 D/A 변환기(120)로 출력시킨다. CPU(100)가 회전 엔코더(101)로부터 출력된 다수의 펄스를 측정한 후에, CPU는 측정된 다수의 펄스에 대응하는 디지털 데이터를 전송하여, 수평 래스터 폭 신호(H-SIZEref)가 D/A 변환기(120)로부터 출력된다.
즉, 전원이 턴온된 직후의 주기 동안, 초기에 래스터 폭의 피이드백 제어는 기준 출력, 즉, 가산기(130)로부터의 출력 신호에 대해 수행되지 않는다. 전원이 톤 온된 후에 주기가 경과되면, 피이드백 제어, 즉, 수평 편향 유닛(160)의 단자(HO)로부터 출력된 신호가 가산기(130)로부터 출력된 기준 신호를 추종하게 하는 제어가 시작된다. 상기 주기는 비교기(152)에 입력되어질 톱니파 신호의 싸이클이 안정되는 시간 주기를 고려하여 선정된다. 수평 톱니파 신호(H-SAWTOOTH)는 외부에서 입력된 수평 동기 신호나 또는 내부 발진기에 의해 형성된 프리-런닝 주파수(free-running frequency)의 트리거에 기초하여 발생된다.
그 다음에, 수평 래스터 폭 제어의 디지털 제어는 수평 톱니파 신호(H-SAWTOOTH)의 싸이클이 안정된 후에 설명될 것이다. D/A 변환기(120)의 단자(A3)로부터의 출력 전압이 단자(A1 및 A2)로부터의 출력 전압의 전압을 오프셋하는데 사용되어, 수평 래스터 폭의 추종 제어(follow-up control)의 속도가 향상된다. 단자(A1 및 A2)로부터의 출력 전압은 저항기(121 및 122)에 의해 가중되고 가중된 전압은 반전 가산기(150)에 의해 가산된다. 하드웨어에 의해 가중되는 비율은 DSP(110)에 실행된 소프트웨어에 의해 가중되는 비율과 일치해야하며, 일치하지 않으면 수평 래스터 폭이 불연속점에서 매끄럽게 가변되지 않을 것이다.
수직 동기 신호(V-SYNC)가 입력될 때마다(단계 ST503), 서브루틴(SUB1)이 호출된다(단계 ST504). 서브루틴(SUB1)의 단계는 이하 상세히 설명될 것이다. 서브루틴(SUB1)이 선정된 횟수 호출된 후에(단계 ST505), 수직 동기 신호(V-SYNC)가 입력될 때마다(단계 ST506), 서브루틴(SUB2)이 반복해서 호출된다(스텝 ST507).
수평 편향 주파수(fH)의 전환이 인터럽션 등에 의해 검출되면, 스트레스 감소 처리가 수행되고(단계 ST508) 시퀀스 흐름은 단계(ST503)로 전이한다. 단계(ST508)에서의 스트레스 감소 처리는 이하 상세히 설명될 것이다.
그 다음에, 서브루틴(SUB1; 제1의 피이드백 연산처리)이 설명될 것이다. 제6도는 서브루틴(SUB1)의 단계를 도시한 흐름도이다. 샘플링 및 홀딩 펄스는 DSP(110)로부터 A/D변환기(140)로 보내지고 차동 증폭기(10)에 입력된 2개의 신호간의 차는 데이터 라인을 통해 DSP(110)로 보내져 아나로그 신호로 변환된다. DSP(110)는 A/D 변환기의 디지털 출력값을 판독하고(단계 ST601) 상기 디지털 출력값의 선정된 횟수의 평균값, 예를들어 각각의 3개의 디지털 출력값의 평균값(average value; AVR)을 계산한다(단계 ST602). Y(n)이 A/D 변환기(120)의 단자(A1 및 A2)로부터 n번째 가산된 출력이라고 하자. 따라서, 현재 가산된 출력값이 Y(n)이면, 최종 가산된 출력값은 Y(n-1)이고 최종가산 전회의 출력값은 Y(n-2)이다.
A/D 변환기(140)로부터의 디지털 출력의 선정된 횟수의 평균값(AVR)과 래스터 폭 피이드백 값 간의 차가 매우 크면, 즉, AVRFOH 또는 AVR10H 이면(단계 ST603), Y(n)은 이하 식(1)을 사용하므로 계산된다(단계 ST605).
단계(ST605) 직후에, 값 Y(n)은 2개의 값(XFH1 및 XFH2)으로 변환되고(단계 ST606) 상기 값(XFH1 및 XFH2)에 대응하는 신호는 A/D 변환기(120)의 단자(A1 및 A2)로부터 출력된다(단계 ST607).
이와 유사하게, 평균값(AVR)과 래스터 폭 피이드백 값 간의 차가 중간이면, 즉,이면(단계 ST603, ST604, ST608 및 ST609), Y(n)은 이하 식(2)를 사용하여 계산된다(단계 ST610).
단계(ST610) 직후에, 값 Y(n)은 2개의 값(XFH1 및 XFH2)으로 변환되고(단계 ST611) 상기 값(XFH1 및 XFH2)에 대응하는 신호는 D/A 변환기(120)의 단자(A1 및 A2)로부터 출력된다(단계 ST612).
제어 시스템이 거의 수렴 상태이라면, 즉,
이면(단계 ST603, ST604, ST608, ST609, ST613 및 ST614), 값Y(n)은 이하 식(3)을 사용하여 계산된다(스텝 ST615).
단계 (ST615) 직후에, 값 Y(n)은 2개의 값(XFH1 및 XFH2)으로 변환되고(단계 ST616) 상기 값(XFH1 및 XFH2)에 대응하는 신호는 D/A 변환기(120)의 단자(A1 및 A2)로부터 출력된다(단계 ST617).
또한편, 제어 시스템이 수렴상태이라면, 즉,(단계 ST603, ST604, ST608, ST609, ST613 및 ST614)이면, 시퀀스 흐름은 피이드백 제어를 수행하지 않은채 루틴으로 리턴된다.
그 다음에, 서브루틴(SUB2; 제2의 피이드백 연산처리)의 단계가 설명될 것이다. 제7도는 서브루틴(SUB2)의 단계를 도시한 흐름도이다. 서브루틴(SUB1)과 유사하게, DSP(110)는 A/D 변환기(140)로부터 출력된 디지털 데이터를 판독하고(단계 ST701) A/D 변환기(140)로부터 출력된 디지털 데이터의 평균값(AVR)을 계산한다(단계 ST702).
A/D 변환기(140)로부터의 디지털 출력의 선정된 횟수의 평균값(AVR)과 래스터 폭 피이드백 값 간의 차가 매우 크면, 즉, AVR 70H 또는 AVR 90H이면(단계 ST703 및 ST704), Y(n)은 이하 식(4)을 사용하여 계산된다(단계 ST705).
단계(ST710) 직후에, 값 Y(n)은 2개의 값(XFH1 및 XFH2)으로 변환되고(단계 ST706) 상기 값(XFH1 및 XFH2)에 대응하는 신호는 D/A 변환기(120)의 단자(A1 및 A2)로부터 출력된다(단계 ST707).
제어 시스템이 거의 수렴 상태이라면, 즉,
이면(단계 ST703, ST704, ST708 및 ST709), 값 Y(n)은 이하 식(5)을 사용하여 계산된다(단계 ST710).
단계(ST705) 직후에, 값 Y(n)은 2개의 값(XFH1 및 XFH2)으로 변환되고(스텝 ST711) 상기 값(XFH1 및 XFH2)에 대응하는 신호는 D/A 변환기(120)의 단자(A1 및 A2)로부터 출력된다(단계 ST712).
또한편, 제어 시스템이 수렴 상태이라면, 즉,이면(ST703, ST704, ST708 및 ST709), 시퀀스 흐름은 피이드백 제어를 수행하지 않은채 메인 루팅으로 리턴된다.
제어 시스템의 속도 및 안정성은 식(1) 내지 (5)의 계수(K1 내지 K8)의 값을 기초하여 결정된다. 서브루틴(SUB1)이 수행되는 루프의 루프 이득은 계수(K1 내지 K5)의 적당한 값을 선택하므로 고로 셋트된다. 또한편, 서브 루틴(SUB2)이 수행되는 루프의 루프이득은 계수(K6 내지 K8)의 적당한 값을 선택하므로 서브루틴(SUB1)에 대한 루프 이득보다 더 낮게 셋트된다. 또한, 제5도의 흐름도에 도시된 바와 같이, 서브루틴(SUB1)에 대한 루프 이득이 고로 셋트되기 때문에 디스플레이 되어질 래스터 폭이 발진하는 것을 방지하기 위하여 서브루틴(SUB1)이 얼마나 많이 반복돼야 하는지가 선정된다.
특히, 식(1), (2) 및 (4)에선, 계수(K1, K3 및 K6)의 값이 적으면 적을수록, 루프 이득은 더 높게 되고 계수(K2, K4 및 K7)의 값이 크면 클수록, 루프 이득은 더 높게 된다. 식(3) 및 (5)에선, 계수(K5 및 K8)의 값이 크면 클수록, 루프 이득은 더 높게 된다.
또한, 서브루틴(SUB1)에선, 상기 계수의 값은 각각의 제어 속도가 식(1), (2) 및 (3)의 순서로 낮아지도록 셋트된다. 또한편, 서브루틴(SUB2)에선, 계수의 값은 각각의 제어 속도가 식(4) 및 (5)의 순서로 낮아지도록 셋트된다.
식(1), (2) 및 (4)은 수평 동기 주파수가 증가될시에 루프 이득이 더 높게 되도록 파라미터로서 수평 동기 주파수(fH)를 사용한다. A/D 변환기(140) 및 D/A 변환기(120)는 5볼트 단일 전원으로 동작하고 8비트 양자화를 갖는다. 상기 실시예의 제어 시스템은 수렴값으로서 A/D 변환기(140)로부터 출력된 80H의 디지털 값을 채택한다.
D/A 변환기(120)의 단자(A1 및 A2)로부터의 출력 전압은 이하 식을 사용하여 가중되고 가중된 값은 각기 XFH1 및 XFH2라 언급된다.
Y(n) = XFH1 +64· XFH2
상기 식에선, 출력단자(A1 및 A2)로부터의 전압간의 분해능 비율은 1대 64의 비율이도록 셋트된다. 그러나, 분해능 비율이 하드웨어의 출력단자(A1 및 A2)로부터의 분해능 비율에 대응하는 DSP(110)에 실행된 소프트웨어에 셋트되는 한, 다른 비율이 사용될 수 있다.
전술된 바와 같이, A/D 변환기(140)의 샘플링, 홀딩 및 A/D 변환은 수평 동기 신호(V-SYNC)의 타이밍에 수행된다. 그러므로, 제12도에 도시된 바와 같이, 전압(+B)이 좌 및 우측 핀쿠션 정정 신호에 의해 변조되더라도, 전압이 상기 핀쿠션 정정 신호에 의해 영향을 받지 않는 주기 동안 피이드백 제어가 수행된다. 그러므로, 피이드백 제어는 핀쿠션 정정에 의한 영향을 받지 않고도 수행될 수 있다. 상기 실시예에선, 래스터 영역의 4개의 정점이 제13도에 도시된 바와 같이 일정하도록 좌 및 우측 핀쿠션 정정이 수행된다. DSP(110)가 선행 싸이클에 A/D 변환기(140)로부터 출력된 디지털 데이터를 꺼내도록 상기 장치가 구성되면, A/D 변환기(140)의 비용을 감소시키는데 기여하게 A/D 변환기(140)에 저속 변환 요소를 사용하는 것이 가능하다.
A/D 변환기(140)의 샘플링 및 홀딩이 2개의 수직 동기 신호(V-SYNC)의 중간에 수행되면, 즉, 1/2 수직 주기의 시간이 경과된 후에 상기 샘플링 및 홀딩이 수행되면, 래스터의 중앙부의 수평 폭이 제14도에 도시된 바와 같이 일정하도록, 상기 좌 및 우측 핀쿠션 정정이 수행되나.
서브루틴(SUB2)의 루프 이득은 서브루틴(SUB1)과는 상이하게 식(4) 및 (5)에 상기 계수의 값을 채택하므로 서브루틴(SUB1)의 루프 이득보다 더 낮게 셋트된다. 상기 제어외에도, 제어 시스템의 안정성은 각각의 식을 이용하는 서브루틴(SUB1)과는 상이하게 평균값(AVR)의 범위를 분할하는 방식을 사용하므로 변화될 수 있다.
그 다음에, 단계(ST508)의 스트레스 감소 처리가 설명될 것이다. 수평 동기 주파수(fH)가 변화되면, 주파수 변화의 검출로부터 수평 동기 주파수(fH)가 대기상태가 될 때까지의 주기동안, 또는 수평 주파수(fH)의 전환의 인식으로부터 수평 출력 트랜지스터에 부가될 수 있는 스트레스를 감소시키기 위해 선정된 시간이 경과될 때 까지의 주기동안, 출력단자(A3)로부터 출력된 출력 전압이 최소로 유지된다. 예를들어, 제11도에선, 수평 동기 주파수(fH)가 수평 동기 주파수(fHMAX)로부터 수평 동기 주파수(fH)로 변화되면, 최소한의 수평 동기 주파수(fHMIN)에 대응하는 전압은 수평 동기 주파수가 주파수(fH1)로 안정되든지 또는 변화가 인식된 후 선정된 시간이 경과할 때까지, D/A 변환기(120)의 출력 단자(A3)로부터 출력된다.
게다가, 수평 동기 주파수(fH)가 변화될 시에 스트레스를 감소시키기 위하여, DSP(110)로부터 출력되어질 포물선형 정정파가 일정한 전압 신호로 변화된다. 제15도에 도시된 바와 같이, DSP(110)는 왜곡 정정파를 생성하지 않고도 수평 동기 주파수(fH)를 변화시키는 주기에 가능한한 고전압으로 출력되는데, 이는 수평 래스터 왜곡 정정파를 계산하고 수평 동기 주파수(fH)를 변화시키는 주기에 상기 계산된 것을 출력할 필요가 없기 때문이다. 상기는 반전 가산기(151)가 저전압을 출력하게 하여 수평 출력 트랜지스터에 대한 스트레스가 감소된다.
상기 실시예에선, 포물선형 정정파는 DSP(110)에 독자적으로 발생되고 D/A 변환기(120)의 아나로그 출력에 가산된다. 그러나, 고정밀 D/A 변환기가 D/A 변환기(140)로서 사용되면, 포물선형으로 정정된 디지털 데이터를 D/A 변환기(120)로 보내고 D/A 변환기(120)로부터의 포물선형으로 정정된 아나로그 데이터를 출력하기 위해, DSP(110)에 디지털적으로 포물선형 정정을 수행하는 것도 가능하다.

Claims (12)

  1. 음극선관의 스크린상에 디스플레이된 래스터의 폭을 제어하는 수평 래스터 폭 제어 장치에 있어서, 음극선관으로부터 방출된 전자 빔을 편향시키는 편향 요크과; 수평 편향 전압 제어 수단의 외부로부터 입력된 제어 신호에 기초하여, 편향 요크에 인가되어질 전원 전압을 제어하고 전원 전압을 출력하는 수평 편향 전압 제어 수단과; 수평 동기 신호의 타이밍에 수평 편향 전압 제어 수단으로부터 출력된 전원 전압에 기초하여, 전압을 편향 요크에 인가하는 수평 출력 트랜지스터와; 수평 출력 트랜지스터에 인가되어질 콜렉터 펄스에 대응하는 제1의 신호를 측정하고 상기 제1의 신호를 출력하는 전압 측정 수단과; 상기 제1의 신호와 래스터의 희망 수평 폭을 표시하는 제2의 신호간의 차를 표시하는 아나로그 차 신호를 발생시키는 수단과; 상기 아나로그 차 신호를 디지털 차 신호로 변환시키는 아나로그-디지털 변환 수단과; 상기 디지털 차 신호를 입력하며, 상기 디지털 차 신호에 기초하여 래스터의 수평 폭을 제어하기 위해 피이드백 연산 처리를 수행하고, 피이드백 연산 처리의 결과를 표시하는 디지털 결과 신호를 출력하는 디지털 처리 수단과; 상기 디지털 결과 신호를 아나로그 결과 신호로 변환시키는 디지털-아나로그 변환 수단 및; 상기 아나로그 결과 신호에 기초하여, 제어 신호를 발생하고 상기 발생된 제어 신호를 수평 편향 전압 제어 수단에 출력하는 전압 제어 신호 발생 수단을 포함하도록 구성되는 것을 특징으로 하는 수평 래스터 폭 제어 장치.
  2. 제1항에 있어서, 아나로그-디지털 신호 변환 수단은 수직 동기 신호의 타이밍에 아나로그 차 신호를 샘플 및 홀드하는 것을 특징으로 하는 수평 래스터 폭 제어 장치.
  3. 제1항에 있어서, 수평 래스터 폭 제어 장치는 희망 수평 래스터 폭을 입력시키는 래스터 폭 입력 수단 및, 입력된 희망 수평 래스터 폭에 기초하여 제2의 신호를 발생시키는 래스터 폭 신호 발생 수단을 더 포함하는 것을 특징으로 하는 수평 래스터 폭 제어 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 디지털 신호 처리 수단은 피이드백 연산 처리가 수렴 상태일시에 아나로그-디지털 변환 수단으로부터 출력된 디지털 차가 선정된 디지털 수렴값으로 고정되도록 피이드백 연산 처리를 수행하는 것을 특징으로 하는 수평 래스터 폭 제어 장치.
  5. 제4항에 있어서, 디지털 신호 처리 수단은 상기 장치의 전원이 턴 온된 직후에 제1의 피이드백 연산 처리를 선정된 횟수 수행하고 그 후에 디지털 신호 처리 수단은 제1의 피이드백 연산 처리의 제어 속도 보다 더 느린 제2의 피이드백 연산 처리의 제어 속도로 제2의 연산 처리를 반복해서 수행하는 것을 특징으로 하는 수평 래스터 폭 제어 장치.
  6. 제5항에 있어서, 제1의 피이드백 연산 처리에선, 아나로그-디지털 변환 수단으로부터 출력된 디지털 차 신호의 가능한 값이 디지털 수렴값에 기초하여 다수의 범위로 분할되고 디지털 신호 처리 수단은 디지털 차 신호의 값이 포함되는 범위에 속한 제어 속도로 제1의 피이드백 연산 처리를 수행하는 것을 특징으로 하는 수평 래스터 폭 제어 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서, 수평 래스터 폭 제어 장치는 각각의 수직 주기에 수평 래스터 폭을 정정하는 정정파 신호를 발생하는 정정파 신호 발생 수단 및 디지털-아나로그 변환 수단으로부터 출력된 아나로그 결과 신호에 정정파 신호를 가산하는 신호 가산 수단을 더 포함하고 전압 제어 신호 발생 수단은 신호 가산 수단으로부터 출력된 신호에 기초하여 전원 전압을 제어하는 제어 신호를 발생하고 상기 제어신호를 수평 편향 전압 제어 수단으로 출력하는 것을 특징으로 하는 수평 래스터 폭 제어 장치.
  8. 제7항에 있어서, 정정파 신호 발생 수단은 수평 동기 주파수가 변화된 직후에 정정파 신호를 발생시키는 것을 중지하고 수평 편향 전압 제어 수단으로부터 출력된 전압값이 낮게 되도록 정정파 신호 대신에 선정된 일정 전압 신호를 출력하는 것을 특징으로 하는 수평 래스터 폭 제어 장치.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서, 디지털 신호 처리 수단은 상기 디지털 데이터를 디지털-아나로그 변환 수단으로 출력하여 상기 장치의 전원이 턴온되거나 또는 수평 동기 주파수가 변화된 직후에 수평 편향 전압 제어 수단으로부터 출력된 전압값이 선정된 기간동안 낮아지도록 하는 것을 특징으로 하는 수평 래스터 폭 제어 장치.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서, 피이드백 연산 처리는 수평 동기 주파수 차로 인한 제어 변화가 흡수되도록 피라미터로서 수평 동기 주파수를 포함하는 것을 특징으로 하는 수평 래스터 폭 제어 장치.
  11. 제2항에 있어서, 디지털 신호 처리 수단은 수직 동기 신호의 1싸이클 전에 아나로그-디지털 변환수단으로부터 출력된 디지털 데이터를 사용하여 피이드백 연산 처리를 수행하는 것을 특징으로 하는 수평 래스터 폭 제어 장치.
  12. 제1항에 있어서, 아나로그-디지털 신호 변환 수단은 수직 동기 신호의 1/2 싸이클 만큼 지연되는 타이밍에 아나로그 차 신호 발생 수단으로부터 출력된 아나로그 차 신호를 샘플 및 홀드하는 것을 특징으로 하는 수평 래스터 폭 제어 장치.
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