KR0147488B1 - 접촉창 형성방법 - Google Patents
접촉창 형성방법Info
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Abstract
본 발명은 반도체 소자 제조 공정시 반도체 기판(11)의 소정 활성 영역과 전기적으로 연결되도록 제1금속층(13)을 형성하는 공정을 포함하는 접촉창 형성방법에 있어서, 상기 제1금속층(13)에서 접촉창을 형성하기 위해 예정된 부위에 잔류하는 감광층(14) 패턴을 형성하는 제1단계; 상기 감광층(14) 패턴의 상부 표면이 노출되도록 전체구조 상부에 층간절연층(15)을 형성한 다음, 상기 감광층(14) 패턴을 제거하는 제2단계를 포함하는 것을 특징으로 하며, 미세패턴 형성이 용이하고, 접촉저항값을 저하시킬 수 있는 접촉창 형성방법에 관한 것이다.
Description
제1a도 및 제1b도는 종래기술에 따른 이중 금속 배선의 형성 과정도.
제2a도 내지 제2d도는 본 발명에 따른 이중 금속 배선의 형성 과정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 절연층
13,16 : 금속층 14 : 감광층
15 : SOG(Spin On Glass)층
본 발명은 반도체 소자 제조 공정시 접촉창(Contact hole) 형성방법에 관한 것으로, 특히 이중 금속(Double Level Metal; 이하 DLM이라 칭함)이나 삼중 금속(Triple Level Metal; 이라 TLM이라 칭함) 배선 형성을 위한 접촉창 형성방법에 관한 것이다.
제1a도 및 제1b도는 종래기술에 따른 DLM 배선의 형성 과정도로서, 이를 참조하여 종래기술을 살펴본다.
종래에는 먼저, 제1a도에 도시된 바와 같이 절연층(2)을 사이에 두고 실리콘 기판(1)에 형성된 활성영역(도면에 도시되지 않음)과 전기적으로 연결되도록, 전체구조 상에 알루미늄층이나 알루미늄 합금층과 같은 금속층(3)을 형성한다. 이어 금속층(3) 상에 산화층(4)을 형성한 다음, 접촉창 형성을 위한 감광층(5) 패턴을 형성한다.
계속해서, 제1b도에 도시한 바와 같이 감광층(5) 패턴을 이용해서 산화층(4)에 접촉창을 형성한 다음, 전체구조 상부에 금속층(6)을 형성한다.
그러나, 상기와 같이 접촉창이 형성될 부위를 노광시키는 종래기술로는 하부층에 의한 빛의 반사로 인하여 접촉창을 미세하게 형성하기가 어려우며, 또한, 금속층간 절연층으로 사용하는 산화층 형성시 금속층 표면에 금속 산화층이 형성되기 때문에, 이후 접촉저항값을 증대시키는 문제점을 초래한다.
따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은 접촉창이 형성될 부위에 감광층 패턴을 잔류시킨 후, 금속층간 절연층을 형성함으로써, 미세패턴 형성이 용이하고, 접촉저항값을 저하시킬 수 있는 접촉창 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 소자 제조 공정시 반도체 기판의 소정 활성영역과 전기적으로 연결되도록 제1금속층을 형성하는 공정을 포함하는 접촉창 형성방법에 있어서, 상기 제1금속층에서 접촉창을 형성하기 위해 예정된 부위에 잔류하는 감광층 패턴을 형성하는 제1단계; 상기 감광층 패턴의 상부 표면이 노출되도록 전체구조 상부에 층간절연층을 형성한 다음, 상기 감광층 패턴을 제거하는 제2단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면 2a도 내지 제2d도를 참조하여 본 발명의 일실시예를 상세히 설명하면 다음과 같다.
제2a도 내지 제2d도는 본 발명의 일실시예에 따른 DLM 배선의 형성 과정도이다.
본 발명의 일실시예는 먼저, 제2a도에 도시된 바와 같이 절연층(12)을 사이에 두고 실리콘 기판(11)에 형성된 활성영역(도면에 도시되지 않음)과 전기적으로 연결되도록, 전체구조 상에 알루미늄층이나 알루미늄 합금층과 같은 금속층(13)을 형성한다. 이어, 금속층(13) 상부중 접촉창이 형성될 부위에 잔류하는 감광층(14) 패턴을 형성한다. 상기 감광층(14) 패턴을 형성하기 위해서는 접촉창이 형성될 부위를 제외한 부위가 노광되며, 이에 따라 하부층의 광 반사도가 크더라도 미세하게 패턴을 형성할 수가 있게 된다.
이어서, 제2b도에 도시된 바와 같이 층간절연층인 SOG(Spin On Glass)층(15)을 도포한 다음, 1차 큐어링(Curing)을 수행하여 액상의 SOG층을 고상으로 변환시킨다. 이때, SOG층(15)은 감광층(14) 패턴의 상부 표면이 노출되도록 도포하는 것이 효과적이다. 또한, 상기 1차 큐어링은 170내지 230℃의 온도하에서 수행하는 것이 감광층(14)에 미치는 영향을 최소화하기에 효과적이다. 여기서, 접촉창이 형성될 부위에 형성한 감광층(14) 패턴은 그 하부의 금속층(13)의 산화를 최소화하여 이후 형성될 금속층간 접촉저항값의 증대를 방지한다.
계속해서, 제2c도에 도시된 바와 같이 감광층(14) 패턴을 제거한 다음, SOG층(15)의 2차 큐어링을 수행한다. 여기서, 상기 2차 큐어링은 1차 큐어링에 비해서 높은 온도하에서 충분한 시간 동안, 일예로 350 내지 450℃의 온도하에서 30분 내지 1시간 동안 수행하여, SOG층(15)의 절연성을 향상시킴으로써, 층간 절연층으로서의 역할을 충분히 수행할 수 있도록 한다.
다음으로, 제2d도에 도시된 바와 같이 전체구조 상부에 스퍼터링(Sputtering) 방식으로 금속층(16)을 형성한다.
상기와 같이 이루어지는 본 발명은 미세패턴 형성이 용이하고, 접촉저항값을 저하시킬 수 있는 특유의 효과가 있다.
Claims (6)
- 반도체 소자 제조 공정시 반도체 기판의 소정 활성영역과 전기적으로 연결되도록 제1금속층을 형성하는 공정을 포함하는 접촉창 형성방법에 있어서, 상기 제1금속층에서 접촉창을 형성하기 위해 예정된 부위에 잔류하는 감광층 패턴을 형성하는 제1단계; 상기 감광층 패턴의 상부 표면이 노출되도록 전체구조 상부에 층간절연층을 형성한 다음, 상기 감광층 패턴을 제거하는 제2단계를 포함하는 것을 특징으로 하는 접촉창 형성방법.
- 제1항에 있어서, 상기 층간절연층은, SOG층인 것을 특징으로 하는 접촉창 형성방법.
- 제2항에 있어서, 상기 제2단계는, 상기 감광층 패턴의 상부 표면이 노출되도록 전체구조 상부에 SOG(Spin On Glass)층을 도포한 다음, 1차 큐어링(Curing)을 수행하여 액상의 상기 SOG층을 고상으로 변환하는 단계; 상기 감광층 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 접촉창 형성방법.
- 제3항에 있어서, 상기 1차 큐어링은, 170 내지 230℃의 온도하에서 수행되는 것을 특징으로 하는 접촉창 형성방법.
- 제3항에 있어서, 상기 감광층 패턴을 제거하는 단계 수행후, 2차 큐어링을 수행하여 상기 SOG층의 절연성을 향상시키는 단계를 더 포함하는 것을 특징으로 하는 접촉창 형성방법.
- 제5항에 있어서, 상기 2차 큐어링은, 350 내지 450℃의 온도하에서 30분 내지 1시간 동안 수행되는 것을 특징으로 하는 접촉창 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950006196A KR0147488B1 (ko) | 1995-03-23 | 1995-03-23 | 접촉창 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950006196A KR0147488B1 (ko) | 1995-03-23 | 1995-03-23 | 접촉창 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960035818A KR960035818A (ko) | 1996-10-28 |
| KR0147488B1 true KR0147488B1 (ko) | 1998-11-02 |
Family
ID=19410407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950006196A KR0147488B1 (ko) | 1995-03-23 | 1995-03-23 | 접촉창 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0147488B1 (ko) |
Families Citing this family (1)
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|---|---|---|---|---|
| KR100403617B1 (ko) | 2001-02-13 | 2003-10-30 | 삼성전자주식회사 | Ｓｏｇ막 패터닝 방법 |
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1995
- 1995-03-23 KR KR1019950006196A patent/KR0147488B1/ko not_active IP Right Cessation
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|---|---|
| KR960035818A (ko) | 1996-10-28 |
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