KR0129734Y1 - 디램의 어드레스 멀티 플렉싱 회로 - Google Patents
디램의 어드레스 멀티 플렉싱 회로 Download PDFInfo
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Abstract
본 고안은 X-어드레스 버퍼 인에이블 제어신호에 앞서는 CBR 신호를 검출하여 CBR 리프레시 사이클에서는 X-어드레스 버퍼의 동작을 중지시켜 처리 속도 향상과 전력손실을 방지토록하는 X-어드레스 멀티 플렉싱회로에 관한 것으로서, 표준 사이클에서는 스위칭회로(70)의 전계효과 트랜지스터(FET1)(FET2)가 오프되어 리프레시 카운터가 내부 X-어드레스라인에서 분리되고, 리프레시 사이클에서는 X-어드레스 버퍼(20)는 디스에이블하고, 스위칭 회로(70)의 전계효과 트랜지스터(FET1)(FET2)는 턴온되어 리프레시카운터(40)는 내부 X-어드레스 라인과 연결되어진다. 따라서 외부신호를 받아 X-어드레스 버퍼링을 하고, 그와는 별도로 리프레시 카운터가 동작되어 X-어드레스 전송이 그 후에 이루어지는 것에 대해 표준 상태에서는 X-어드레스 버퍼의 인에이블 신호를 인가하고 리프레시 사이클에서는 디스에이블 신호를 인가하여 X-어드레스 버퍼를 디스에이블 하므로 X-어드레스 버퍼에서 소모되는 전류를 리프레시 사이클에서 감소시킬 수 있는 효과를 제공하게 한다.
Description
제1도는 종래의 어드레스 멀티 플렉싱 회로의 블록 구성도.
제2도는 본 고안의 어드레스 멀티 플렉싱 회로의 블록 구성도.
제3도는 제 2 도에서의 어드레스 판정 회로부 및 드라이브 회로부의 상세도면.
제4도의 (a) 내지 (h)는 본 고안에서의 설명하기 위한 신호 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 클럭 발생부 20 : 어드레스 버퍼
30 : 멀티플렉서 40 : 리프레시 카운터
50 : 어드레서 판정회로부 51 :신호 발생부
52 : 버퍼회로부 53,55 : 래치회로부
54 :신호발생부 56 : 발진부
60 : 드라이브회로부 70 : 스위칭회로부
NOR : 노어게이트 NAND1,NAND2 : 제1, 제2앤드게이트
INV1~INV8 : 제1 내지 제8인버터
본 고안은 디램(RAM)의 어드레스 멀티 플렉싱 회로에 관한 것으로, 특히 리프레시 사이클 동안 어드레스 버퍼의 동작으로 발생하는 전력 손실을 방지시킬 수 있도록 하는 디램의 어드레스 멀티 플렉싱 회로에 관한 것이다.
제1도는 종래의 어드레스 멀티 플렉싱 회로의 블록 구성도로서, 제1도에 도시한 바와 같이 멀티 플렉서(30)는 어드레스 버퍼(20)와 리프레시 카운터(40) 사이에 위치하여 각 사이클에 대해 어드레스를 선택하도록 되어 있다.
또한, 어드레스 버퍼(20)는 클럭발생부(10)로 발생되는의 지연된 신호를 인에이블 신호로 사용하고, 멀티 플렉서(30)는 어드레스 버퍼(20)의 출력단과 리프레시 카운터(40) 사이에 위치하므로 리프레시 카운터(40)의 신호가 출력되어 있는 상태에서 CBR 제어 신호를 선택하도록 구성되어 있다.
이와 같이, 구성된 종래의 어드레스 멀티 플렉싱 회로는, CBR 검출신호를 어드레스 버퍼(20)의 인에이블 신호보다 조금 앞서 인에이블 한다. 이때 표준 사이클에서 CBR 검출신호는 디스에이블 상태가 되고, 멀티플렉서(30)의 출력은 어드레스 버퍼(20)의 출력신호(이하XA라함)가 된다. 그러므로 리프레시 사이클에서CBR은XA보다 앞서 멀티 플레서(30)를 인에이블 하므로XA의 경로는 차단되고 내부 리프레시 카운터(40) 상태의 신호(이하HA라함)가 멀티플렉서(30)의 출력이 된다.
한편가 다시 프리차지 상태에 이르면CBR은 디스에이블되며, 그 전에XA는 프리차지 상태에 놓여 다음 사이클에 대기하게 된다.
그러나 상기와 같은 종래 디램의 어드레스 버퍼(20)는 동작상태를 유지하게 되고, 다만 각 사이클에 대해 멀티 플렉서(30)를 통해XA와HA가 선택적으로 출력됨으로써 멀티 플렉서(30)를 지나는 딜레이와 리프레시 사이클에서도 어드레스 버퍼(20)는 계속 동작하게 되어 불필요한 전력소모가 발생되는 문제점이 제기되고 있다.
본 고안은 상기와 같은 종래의 문제점을 해결하고자 이루어진 것으로서, 그 목적은 어드레스 판정회로와 클럭발생부의신호를 인에이블 회로에서 조합하여 표준 상태에서는 어드레스 버퍼에 인에이블 시키고, CBR 리프레시 사이클에서는 어드레스 버퍼에 디스에이블 상태로 만들어 최상 경로의 전파 진행에 영향을 미치지 않으면서 미리 리프레시 사이클 여부를 판별함으로써 리프레시 사이클 동안 어드레스 버퍼의 동작으로 발생되는 전력소모를 미연에 방지시킬 수 있도록 하는 디램의 어드레스 멀티 플렉신 회로를 제공하는데 있다.
상기의 목적을 달성하고자 본 고안은, 어드레스가 결정될 때 소정신호를 발생하는 어드레스 판정회로부와, 상기 어드레스 판정회로부 및 클럭발생부의 출력단에 연결되어AMX, RAB 신호를 조합하여 표준 사이클이나 리프레시 사이클에 따라 어드레스 버퍼를 인에이블 또는 디스에이블 시키는 드라이블 회로부와, 상기 어드레스 판정회로부 및 리프레시 카운터에 연결되어 리프레시 카운터의 출력을 스위칭하는 스위칭회로부를 포함하는 것을 특징으로 한다.
바람직하게, 상기 어드레스 판정회로부는, 클럭발생부의 RAS, CAS신호를 조합 및 래치하고, 일정시간 지연시켜 드라이브회로부에 공급하는신호발생부와 상기 RAS, CAS 신호를 래치 및 조합하여 스위칭회로에 공급하는AMX신호발생부를 포함하는 것을 특징으로 한다.
바람직하게, 상기 드라이브 회로부는, 제7인버터에 의한 반전된 신호와 RAS 신호를 조합하는 제2낸드게이트와, 상기 제2낸드게이트에서 출력되어 나오는 신호를 반전시키는 제8인버터를 포함하는 것을 특징으로 한다.
바람직하게, 상기신호발생부는 RAS, CAS 신호를 조합하는 노어게이트와, 상기 노어게이트의 출력신호를 반전시키고 반전된 신호를 래치회로부에 출력하는 제1인버터와, 상기 래치회로부의 출력신호를 버퍼링하는 제2, 제3인버터로 이루어진 버퍼회로부를 포함하는 것을 특징으로 한다.
바람직하게, 상기AMX신호발생부는, RAS 및 노어게이트의 신호를 반전시키는 래치회로부와, 상기 래치회로부 및 RAS 신호를 발진하는 발진부와, 상기 발진부의 신호 및 RAS 신호를 조합하는 제1낸드게이트와, 상기 제1낸드게이트에서 출력되어 나오는 신호를 반전시키는 제6인버터를 포함하는 것을 특징으로 한다.
이 바람직한 실시예를 통해 본 고안의 목적, 특징 및 이점을 보다 잘 이해할 수 있게된다.
이하, 첨부한 도면을 참조하여 본 고안에 의한 디램의 어드레스 멀티 플렉싱 회로의 바람직한 실시예를 상세히 설명하면 다음과 같다.
제2도는 어드레스 멀티 플렉싱 회로의 블록 구성도이고, 제3도는 제2도에서의 어드레스 판정회로부 및 드라이브 회로부의 상세도면으로서, 제2도에 도시한 바와 같이 어드레스가 결정될 때 소정신호()(AMX)를 발생하는 어드레스 판정회로부(50)와, 상기 어드레스 판정회로부(50) 및 클럭발생부(10)의 출력단에 연결되어AMX, RAB 신호를 조합하여 표준 사이클이나 리프레시 사이클에 따라 어드레스 버퍼(20)를 인에이블 또는 디스에이블 시키는 드라이브회로부(60)와, 상기 어드레스 판정회로부(50) 및 리프레시 카운터(40)에 연결되어 리프레시 카운터(40)의 출력을 스위칭하는 스위칭회로부(70)를 포함하여 구성된다.
상기 어드레스 판정회로부(50)는, 클럭발생부(10)의 RAS,CAS신호를 조합 및 래치하고, 일정시간 지연시켜 드라이브회로부(60)에 공급하는신호발생부(51)와, 상기 RAS,CAS 신호를 래치 및 조합하여 스위칭회로부(70)에 공급하는AMX신호발생부(54)를 포함하여 구성된다.
상기 드라이브 회로부(60)는, 제7인버터(INV7)에 의한 반전된 신호와 RAS 신호를 조합하는 제2낸드게이트(NAND2)와, 상기 제2낸드게이트(NAND2)에서 출력되어 나오는 신호를 반전시키는 제8인버터(INV8)를 포함하여 구성된다.
상기신호발생부(51)는 RAS,CAS 신호를 조합하는 노어게이트(NOR)와, 상기 노어게이트(NOR)의 출력신호를 반전시키고 반전된 신호를 래치회로부(53)에 출력하는 제1인버터(INV1)와, 상기 래치회로부(53)의 출력신호를 버퍼링하는 제2, 제3인버터(INV2), (INV3)로 이루어진 버퍼회로부(52)를 포함하여 구성된다.
상기AMX신호발생부(54)는, RAS 및 노어게이트(NOR)의 신호를 반전시키는 래치회로부(55)와, 상기 래치회로부(55) 및 RAS 신호를 발진하는 발진부(56)와, 상기 발진부(56)의 신호 및 RAS 신호를 조합하는 제1낸드게이트(NAND1)와, 상기 제1낸드게이트에서 출력되어 나오는 신호를 반전시키는 제6인버터(INV6)를 포함하여 구성된다.
이와 같이, 구성된 본 고안의 작용효과를 바람직한 실시예를 통해 상세히 설명하기로 한다.
먼저, 제4도의 (a)와 같은 클럭발생부(10)의신호의 반대 위상인 RAS1 신호(c)와 RAS 신호보다 지연되어 출력되는신호를 노어게이트(NOR)에서 조합한 후 제1인버터(INV1)에 위상반전하여 래치회로부(53)로 출력시키게 된다.
이때 래치회로부(53)는 세트 상태가 되어 리세트 되기까지는 하이 레벨의 신호를 발생시키게 되고 발생된 하이 레벨 신호는 버퍼회로부(52)를 통해 제4도의 (마)와 같은신호를 출력하게 된다.
이러한 상태에서 노어게이트(NOR)의 출력신호에 의해 래치회로부(55)가 세트상태가 됨에 따라 상기 래치회로부(55)의 출력신호에 의해 발진부(56)가 동작되어 제2낸드게이트(NAND2)에서는 발진부(56) 및 RAS 신호를 조합하고 조합한 신호를 제6인버터(INV6)에 의해 반전되어AMX 신호가 생성되어 스위칭회로부(70)내의 전계효과 트랜지스터(FET1), (FET2)에 각각 공급하게 된다.
한편, 제2낸드게이트(NAND2)에서는신호가 제7인버터(INV7)에 의해 반전된와 클럭발생부(10)의 반전출력 신호인 RAS 신호를 조합하고, 조합한 하이레벨 신호가 제8인버터(INV8)에 의해 위상 반전되어 제4도의(아)와 같은 로우레벨의신호를 어드레스 버퍼(20)에 공급하게 되는 것이다.
즉, 클럭발생부(10)의로부터 딜레이된 RAS 신호와 외부의로부터 지연된 신호로부터이전의상태에서신호 발생부(51)로부터 인에이블 신호를 생성해 낸다.
상기신호와로부터 지연되는 신호에 의해 드라이브회로부(60)에서는 어드레스 버퍼(20)의 인에이블 신호(XAS)를 생성하게 된다.
따라서 리프레시 사이클에서는신호가 먼저 인에이블 되므로 RAS 신호에 상관없이 로우가 되어 어드레스 버퍼(20)를 디스에이블하여 프리차지 상태에 둔다.
이러한 상태에서 표준 사이클에서는 스위칭회로부(70)의 전계효과 트랜지스터(FET1), (FET2)가 오프되어 리프레시 카운터(40)가 어드레스 라인에서 분리되고, 또한 리프레시 사이클에서는 어드레스 버퍼(20)는 디스에이블되고, 스위칭회로부(70)의 전계효과 트랜지스터(FET1), (FET2)는 턴온되어 리프레시 카운터(40)는 어드레스 라인과 연결되어 있다.
이상에서 상술한 바와같이 본 고안에 의하면, 외부신호를 어드레스로 버퍼링하고, 그외는 별도로 리프레시 카운터가 동작되어 어드레스 버퍼를 디스에이블시킴으로 어드레스 버퍼에서 소모되는 전류를 리프레시 사이클에서 감소시키게 되는 효과가 있다는 것이다.
Claims (5)
- 디램의 어드레스 멀티 플렉싱 회로에 있어서, 상기 어드레스가 결정될 때 소정신호()(AMX)를 발생하는 어드레스 판정회로부(50)와 상기 어드레스 판정회로부(50) 및 클럭발생부(10)의 출력단에 연결되어AMX, RAB 신호를 조합하여 표준 사이클이나 리프레시 사이클에 따라 어드레스 버퍼(20)를 인에이블 또는 디스에이블 시키는 드라이브회로부(60)와 상기 어드레스 판정회로부(50) 및 리프레시 카운터(40)에 연결되어 리프레시카운터(40)의 출력을 스위칭하는 스위칭회로부(70)를 포함하는 것을 특징으로 하는 디램의 어드레스 멀티 플렉싱회로.
- 제1항에 있어서, 상기 어드레스 판정회로부(50)는, 클럭발생부(10)의 RAS,CAS신호를 조합 및 래치하고, 일정시간 지연시켜 드라이브회로부(60)에 공급하는신호발생부(51)와, 상기 RAS,CAS 신호를 래치 및 조합하여 스위칭회로부(70)에 공급하는AMX신호발생부(54)를 포함하는 것을 특징으로 하는 디램의 어드레스 멀티 플렉싱 회로.
- 제1항에 있어서, 상기 드라이브 회로부(60)는, 제7인버터(INV7)에 의한 반전된 신호와 RAS 신호를 조합하는 제2낸드게이트(NAND2)와, 상기 제2낸드게이트(NAND2)에서 출력되어 나오는 신호를 반전시키는 제8인버터(INV8)를 포함하는 것을 특징으로 하는 디램의 어드레스 멀티 플렉싱 회로.
- 제2항에 있어서, 상기신호발생부(51)는 RAS,CAS 신호를 조합하는 노어게이트(NOR)와, 상기 노어게이트(NOR)의 출력신호를 반전시키고 반전된 신호를 래치회로부(53)에 출력하는 제1인버터(INV1)와, 상기 래치회로부(53)의 출력신호를 버퍼링하는 제2, 제3인버터(INV2), (INV3)로 이루어진 버퍼회로부(52)를 포함하는 것을 특징으로 하는 디램의 어드레스 멀티 플렉싱 회로.
- 제2항에 있어서, 상기AMX신호발생부(54)는, RAS 및 노어게이트(NOR)의 신호를 반전시키는 래치회로부(55)와, 상기 래치회로부(55) 및 RAS 신호를 발진하는 발진부(56)의 신호 및 RAS 신호를 조합하는 제1낸드게이트(NAND1)와, 상기 제1낸드게이트에서 출력되어 나오는 신호를 반전시키는 제6인버터(INV6)를 포함하는 것을 특징으로 하는 디램의 어드레스 멀티 플렉싱 회로.
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| KR2019920002241U KR0129734Y1 (ko) | 1992-02-17 | 1992-02-17 | 디램의 어드레스 멀티 플렉싱 회로 |
Applications Claiming Priority (1)
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| KR2019920002241U KR0129734Y1 (ko) | 1992-02-17 | 1992-02-17 | 디램의 어드레스 멀티 플렉싱 회로 |
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Families Citing this family (1)
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|---|---|---|---|---|
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1992
- 1992-02-17 KR KR2019920002241U patent/KR0129734Y1/ko not_active IP Right Cessation
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