JPWO2020090199A1 - 集積回路、電源回路 - Google Patents

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Abstract

入力される所定の交流電圧から目的レベルの出力電圧を生成すべく、前記所定の交流電圧を整流する整流回路からの電圧が印加されるインダクタに流れるインダクタ電流と、前記出力電圧と、に基づいて前記インダクタ電流を制御するトランジスタを駆動する集積回路であって、前記インダクタ電流の電流値と、所定の電流値とを比較する第１比較回路と、前記インダクタ電流の電流値が前記所定の電流値より小さいことを示す比較結果を前記第１比較回路が出力してからの経過時間を計時するタイマ回路と、前記出力電圧のレベルと、前記目的レベルより低い第１レベルとを比較する第２比較回路と、前記経過時間が所定時間に達し、かつ、前記出力電圧のレベルが前記第１レベルより低いことを示す比較結果を前記第２比較回路が出力した場合に、前記整流回路に前記所定の交流電圧が入力されていないことを示す第１信号を出力する信号出力回路と、を備える。

Description

本発明は、集積回路、および電源回路に関する。
ＡＣ−ＤＣコンバータは、交流電圧から目的レベルの出力電圧を生成する回路であるが、一般に入力される交流電圧が遮断されると、出力電圧は低下する。このような場合、ＡＣ−ＤＣコンバータの負荷が正常に動作しなくなることがあるため、ＡＣ−ＤＣコンバータには、交流電圧が遮断されたことを検出する検出回路が設けられることがある（例えば、特許文献１）。
特開２００６−２２３０７０号公報
ところで、一般に交流電圧が遮断されたことを検出する検出回路は、数多くのディスクリート部品で構成されるためＡＣ−ＤＣコンバータのコスト上昇を招くことになる。
本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、低コストで交流電圧が遮断されたことを検出することができる集積回路を提供することにある。
前述した課題を解決する主たる本発明は、入力される所定の交流電圧から目的レベルの出力電圧を生成すべく、前記所定の交流電圧を整流する整流回路からの電圧が印加されるインダクタに流れるインダクタ電流と、前記出力電圧と、に基づいて前記インダクタ電流を制御するトランジスタを駆動する集積回路であって、前記インダクタ電流の電流値と、所定の電流値とを比較する第１比較回路と、前記インダクタ電流の電流値が前記所定の電流値より小さいことを示す比較結果を前記第１比較回路が出力してからの経過時間を計時するタイマ回路と、前記出力電圧のレベルと、前記目的レベルより低い第１レベルとを比較する第２比較回路と、前記経過時間が所定時間に達し、かつ、前記出力電圧のレベルが前記第１レベルより低いことを示す比較結果を前記第２比較回路が出力した場合に、前記整流回路に前記所定の交流電圧が入力されていないことを示す第１信号を出力する信号出力回路と、を備えることを特徴とする集積回路である。
本発明によれば、低コストで交流電圧が遮断されたことを検出することができる集積回路を提供することができる。
ＡＣ−ＤＣコンバータ１０の一例を示す図である。 力率改善ＩＣ２５の一例を示す図である。 検出回路５３の一例を示す図である。 ＡＣ−ＤＣコンバータ１０の動作を説明するための図である。 交流電圧が入力されている際のＡＣ−ＤＣコンバータ１０の動作を説明するための図である。 交流電圧が遮断されている際のＡＣ−ＤＣコンバータ１０の動作を説明するための図である。 検出回路５５の一例を示す図である。
関連出願の相互参照
この出願は、２０１８年１０月３１日に出願された日本特許出願、特願２０１８−２０５２７１に基づく優先権を主張し、その内容を援用する。
本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝＝＝本実施形態＝＝＝＝＝
図１は、本発明の一実施形態であるＡＣ−ＤＣコンバータ１０の構成を示す図である。ＡＣ−ＤＣコンバータ１０は、商用電源の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成する昇圧チョッパー型の電源回路である。
ＤＣ−ＤＣコンバータ１１は、直流電圧である出力電圧Ｖｏｕｔから、負荷１２に適した電圧を生成する回路である。なお、負荷１２は、例えば、直流電圧で動作する電子機器である。
マイコン１３（制御回路）は、後述する電圧Ｖｏｖｐのレベルが上昇すると、例えば負荷１２の消費電力を低下させる。
＜＜＜ＡＣ−ＤＣコンバータ１０の概要＞＞＞
ＡＣ−ＤＣコンバータ１０は、全波整流回路２０、コンデンサ２１，２２，３６、インダクタ２３、ダイオード２４、力率改善ＩＣ２５、パワートランジスタ２６、及び抵抗３０〜３５を含んで構成される。
全波整流回路２０は、入力される所定の交流電圧Ｖａｃを全波整流し、電圧Ｖｒｅｃとして、コンデンサ２１及びインダクタ２３に出力する。なお、交流電圧Ｖａｃは、例えば、実効値が１００〜２４０Ｖ、周波数が５０〜６０Ｈｚの電圧である。
コンデンサ２１は、電圧Ｖｒｅｃを平滑化し、コンデンサ２２は、インダクタ２３、ダイオード２４、及びパワートランジスタ２６とともに昇圧チョッパー回路を構成する。このため、コンデンサ２２の充電電圧が直流の出力電圧Ｖｏｕｔとなる。なお、出力電圧Ｖｏｕｔは、例えば、４００Ｖである。
力率改善ＩＣ２５は、ＡＣ−ＤＣコンバータ１０の力率を改善しつつ、出力電圧Ｖｏｕｔのレベルが目的レベル（例えば、４００Ｖ）となるよう、パワートランジスタ２６のスイッチングを制御する集積回路である。具体的には、力率改善ＩＣ２５は、インダクタ２３に流れるインダクタ電流ＩＬ、及び出力電圧Ｖｏｕｔに基づいて、パワートランジスタ２６を駆動する。なお、力率改善ＩＣ２５の詳細については後述するが、力率改善ＩＣ２５には、端子ＣＳ，ＦＢ，ＣＯＭＰ，ＯＶＰ，ＯＵＴが設けられている。
パワートランジスタ２６は、ＡＣ−ＤＣコンバータ１０の負荷（後述）への電力を制御するためのＮＭＯＳトランジスタである。なお、本実施形態では、パワートランジスタ２６は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタであることとしたがこれに限られない。パワートランジスタ２６は、電力を制御できるトランジスタであれば、例えば、バイポーラトランジスタ、またはＩＧＢＴ（Insulated Gate Bipolar Transistor）であっても良い。また、パワートランジスタ２６のゲート電極は、端子ＯＵＴに接続されている。
抵抗３０，３１は、出力電圧Ｖｏｕｔを分圧する分圧回路を構成し、パワートランジスタ２６をスイッチングする際に用いられる帰還電圧Ｖｆｂを生成する。なお、抵抗３０，３１が接続されるノードに生成される帰還電圧Ｖｆｂは、端子ＦＢに印加される。
抵抗３２は、インダクタ電流ＩＬを検出するための抵抗であり、一端は、パワートランジスタ２６のソース電極に接続され、他端は、端子ＣＳに接続されている。なお、本実施形態では、接地されたパワートランジスタ２６のソース電極を基準（０Ｖ）として、抵抗３２に発生する電圧を電圧Ｖｃｓとする。このため、インダクタ電流ＩＬの増加に応じて、電圧Ｖｃｓの負の電圧値は大きくなる。
抵抗３３，３４は、出力電圧Ｖｏｕｔを分圧する分圧回路を構成し、出力電圧Ｖｏｕｔが過電圧の状態にあるかを検出する際に用いられる電圧Ｖｏｖｐを生成する。なお、詳細は後述するが、抵抗３３，３４が接続されるノードに生成される電圧Ｖｏｖｐ（分圧電圧）は、端子ＯＶＰに印加される。ここで、「過電圧」とは、例えば、出力電圧Ｖｏｕｔのレベルが、目的レベルの１．１倍の所定のレベルＸになる状態をいう。
抵抗３５及びコンデンサ３６は、詳細は後述するが、フィードバック制御される力率改善ＩＣ２５の位相補償用の素子であり、端子ＣＯＭＰと、接地との間に設けられている。
＜＜＜力率改善ＩＣ２５の構成＞＞＞
図２は、力率改善ＩＣ２５の構成の一例を示す図である。力率改善ＩＣ２５は、駆動信号生成回路５０、駆動回路５１、コンパレータ５２、検出回路５３、及び電圧切替回路５４を含んで構成される。
駆動信号生成回路５０は、インダクタ電流ＩＬを示す電圧Ｖｃｓと、帰還電圧Ｖｆｂとに基づいて、パワートランジスタ２６をオンオフする駆動信号Ｖｑ１を生成する回路である。駆動信号生成回路５０は、コンパレータ７０、遅延回路７１、パルス回路７２、誤差増幅回路７３、発振回路７４、コンパレータ７５、及びＳＲフリップフロップ７６を含んで構成される。
コンパレータ７０は、インダクタ電流ＩＬの電流値が、ほぼゼロであるかを検出する回路である。具体的には、コンパレータ７０は、端子ＣＳに印加される電圧Ｖｃｓと、ゼロよりやや大きい電流値（例えば、数ｍＡ）に応じた基準電圧Ｖｒｅｆ１（例えば、数ｍＶ）との大小を比較し、インダクタ電流ＩＬの電流値がほぼゼロ（以下、便宜上、「ほぼゼロ」を単にゼロと称する。）であるかを検出する。なお、詳細は後述するが、本実施形態では、電圧Ｖｃｓが基準電圧Ｖｒｅｆ１より大きくなると、インダクタ電流ＩＬがゼロであることを示すハイレベル（以下、Ｈレベルとする。）の信号Ｖｚが、コンパレータ７０から出力される。
遅延回路７１は、コンパレータ７０からＨレベルの信号Ｖｚが出力されると、所定時間だけ遅延させて出力する。
パルス回路７２は、遅延回路７１からＨレベルの信号Ｖｚが出力されると、ハイレベルのパルス信号Ｖｐ１を出力する。
誤差増幅回路７３は、端子ＦＢに印加される帰還電圧Ｖｆｂと、所定の基準電圧Ｖｒｅｆ２との誤差を増幅する回路である。なお、基準電圧Ｖｒｅｆ２は、目的レベルの出力電圧Ｖｏｕｔに応じて定められる電圧である。また、誤差増幅回路７３の出力と接地との間には、端子ＣＯＭＰを介して、位相補償用の抵抗３５及びコンデンサ３６が接続されている。ここで、誤差増幅回路７３の出力と端子ＣＯＭＰとが接続されたノードの電圧を、電圧Ｖｅとする。
発振回路７４は、パルス信号Ｖｐ１が出力されると、振幅が徐々に大きくなるランプ波Ｖｒを出力する。
コンパレータ７５は、電圧Ｖｅとランプ波Ｖｒとの大小を比較して、比較結果として信号Ｖｐ２を出力する。ここでは、電圧Ｖｅがコンパレータ７５の反転入力端子に印加され、ランプ波Ｖｒがコンパレータ７５の非反転入力端子に印加されている。このため、ランプ波Ｖｒのレベルが電圧Ｖｅのレベルより低い場合、信号Ｖｐ２はローレベル（以下、Ｌレベルとする。）となり、ランプ波Ｖｒのレベルが電圧Ｖｅのレベルより高くなると信号Ｖｐ２はＨレベルとなる。
ＳＲフリップフロップ７６のＳ入力には、信号Ｖｐ１が入力され、Ｒ入力には、信号Ｖｐ２が入力される。このため、ＳＲフリップフロップ７６のＱ出力である駆動信号Ｖｑ１は、信号Ｖｐ１がＨレベルになるとＨレベルとなる。一方、信号Ｖｐ２がＨレベルになると、駆動信号Ｖｑ１は、Ｌレベルになる。
駆動回路５１は、駆動信号Ｖｑ１に基づいてパワートランジスタ２６を駆動する回路であり、ＡＮＤ回路８０及びバッファ回路８１を含む。
ＡＮＤ回路８０は、駆動信号Ｖｑ１と後述するコンパレータ５２からの信号Ｖｏｖとの論理積を演算し、バッファ回路８１に出力する。
バッファ回路８１は、入力される信号と同じ論理レベルの信号Ｖｄｒで、ゲート容量等の大きいパワートランジスタ２６を駆動する。
コンパレータ５２（第４比較回路）は、電圧Ｖｏｖｐ（後述）と、基準電圧Ｖｒｅｆ３とを比較することにより、出力電圧Ｖｏｕｔが過電圧の状態にあるかを検出するための回路である。ところで、上述のように「過電圧」とは、例えば出力電圧Ｖｏｕｔのレベルが、目的レベルの１．１倍である所定のレベルＸ（第３レベル）となる状態をいう。このため、本実施形態では、出力電圧Ｖｏｕｔが所定レベルＸを超えると、電圧Ｖｏｖｐが基準電圧Ｖｒｅｆ３より大きくなるよう、電圧Ｖｒｅｆ３のレベルが定められている。
検出回路５３（信号出力回路）は、交流電圧Ｖａｃが遮断された状態であるか否かを検出するための回路である。なお、ここで「交流電圧Ｖａｃが遮断された状態」とは、例えば、所定の交流電圧ＶａｃがＡＣ−ＤＣコンバータ１０に供給されず、全波整流回路２０に入力されていない状態をいう。なお、検出回路５３の詳細は後述するが、検出回路５３は、交流電圧Ｖａｃが遮断されていることを検出すると、Ｌレベルの信号Ｖｄ（第１信号）を出力する。また、検出回路５３は、交流電圧Ｖａｃが遮断されていないこと、つまり、所定の交流電圧ＶａｃがＡＣ−ＤＣコンバータ１０に供給され、全波整流回路２０に入力されていることを検出すると、Ｈレベルの信号Ｖｄ（第２信号）を出力する。
電圧切替回路５４は、交流電圧Ｖａｃが遮断されているか否かに応じて、端子ＯＶＰの電圧レベルを切り替える回路である。電圧切替回路５４は、ＰＭＯＳトランジスタ９０、ＮＭＯＳトランジスタ９１、スイッチ９２、及びインバータ９３を含んで構成される。
ＰＭＯＳトランジスタ９０は、端子ＯＶＰの電圧をプルアップするための素子であり、ゲート電極に信号Ｖｄが入力され、ソース電極に所定の電圧Ｖｃｃ（所定電圧）が印加され、ドレイン電極が端子ＯＶＰに接続されている。なお、本実施形態の電圧Ｖｃｃのレベルは、電圧Ｖｒｅｆ３のレベルより高いため、端子ＯＶＰに電圧Ｖｃｃが印加されると、マイコン１３は、出力電圧Ｖｏｕｔが過電圧の状態と同様に、負荷１２の消費電力を低下させる。
ＮＭＯＳトランジスタ９１は、コンパレータ５２の反転入力端子の電圧をプルダウンするための素子であり、ゲート電極にはインバータ９３で反転された信号Ｖｄが入力され、ソース電極は接地され、ドレイン電極はコンパレータ５２の反転入力端子に接続されている。
スイッチ９２は、コンパレータ５２の誤動作を防ぐためのスイッチであり、端子ＯＶＰと、コンパレータ５２の反転入力端子との間に設けられている。なお、スイッチ９２は、例えば、ＮＭＯＳトランジスタやＣＭＯＳスイッチ等である。ここで、スイッチ９２は、Ｌレベルの信号Ｖｄに基づいてオフし、Ｈレベルの信号Ｖｄに基づいてオンする。
このため、Ｌレベルの信号Ｖｄが出力されている場合には、端子ＯＶＰの電圧のレベルは、電圧Ｖｃｃのレベルとなり、Ｈレベルの信号Ｖｄが出力されている場合には、端子ＯＶＰの電圧レベルは、電圧Ｖｏｖｐのレベルとなる。
＜＜＜検出回路５３の構成＞＞＞
図３に示すように、検出回路５３は、コンパレータ１００〜１０２、インバータ１０３，１０８タイマ回路１０４、ＡＮＤ回路１０５、ＯＲ回路１０６、及びＳＲフリップフロップ１０７を含んで構成される。
コンパレータ１００（第１比較回路）は、電圧Ｖｃｓと、電圧Ｖ１との大小関係に基づいて、インダクタ電流ＩＬの電流値と、電流値Ｉ１とを比較する回路である。ここで、「電流値Ｉ１」は、例えば、インダクタ電流ＩＬの平均値より小さく、コンパレータ７０が検出する電流値より大きい、ゼロに近い正の電流値（例えば、数十ｍＡ）である。また、コンパレータ１００から比較結果として出力される信号Ｖｃ１は、インダクタ電流ＩＬの電流値が、電流値Ｉ１より大きい場合にＬレベルとなり、電流値Ｉ１より小さい場合にＨレベルとなる。
コンパレータ１０１（第２比較回路）は、帰還電圧Ｖｆｂと、電圧Ｖｃ２との大小関係に基づいて、出力電圧Ｖｏｕｔのレベルと、目的レベルより低い所定レベルＡ（第１レベル）とを比較する回路である。ここで、「所定レベルＡ」は、例えば、目的レベルの０．９倍のレベルである。また、コンパレータ１０１から比較結果として出力される信号Ｖｃ２は、出力電圧Ｖｏｕｔのレベルが、所定レベルＡより高い場合にＬレベルとなり、所定レベルＡより低い場合にＨレベルとなる。
コンパレータ１０２（第３比較回路）は、帰還電圧Ｖｆｂと、電圧Ｖ３との大小関係に基づいて、出力電圧Ｖｏｕｔのレベルと、所定レベルＢ（第２レベル）とを比較する回路である。ここで、「所定レベルＢ」は、目的レベルより低く所定レベルＡより高いレベルであり、例えば、目的レベルの０．９５倍のレベルである。また、コンパレータ１０２から比較結果として出力される信号Ｖｃ３は、出力電圧Ｖｏｕｔのレベルが、所定レベルＢより高い場合にＨレベルとなり、所定レベルＢより低い場合にＬレベルとなる。
タイマ回路１０４は、Ｈレベルの信号Ｖｃ１がＲ入力に入力されている時間を計時し、Ｌレベルの信号Ｖｃ１がＲ入力に入力されると計時した時間をリセットする。また、タイマ回路１０４は、Ｈレベルの信号Ｖｃ１が入力されてから所定時間Ｔだけ計時すると、Ｑ出力から出力される信号ＶｔｉｍをＬレベルからＨレベルに変化させる。
このため、本実施形態のタイマ回路１０４は、インダクタ電流ＩＬの電流値が電流値Ｉ１より小さくなり、信号Ｖｃ１がＨレベルとなってからの経過時間を計時することになる。
ＡＮＤ回路１０５は、信号Ｖｔｉｍと、コンパレータ１０１からの信号Ｖｃ２との論理積を演算し、ＳＲフリップフロップ１０７に出力する。
ＯＲ回路１０６は、インバータ１０３で反転された信号Ｖｃ１と、コンパレータ１０２からの信号Ｖｃ３との論理和を演算し、ＳＲフリップフロップ１０７に出力する。
ＳＲフリップフロップ１０７のＳ入力には、ＡＮＤ回路１０５の出力が入力され、Ｒ入力には、ＯＲ回路１０６の出力が入力される。インバータ１０８は、ＳＲフリップフロップ１０７のＱ出力の論理レベルを判定させ、信号Ｖｄとして出力する。
＝＝＝力率改善ＩＣ２５の動作＝＝＝
＜＜＜交流電圧Ｖａｃが入力されている場合＞＞＞
図４を参照しつつ、ＡＣ−ＤＣコンバータ１０が所定の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成し、一定の負荷に電力を供給している際の力率改善ＩＣ２５の動作を説明する。
ここで、出力電圧Ｖｏｕｔは目的レベルであるため、コンパレータ１０１は、Ｌレベルの信号Ｖ２を出力し、コンパレータ１０２は、Ｈレベルの信号Ｖｃ３を出力するため、ＳＲフリップフロップ１０７はリセットされた状態となる。そして、検出回路５３からは、Ｈレベルの信号Ｖｄが出力されるため、端子ＯＶＰには電圧Ｖｏｖｐが印加され、過電圧が検出可能な状態となる。
ところで、目的レベルの出力電圧Ｖｏｕｔが生成されている際、電圧Ｖｏｖｐは基準電圧Ｖｒｅｆ３より低く、過電圧の状態にはない。したがって、コンパレータ５２は、Ｈレベルの信号Ｖｏｖを出力し、駆動回路５１は、駆動信号生成回路５０の出力に基づいて動作する。
まず、時刻ｔ０にインダクタ電流ＩＬが減少し、電流値Ｉ１になると、つまり、電圧Ｖｃｓが上昇し、基準電圧Ｖｒｅｆ１となると、コンパレータ７０は、信号ＶｚをＨレベルに変化させる（図４では不図示）。また、時刻ｔ０から遅延回路７１の遅延時間だけ経過した時刻ｔ１になると、パルス回路７２は、パルス信号Ｖｐ１を出力する。
そして、パルス信号Ｖｐ１が出力されると、ＳＲフリップフロップ７６は、Ｈレベルの駆動信号Ｖｑ１を出力するため、信号ＶｄｒもＨレベルとなる。この結果、パワートランジスタ２６はオンし、インダクタ電流ＩＬは増加することになる。
また、パルス信号Ｖｐ１が出力されると、発振回路７４からのランプ波Ｖｒの振幅が増加する。そして、時刻ｔ２に、ランプ波Ｖｒの振幅レベルが電圧Ｖｅのレベルより高くなると、コンパレータ７５は、信号Ｖｐ２をＨレベルに変化させる。この結果、ＳＲフリップフロップ７６はリセットされ、信号ＶｄｒもＬレベルとなる。信号ＶｄｒがＬレベルとなると、パワートランジスタ２６はオフするため、インダクタ電流ＩＬは徐々に減少する。また、時刻ｔ３にインダクタ電流ＩＬが減少し、電流値Ｉ１になると、時刻ｔ０の動作が繰り返される。
ここで、ＡＣ−ＤＣコンバータ１０が所定の交流電圧Ｖａｃから目的レベルの出力電圧Ｖｏｕｔを生成し、一定の負荷に電力を供給している際、帰還電圧Ｖｆｂは一定となる。この結果、誤差増幅回路７３から出力される電圧Ｖｅも一定になるため、パワートランジスタ２６がオンする期間（例えば、時刻ｔ０〜ｔ１までの期間）も一定となる。
また、パワートランジスタ２６がオンする際に、交流電圧Ｖａｃを整流した電圧Ｖｒｅｃのレベルが高くなると、インダクタ電流ＩＬの電流値も大きくなる。この結果、図５に示すように、インダクタ電流ＩＬのピークの波形は電圧Ｖｒｅｃと同じ波形となり、力率が改善される。なお、インダクタ電流ＩＬのピークの波形は、電圧Ｖｒｅｃと同様の波形となるが、電圧Ｖｃｓは、上述のようにインダクタ電流ＩＬの増加に応じて負の電圧値が大きくなる。したがって、電圧Ｖｒｅｃのレベルが最も高くなる際に、電圧Ｖｃｓのピークは低くなる。
＜＜＜交流電圧Ｖａｃが遮断された後に復帰した場合＞＞＞
図６を参照しつつ、交流電圧Ｖａｃが遮断された際の力率改善ＩＣ２５の動作について説明する。まず、時刻ｔ１０において、交流電圧Ｖａｃが遮断されると、電圧Ｖｒｅｃのレベルが急激に低下する。これに伴い、時刻ｔ１１において、インダクタ電流ＩＬの電流値は、電流値Ｉ１より小さくなるため、電圧Ｖｃｓのレベルが電圧Ｖ１のレベルより低くなる。この結果、コンパレータ１００からの信号Ｖｃ１はＨレベルとなり、タイマ回路１０４は、信号Ｖｃ１はＨレベルとなってからの時間の計時を開始する。
そして、時刻ｔ１１から所定時間Ｔだけ経過した時刻ｔ１２になると、タイマ回路１０４は、Ｑ出力から出力される信号ＶｔｉｍをＨレベルに変化させる。なお、所定時間Ｔは、例えば、交流電圧Ｖａｃの１／８周期程度の時間であり、交流電圧Ｖａｃの１／２周期の時間より短い。
また、この期間においても、交流電圧Ｖａｃは遮断されているため、出力電圧Ｖｏｕｔ及び帰還電圧Ｖｆｂは徐々に低下する。そして、時刻ｔ１３において、出力電圧Ｖｏｕｔのレベルが所定レベルＡまで低下すると、つまり、帰還電圧Ｖｆｂのレベルが電圧Ｖ２のレベルまで低下すると、コンパレータ１０１からの信号Ｖｃ２がＨレベルになる。この結果、ＡＮＤ回路１０５からの出力もＨレベルとなり、検出回路５３は、交流電圧Ｖａｃが遮断されていることを示すＬレベルの信号Ｖｄを出力することになる。そして、信号ＶｄがＬレベルになると、端子ＯＶＰの電圧は電圧Ｖｃｃにプルアップされる。
なお、時刻ｔ１３に端子ＯＶＰの電圧がプルアップされると、マイコン１３は負荷１２の消費電力を低下させる。このため、時刻ｔ１３以降、出力電圧Ｖｏｕｔは緩やかに低下する。
また、時刻ｔ１４に交流電圧Ｖａｃが復帰すると、電圧Ｖｒｅｃのレベルは上昇し、インダクタ電流ＩＬも増加する。そして、時刻ｔ１５において、電圧Ｖｃｓのレベルが電圧Ｖ１のレベルより高くなると、タイマ回路１０４の計時がリセットされ、信号ＶｔｉｍはＬレベルに変化する。また、この際、コンパレータ１００からのＬレベルの信号Ｖｃ１はインバータ１０３で反転されるため、ＳＲフリップフロップ１０７もリセットされ、信号ＶｄはＨレベルになる。この結果、端子ＯＶＰに印加される電圧は、電圧Ｖｏｖｐとなり、出力電圧Ｖｏｕｔの過電圧が検出可能な状態となる。
また、交流電圧Ｖａｃが復帰した時刻ｔ１４以降は徐々に出力電圧Ｖｏｕｔも上昇するため、例えば時刻ｔ１６には、出力電圧Ｖｏｕｔのレベルは所定レベルＢより高くなる。
＝＝＝検出回路の他の実施例＝＝＝
図７は、交流電圧Ｖａｃが遮断された状態であるか否かを検出する検出回路５５の構成を示す図である。検出回路５５は、検出回路５３と同様に、交流電圧Ｖａｃが遮断されていることを検出すると、Ｌレベルの信号Ｖｄｘ（第１信号）を出力し、交流電圧Ｖａｃが遮断されていないことを検出すると、Ｈレベルの信号Ｖｄｘ（第２信号）を出力する。なお、検出回路５５における電流値Ｉ１や電圧Ｖ１は、上述した電流値Ｉ１や電圧Ｖ１と同じである。
検出回路５５（信号出力回路）は、コンパレータ１２０〜１２２、タイマ回路１２３、ＯＲ回路１２４、Ｄフリップフロップ１２５、及びインバータ１２６，１２７を含んで構成される。
コンパレータ１２０（第１比較回路）は、電圧Ｖｃｓと、電圧Ｖ１との大小関係に基づいて、インダクタ電流ＩＬの電流値と、電流値Ｉ１とを比較する回路である。コンパレータ１２０から比較結果として出力される信号Ｖｘ１は、インダクタ電流ＩＬの電流値が、電流値Ｉ１より大きい場合にＬレベルとなり、電流値Ｉ１より小さい場合にＨレベルとなる。
コンパレータ１２１（第２比較回路）は、帰還電圧Ｖｆｂと、電圧Ｖ２との大小関係に基づいて、出力電圧Ｖｏｕｔのレベルと、目的レベルより低い所定レベルＡ（第１レベル）とを比較する回路である。コンパレータ１２１から比較結果として出力される信号Ｖｘ２は、出力電圧Ｖｏｕｔのレベルが、所定レベルＡより高い場合にＨレベルとなり、所定レベルＡより低い場合にＬレベルとなる。
コンパレータ１２２（第３比較回路）は、帰還電圧Ｖｆｂと、電圧Ｖ３との大小関係に基づいて、出力電圧Ｖｏｕｔのレベルと、所定レベルＢ（第２レベル）とを比較する回路である。コンパレータ１２２から比較結果として出力される信号Ｖｘ３は、出力電圧Ｖｏｕｔのレベルが、所定レベルＢより高い場合にＨレベルとなり、所定レベルＢより低い場合にＬレベルとなる。
タイマ回路１２３は、Ｈレベルの信号がＲ入力に入力されている時間を計時し、Ｌレベルの信号がＲ入力に入力されると計時した時間をリセットする。また、タイマ回路１２３は、Ｈレベルの信号が入力されてから計時した時間が所定時間Ｔに達すると、Ｑ出力から出力される信号ＶｔをＬレベルからＨレベルに変化させる。なお、本実施形態のタイマ回路１２３は、インダクタ電流ＩＬの電流値が電流値Ｉ１より小さくなり、信号Ｖｘ１がＨレベルとなってからの経過時間を計時することになる。
ＯＲ回路１２４は、インバータ１２７で反転した信号Ｖｘ１と、信号Ｖｘ３との論理和を演算し、Ｄフリップフロップ１２５に出力する。
Ｄフリップフロップ１２５のＤ入力には、信号Ｖｔが入力され、ｃｋ入力には、信号Ｖｘ２が入力され、Ｒ入力には、ＯＲ回路１２４の出力が入力される。インバータ１２６は、入力される信号の論理レベルを反転させ信号Ｖｄｘとして出力する。
ここで、インダクタ電流ＩＬの電流値が電流値Ｉ１より小さくなると、信号Ｖｘ１は、Ｈレベルとなる。そして、Ｈレベルの信号Ｖｘ１が所定時間Ｔ出力されると、タイマ回路１２３は、信号ＶｔをＨレベルに変化させるため、Ｄフリップフロップ１２５のＤ入力は、Ｈレベルの信号が入力される。この際に、出力電圧Ｖｏｕｔのレベルが、所定レベルＡより低くなると、信号Ｖｘ２がＬレベルとなるため、Ｄフリップフロップ１２５のＱ出力はＨレベルとなる。この結果、信号ＶｄｘはＬレベルに変化する。このように、検出回路５５は、インダクタ電流ＩＬが所定時間Ｔだけ小さくなり、出力電圧Ｖｏｕｔのレベルが低下すると、検出回路５３と同様に動作する。
また、検出回路５５は、出力電圧Ｖｏｕｔのレベルが所定レベルＢより高くなるか、インダクタ電流ＩＬの電流値が電流値Ｉ１より大きくなると、信号ＶｄｘをＨレベルに変化させる。したがって、検出回路５５は、出力電圧Ｖｏｕｔのレベルが所定レベルＢより高くなるか、インダクタ電流ＩＬの電流値が電流値Ｉ１より大きくなる場合も、検出回路５３と同様に動作する。このため、例えば、力率改善ＩＣ２５において、検出回路５３の代わりに検出回路５５を用いることも可能である。
＝＝＝まとめ＝＝＝
以上、本実施形態のＡＣ−ＤＣコンバータ１０について説明した。力率改善ＩＣ２５は、交流電圧Ｖａｃが遮断されたことを検出する検出回路５３を含んでいる。このため、ＡＣ−ＤＣコンバータ１０を実現する際には、交流電圧Ｖａｃを検出する回路をディスクリート部品等で構成する必要がない。したがって、力率改善ＩＣ２５を用いることにより、ＡＣ−ＤＣコンバータ１０は、低コストで交流電圧Ｖａｃが遮断されたことを検出することが可能である。
また、交流電圧Ｖａｃが遮断された後に復帰すると、電圧Ｖｒｅｃが上昇するため、インダクタ電流ＩＬも増加する。本実施形態の検出回路５３は、インダクタ電流ＩＬの電流値と、電流値Ｉ１とを比較することにより、遮断された交流電圧Ｖａｃが復帰したことを検出している。このように、力率改善ＩＣ２５は、交流電圧Ｖａｃの遮断のみならず、復帰も検出することができる。
また、交流電圧Ｖａｃが復帰すると、出力電圧Ｖｏｕｔのレベルも上昇する。検出回路５３は、出力電圧Ｖｏｕｔのレベルが所定レベルＢより高くなると、遮断された交流電圧Ｖａｃが復帰したことを検出している。このように、力率改善ＩＣ２５は、インダクタ電流ＩＬのみならず、出力電圧Ｖｏｕｔに基づいて交流電圧Ｖａｃの復帰を検出することができる。また、所定レベルＢは、交流電圧Ｖａｃが遮断されたことを検出する所定レベルＡよりも高く設定されている。つまり、出力電圧Ｖｏｕｔのレベルで遮断を検出する際のレベルと、復帰を検出する際のレベルとは異なる。このため、検出回路５３は、出力電圧Ｖｏｕｔがリップルやノイズ等により変動した場合であっても、交流電圧Ｖａｃの遮断、復帰を精度良く検出することができる。
また、力率改善ＩＣ２５の電圧切替回路５４は、交流電圧Ｖａｃが遮断された際に、端子ＯＶＰの電圧のレベルを電圧Ｖｃｃのレベルへと変化させている。このため、力率改善ＩＣ２５の利用者は、端子ＯＶＰの電圧のレベルをモニタすることで、交流電圧Ｖａｃが遮断されたことを把握することができる。
また、力率改善ＩＣ２５では、コンパレータ５２が過電圧を検出すると、パワートランジスタ２６がオフされる。これにより、出力電圧Ｖｏｕｔが必要以上に上昇することを防ぐことができる。
また、マイコン１３は、端子ＯＶＰの電圧レベルが上昇すると負荷１２の消費電力を低下させる。このため、仮に交流電圧Ｖａｃが遮断され、ＡＣ−ＤＣコンバータ１０の出力電圧Ｖｏｕｔが目的レベルから低下した場合であっても、短時間で出力電圧Ｖｏｕｔを目的レベルまで戻すことができる。
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
１０ ＡＣ−ＤＣコンバータ
１１ ＤＣ−ＤＣコンバータ
１２ 負荷
１３ マイコン
２０ 全波整流回路
２１，２２，３６ コンデンサ
２３ インダクタ
２４ ダイオード
２５ 力率改善ＩＣ
２６ パワートランジスタ
３０〜３５ 抵抗
５０ 駆動信号生成回路
５１ 駆動回路
５２，７０，７５，１００〜１０２，１２０〜１２２ コンパレータ
５３，５５ 検出回路
５４ 電圧切替回路
７１ 遅延回路
７２ パルス回路
７３ 誤差増幅回路
７４ 発振回路
７６，１０７ ＳＲフリップフロップ
８０，１０５ ＡＮＤ回路
８１ バッファ回路
９０ ＰＭＯＳトランジスタ
９１ ＮＭＯＳトランジスタ
９２ スイッチ
９３，１０３，１０８，１２６，１２７ インバータ
１０４，１２３ タイマ回路
１０６，１２４ ＯＲ回路
１２５ Ｄフリップフロップ

Claims (7)

  1. 入力される所定の交流電圧から目的レベルの出力電圧を生成すべく、前記所定の交流電圧を整流する整流回路からの電圧が印加されるインダクタに流れるインダクタ電流と、前記出力電圧と、に基づいて前記インダクタ電流を制御するトランジスタを駆動する集積回路であって、
    前記インダクタ電流の電流値と、所定の電流値とを比較する第１比較回路と、
    前記インダクタ電流の電流値が前記所定の電流値より小さいことを示す比較結果を前記第１比較回路が出力してからの経過時間を計時するタイマ回路と、
    前記出力電圧のレベルと、前記目的レベルより低い第１レベルとを比較する第２比較回路と、
    前記経過時間が所定時間に達し、かつ、前記出力電圧のレベルが前記第１レベルより低いことを示す比較結果を前記第２比較回路が出力した場合に、前記整流回路に前記所定の交流電圧が入力されていないことを示す第１信号を出力する信号出力回路と、
    を備えることを特徴とする集積回路。
  2. 請求項１に記載の集積回路であって、
    前記信号出力回路は、
    前記インダクタ電流の電流値が前記所定の電流値より大きいことを示す比較結果が前記第１比較回路から出力されると、前記整流回路に前記所定の交流電圧が入力されていることを示す第２信号を出力すること、
    を特徴とする集積回路。
  3. 請求項２に記載の集積回路であって、
    前記出力電圧のレベルと、前記目的レベルより低く前記第１レベルより高い第２レベルとを比較する第３比較回路を更に含み、
    前記信号出力回路は、
    前記インダクタ電流の電流値が前記所定の電流値より大きいことを示す比較結果が前記第１比較回路から出力されるか、前記出力電圧のレベルが前記第２レベルより高いことを示す比較結果が前記第３比較回路から出力されると、前記第２信号を出力すること、
    を特徴とする集積回路。
  4. 請求項３に記載の集積回路であって、
    端子と、
    前記第１信号に基づいて前記端子の電圧レベルが所定の電圧レベルとなり、前記第２信号に基づいて前記端子の電圧レベルが前記出力電圧を分圧した分圧電圧のレベルとなるよう、前記端子の電圧レベルを切り替える電圧切替回路と、
    前記第２信号が出力されている際、前記分圧電圧のレベルと、前記目的レベルより高い第３レベルに応じた基準電圧のレベルとを比較する第４比較回路と、を更に含み、
    前記所定の電圧のレベルは、前記基準電圧のレベルより高いこと、
    を特徴とする集積回路。
  5. 請求項４に記載の集積回路であって、
    前記インダクタ電流と、前記出力電圧とに基づいて前記トランジスタをオンオフする駆動信号を生成する駆動信号生成回路と、
    前記分圧電圧のレベルが前記基準電圧のレベルより低い場合、前記駆動信号に基づいて前記トランジスタをオンオフし、前記分圧電圧のレベルが前記基準電圧のレベルより高い場合、前記トランジスタをオフする駆動回路と、を更に含むこと、
    を特徴とする集積回路。
  6. 請求項４または請求項５に記載の集積回路であって、
    前記端子には、前記端子の電圧のレベルが前記基準電圧のレベルより高くなると、前記出力電圧に基づいて動作する負荷の消費電力を低下させる制御回路が接続されていること、
    を特徴とする集積回路。
  7. 所定の交流電圧から目的レベルの出力電圧を生成する電源回路であって、
    前記所定の交流電圧を整流する整流回路と、
    前記整流回路からの電圧が印加されるインダクタと、
    前記インダクタに流れるインダクタ電流と、前記出力電圧と、に基づいて前記インダクタ電流を制御するトランジスタを駆動する集積回路と、
    を含み、
    前記集積回路は、
    前記インダクタ電流の電流値と、所定の電流値とを比較する第１比較回路と、
    前記インダクタ電流の電流値が前記所定の電流値より小さいことを示す比較結果を前記第１比較回路が出力してからの経過時間を計時するタイマ回路と、
    前記出力電圧のレベルと、前記目的レベルより低い第１レベルとを比較する第２比較回路と、
    前記経過時間が所定時間に達し、かつ、前記出力電圧のレベルが前記第１レベルより低いことを示す比較結果を前記第２比較回路が出力した場合に、前記整流回路に前記所定の交流電圧が入力されていないことを示す第１信号を出力する信号出力回路と、
    を備えることを特徴とする電源回路。
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