JPWO2017130421A1 - 半導体モジュール - Google Patents

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康亮 池田
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    • H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2225/06589—Thermal management, e.g. cooling
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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Abstract

本発明の半導体モジュール１は、第１絶縁性基板１１及び第１導電体層１２を有する第１基板１０と、第１電極２１、第２電極２２及びゲート電極２３を有するパワーデバイス部２０と、第２絶縁性基板３１、第２導電体層３２及び第３導電体層３５を有し、第２絶縁性基板３１が、孔３６を有し、第２導電体層３２が、接合部３３及び囲繞壁部３４を有する第２基板３０と、内側樹脂部４０と、制御ＩＣ５０と、外側樹脂部６０とを備え、第１基板１０、パワーデバイス部２０、第２基板３０及び制御ＩＣ５０がこの順序で積層され、孔３６の内側には接続部材７０が配置され、ゲート電極２３は、接続部材７０を介して制御ＩＣ５０の制御信号出力端子５２に電気的に接続されている。本発明のパワー半導体装置１は、パワーデバイス部を制御する制御ＩＣを備える場合であっても、製品の小型化の要請を満たす半導体モジュールとなる。

Description

本発明は、半導体モジュールに関する。
従来、基板と半導体素子とを備える半導体モジュールが知られている（例えば、特許文献１参照。）。
従来の半導体モジュール８は、図９に示すように、絶縁性基板８１１、絶縁性基板８１１の一方面に設けられた導電体層８１２及び導電体層８１２とは離間した位置に設けられた他の導電体層８１３，８１４を有する基板８１０と、一方面（図９の下側の面）に第１電極８２１を有し他方面（図９の上側の面）に２つの第２電極８２２，８２３を有し、第１電極８２１が導電体層８１２に接合されたデバイス部（半導体素子）８２０と、絶縁性基板８１１の外周に沿って形成された壁部８１６と、絶縁性基板８１１と壁部８１６とで構成される升状の空間に樹脂を配置することにより形成された樹脂部８６０と、樹脂部８６０の上面に配置された樹脂製の蓋部８６２と、一方端が他の導電体層８１３，８１４と電気的に接続され、かつ、当該一方端から樹脂部８６０及び蓋部８６２を介して外部（鉛直上方）に向かって延出された外部接続用の端子８７４，８７６とを備える。
半導体素子８２０の２つの第２電極８２２，８２３のうち、一方の第２電極８２２は、ワイヤ８７０及び他の導電体層８１３を介して端子８７４と電気的に接続され、他方の第２電極８２３は、ワイヤ８７２を介して端子８７６と電気的に接続されている。
従来の半導体モジュール８は、基板８１０と壁部８１６とで構成される升状の空間に樹脂を配置することにより形成された樹脂部８６０を備えるため、耐衝撃性を有する半導体モジュールとなる。
ところで、近年、半導体モジュールの技術の分野においては、樹脂封止するための構造を容易に形成することができる半導体モジュールが求められている。
そこで、本発明の発明者らは、樹脂封止するための構造を容易に形成することができる半導体モジュールを想到し、ＰＣＴ／ＪＰ２０１５／０５１６５５(以下、先願という。)として既に出願している。
先願に係る半導体モジュール９は、図１０に示すように、第１絶縁性基板９１１及び第１絶縁性基板９１１の少なくとも一方面に設けられた第１導電体層９１２を有する第１基板９１０と、一方面に第１電極９２１を有し、かつ、他方面に第２電極９２２を有し、第１電極９２１が第１導電体層９１２に接合されたデバイス部（半導体素子）９２０と、第２絶縁性基板９３１及び第２絶縁性基板９３１の少なくとも一方面に設けられた第２導電体層９３２を有し、第２導電体層９３２が、第２電極９２２と接合する接合部９３３及び平面視において接合部９３３を取り囲む位置に上端面が接合部９３３と第２電極９２２との接合面よりも突出した状態で形成された囲繞壁部９３４を有し、囲繞壁部９３４を介して第１基板９１０と接している第２基板９３０と、囲繞壁部９３４によって画定され、かつ、第１絶縁性基板９１１及び第２絶縁性基板９３１に挟まれた空間に配置された樹脂からなる樹脂部９４０とを備える。
先願に係る半導体モジュール９においては、平面視において囲繞壁部９３４によって画定された領域の内側にデバイス部９２０全体が位置するようにデバイス部９２０が配置されている。
先願に係る半導体モジュール９によれば、第２導電体層９３２が平面視において接合部９３３を取り囲む位置に、かつ、上端面が接合部９３３と第２電極９２２との接合面よりも上に突出した状態で形成されている囲繞壁部９３４を有するため、樹脂封止するための構造を形成するための部材（例えば、従来の半導体モジュール８における壁部８１６）を別途準備する必要がなく、樹脂封止するための構造を容易に形成することができる。
また、先願に係る半導体モジュール９によれば、デバイス部９２０の第２電極９２２が、第２絶縁性基板９３１の一方面に設けられた第２導電体層９３２に接合されているため、デバイス部９２０で発生した熱を第１導電体層９１２及び第１絶縁性基板９１１を介して外部へ放熱するのに加えて、第２導電体層９３２及び第２絶縁性基板９３１を介して外部へ放熱することができる。従って、先願に係る半導体モジュール９は、従来よりも高い放熱性を有する半導体モジュールとなる。
特開２００６−１３４９９０号公報
ところで、近年の半導体モジュールの技術の分野においては、製品の小型化の要請を満たす半導体モジュールが求められている。しかしながら、このような半導体モジュールにおいて、デバイス部としてゲート電極を有するパワーデバイス部（パワー半導体素子）を用い、パワーデバイス部を制御する制御ＩＣを第１絶縁性基板の一方面側に設置する場合、第１絶縁性基板の一方面側に制御ＩＣを設置する領域を確保する必要があり、占有面積が広くなるため、製品の小型化の要請を満たす半導体モジュールとすることができない、という問題がある。
そこで、本発明は、上記した問題を解決するためになされたものであり、パワーデバイス部を制御する制御ＩＣを備える場合であっても、製品の小型化の要請を満たす半導体モジュールを提供することを目的とする。
［１］本発明の半導体モジュールは、第１絶縁性基板及び前記第１絶縁性基板の一方面に設けられた第１導電体層を有する第１基板と、一方面に第１電極を有し、かつ、他方面に第２電極及びゲート電極を有し、前記第１電極が前記第１導電体層に電気的に接続されているパワーデバイス部と、第２絶縁性基板、前記第２絶縁性基板の一方面に設けられた第２導電体層及び前記第２絶縁性基板の他方面に設けられた第３導電体層を有し、前記第２絶縁性基板が、前記ゲート電極の位置に対応する位置に設けられた孔を有し、前記第２導電体層が、前記第２電極と接合する接合部及び平面視において前記接合部を取り囲む位置に上端面が前記第２電極と前記接合部との接合面よりも突出した状態で形成された囲繞壁部を有し、前記囲繞壁部を介して前記第１基板と接している第２基板と、前記囲繞壁部によって画定され、かつ、前記第１絶縁性基板及び前記第２絶縁性基板に挟まれた空間に配置された樹脂からなる内側樹脂部と、前記第３導電体層上に配置された制御ＩＣと、前記第１基板の一方面側に、前記第２基板及び前記制御ＩＣを覆うように配置された樹脂からなる外側樹脂部とを備え、前記第１基板、前記パワーデバイス部、前記第２基板及び前記制御ＩＣがこの順序で積層された半導体モジュールであって、前記第２絶縁性基板の孔の内側には接続部材が配置され、前記ゲート電極は、前記接続部材を介して前記制御ＩＣの制御信号出力端子に電気的に接続されていることを特徴とする。
なお、本明細書中、「接合部を取り囲む位置に・・・形成された囲繞壁部」とは、平面視において接合部を全周にわたって取り囲む位置に囲繞壁部が形成されている場合のみならず、接合部を取り囲む位置のうちの所定の部分のみに囲繞壁部が形成されている場合も含む。
［２］本発明の半導体モジュールにおいては、前記囲繞壁部は、平面視において前記接合部を全周にわたって取り囲む位置に形成されていることが好ましい。
［３］本発明の半導体モジュールにおいては、前記囲繞壁部は、平面視において前記接合部を取り囲む位置のうちの所定の部分のみに形成されていることが好ましい。
［４］本発明の半導体モジュールにおいては、前記囲繞壁部は、前記接合部と連続した状態で形成され、前記第１基板は、前記第１絶縁性基板の一方面における前記第１導電体層と離間した位置で前記囲繞壁部と接合される第４導電体層をさらに有し、前記第４導電体層は、前記囲繞壁部及び前記接合部を介して前記第２電極と電気的に接続されていることが好ましい。
なお、本明細書中、「囲繞壁部は、接合部と連続した状態で形成され」とは、囲繞壁部が、接合部と隣り合っている場合のみならず、囲繞壁部と接合部との間に別の部材が挟まれている場合も含む。
［５］本発明の半導体モジュールにおいては、前記第４導電体層には、前記囲繞壁部と係合するための溝部が形成されていることが好ましい。
［６］本発明の半導体モジュールにおいては、前記囲繞壁部は、前記接合部と離間した状態で形成されていることが好ましい。
［７］本発明の半導体モジュールにおいては、前記第１基板は、前記第１絶縁性基板の一方面における前記第１導電体層と離間した位置で前記囲繞壁部と接合される第４導電体層をさらに有し、前記第４導電体層には、前記囲繞壁部と係合するための溝部が形成されていることが好ましい。
［８］本発明の半導体モジュールにおいては、前記パワーデバイス部は、１つの半導体素子からなり、前記１つの半導体素子は、一方面に第１電極を有し、かつ、他方面に第２電極及びゲート電極を有することが好ましい。
［９］本発明の半導体モジュールにおいては、前記パワーデバイス部は、複数の半導体素子が積層された構造を有し、前記複数の半導体素子のうち少なくとも１つの半導体素子は、一方面に第１電極を有し、かつ、他方面に第２電極及びゲート電極を有することが好ましい。
なお、本明細書において、２つ以上の半導体素子がゲート電極を有する場合、各ゲート電極がそれぞれ接続部材と電気的に接続できるようにずらした状態で半導体素子が積層されている。
［１０］本発明の半導体モジュールにおいては、前記パワーデバイス部は、複数の半導体素子が積層された構造を有し、前記第１基板は、前記第１導電体層と離間した位置に設けられている第５導電体層をさらに有し、前記半導体モジュールは、一方端が前記複数の半導体素子のうちの２つの半導体素子の間に挟まれており、かつ、他方端が前記第５導電体層と電気的に接続されている第２接続部材をさらに備えることが好ましい。
［１１］本発明の半導体モジュールにおいては、前記パワーデバイス部は、複数の半導体素子が積層された構造を有し、前記複数の半導体素子のうち少なくとも２つの半導体素子はいずれも、一方面に第１電極を有し、かつ、他方面に第２電極及びゲート電極を有し、前記少なくとも２つの半導体素子はいずれも、平面視において前記囲繞壁部によって画定された領域の内側に半導体素子全体が位置するように積層されていることが好ましい。
［１２］本発明の半導体モジュールにおいては、前記パワーデバイス部は、複数の半導体素子が積層された構造を有し、前記複数の半導体素子のうち少なくとも２つの半導体素子はいずれも、一方面に第１電極を有し、かつ、他方面に第２電極及びゲート電極を有し、前記少なくとも２つの半導体素子のうちの少なくとも１つは、平面視において前記囲繞壁部によって画定された領域の外側に前記半導体素子の前記ゲート電極が位置するように積層されていることが好ましい。
［１３］本発明の半導体モジュールにおいては、前記接合部及び前記囲繞壁部は、１の銅層から形成されたものであることが好ましい。
本発明の半導体モジュールによれば、第１基板、パワーデバイス部、第２基板及び制御ＩＣがこの順序で積層されているため、パワーデバイス部を制御する制御ＩＣを備える場合であっても、第１絶縁性基板の一方面側に制御ＩＣを設置する領域を確保する必要がなく、第１絶縁性基板の一方面側に制御ＩＣをパワーデバイス部と並べて設置した場合よりも占有面積を狭くすることができる。その結果、本発明の半導体モジュールは、製品の小型化の要請を満たす半導体モジュールとなる。
また、本発明の半導体モジュールによれば、第２絶縁性基板が、ゲート電極の位置に対応する位置に設けられた孔を有し、第２絶縁性基板の孔の内側には接続部材が配置され、かつ、ゲート電極が接続部材を介して制御ＩＣの制御信号出力端子に電気的に接続されているため、制御ＩＣが第３導電体層上に配置されている場合であっても、第２絶縁性基板に邪魔されることなく制御ＩＣでパワーデバイス部を制御することができる。
また、本発明の半導体モジュールによれば、第２絶縁性基板の孔の内側には接続部材が配置され、ゲート電極は、接続部材を介して制御ＩＣの制御信号出力端子に電気的に接続されているため、パワーデバイス部のゲート電極と制御ＩＣの制御信号出力端子との間の配線の長さ（接続部材の長さ）が短くて済み、外部からのノイズの影響を受けにくくなる。
また、本発明の半導体モジュールによれば、第２導電体層が、平面視において接合部を取り囲む位置に形成された囲繞壁部を有するため、パワーデバイス部に過大な負荷をかけたときの発熱によって内側樹脂部が発火した場合であっても、囲繞壁部が防火壁の役割を果たすことにより周囲への延焼を防ぐことができる。
また、本発明の半導体モジュールによれば、第２導電体層が、平面視において接合部を取り囲む位置に形成された囲繞壁部を有するため、パワーデバイス部を外部から囲繞壁部で遮蔽することができ、パワーデバイス部の外部からのノイズによってパワーデバイス部に発振又は誤動作が起こることを防ぐことができ、その結果、本発明の半導体モジュールは、発振又は誤動作による不具合が少ない半導体モジュールとなる。
実施形態１に係る半導体モジュール１を示す図である。図１（ａ）は半導体モジュール１の断面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ平断面図である。 第２基板３０を説明するために示す図である。図２（ａ）は第２基板３０の平面図であり、図２（ｂ）は図２（ａ）のＢ−Ｂ断面図である。 実施形態２に係る半導体モジュール２を示す図である。図３（ａ）は半導体モジュール２の断面図であり、図３（ｂ）は図３（ａ）のＣ−Ｃ平断面図である。 実施形態３に係る半導体モジュール３を示す断面図である。 実施形態４に係る半導体モジュール４を示す断面図である。図５（ａ）は半導体モジュール４の断面図であり、図５（ｂ）は図５（ａ）のＤ−Ｄ平断面図である。 実施形態５に係る半導体モジュール５を示す図である。図６（ａ）は半導体モジュール５の断面図であり、図６（ｂ）は図６（ａ）のＥ−Ｅ平断面図である。 実施形態６に係る半導体モジュール６を示す断面図である。図７（ａ）は半導体モジュール６の断面図であり、図７（ｂ）は図７（ａ）のＦ−Ｆ平断面図である。 実施形態７に係る半導体モジュール７を示す断面図である。 従来の半導体モジュール８を示す断面図である。なお、符号８１５は基板８１０の放熱用導電体層を示す。 先願に係る半導体モジュール９を示す断面図である。なお、符号９１３は第３導電体層を示し、符号９１５は第１基板９１０の放熱用導電体層を示し、符号９１６は溝部を示し、符号９３５は第２基板９３０の放熱用導電体層を示し、符号９３７は平坦部を示し、符号Ｓははんだを示す。
以下、本発明の半導体モジュールについて、図に示す実施形態に基づいて説明する。
［実施形態１］
１．実施形態１に係る半導体モジュール１の構成
実施形態１に係る半導体モジュール１は、図１に示すように、第１基板１０と、パワーデバイス部と、第２基板３０と、内側樹脂部４０と、制御ＩＣ５０と、外側樹脂部６０と、接続子（接続部材）７０とを備え、第１基板１０、パワーデバイス部、第２基板３０及び制御ＩＣ５０がこの順序で積層されている。
第１基板１０は、第１絶縁性基板１１と、第１絶縁性基板１１の一方面に設けられた第１導電体層１２と、第１導電体層１２と離間した位置で後述する囲繞壁部３４と接合される第４導電体層１３と、第１導電体層１２及び第４導電体層１３とは離間した位置に設けられた外部接続用導電体層１４と、第１絶縁性基板１１の他方面に設けられた放熱用導電体層１５とを有する実装基板である。
第１基板１０において、第１絶縁性基板１１は、セラミックス（例えば、アルミナ）からなり、第１導電体層１２、第４導電体層１３、外部接続用導電体層１４及び放熱用導電体層１５は、金属（例えば銅）からなる。第１基板１０は、第１絶縁性基板１１と各導電体層が共晶接合によって接合されているＤＣＢ基板（Ｄｉｒｅｃｔ Ｃｕｐｐｅｒ Ｂｏｎｄｉｎｇ基板）である。このような構成とすることにより、高い放熱性を有する半導体モジュールとなる。
第４導電体層１３には、後述する囲繞壁部３４と係合するための溝部１６が形成されている。溝部１６は第４導電体層をエッチングすることにより形成されたものである。外部接続用導電体層１４は、一部が外側樹脂部６０に覆われていないことにより又は外部接続用の端子（図示せず。）と接続されていることにより、外部回路（図示せず。）と接続されている。外部接続用導電体層１４は、後述する第３導電体層３５及びワイヤ８０を介して制御ＩＣ５０の入力端子（又は制御信号出力端子）と電気的に接続されている。
パワーデバイス部は、１つの半導体素子２０からなり、一方面（図１の下側）に第１電極２１を有し、かつ、他方面（図１の上側）に第２電極２２及びゲート電極２３を有する。パワーデバイス部は、平面視において囲繞壁部３４によって画定された領域の内側に半導体素子２０全体が位置するように配置されている。半導体素子２０は、３端子の半導体素子（例えば、ＩＧＢＴ）である。
ゲート電極２３は、接続子７０を介して制御ＩＣ５０の制御信号出力端子５２と電気的に接続されている。第１電極２１は第１導電体層１２と、第２電極２２は後述する第２基板３０の接合部３３と、それぞれ接合材Ｓ（例えば、はんだ）を介して接合されることにより、電気的に接続されている。
第２基板３０は、図１及び図２に示すように、第２絶縁性基板３１、第２絶縁性基板３１の一方面に設けられた第２導電体層３２及び第２絶縁性基板３１の他方面に設けられた第３導電体層３５を有する。第２基板３０において、第２絶縁性基板３１は、セラミックス（例えば、アルミナ）からなり、第２導電体層３２及び第３導電体層３５は、金属（例えば銅）からなる。第２基板３０は、第２絶縁性基板３１と各導電体層が共晶接合によって接合されているＤＣＢ基板である。
第２絶縁性基板３１（及び第２導電体層３２及び第３導電体層３５）は、図２に示すように、ゲート電極２３の位置に対応する位置に設けられた孔３６を有する。
第２導電体層３２は、図１及び図２に示すように、第２電極２２と接合する接合部３３、平面視において接合部３３を取り囲む位置に上端面が第２電極２２と接合部３３との接合面よりも突出した状態で形成された囲繞壁部３４及び平坦部３７を有する。第２基板３０は、囲繞壁部３４を介して第１基板１０と接している。なお、接合部３３及び囲繞壁部３４は、１の銅層をエッチングすることによって形成されたものである。このような構成とすることにより、接合部３３及び囲繞壁部３４を精度よく形成することができる。
囲繞壁部３４は、平面視において接合部３３を全周にわたって取り囲む位置に形成されている（図１（ｂ）参照。）。すなわち、囲繞壁部３４の形状は、平面視において「ロ」の字形状をしている。
囲繞壁部３４は、第２導電体層３２の平坦部３７を介して接合部３３と連続した状態で形成されている。囲繞壁部３４は、第１基板１０の第４導電体層１３の溝部１６に係合されており、接合材（例えばはんだ）を介して接合されている。これにより、第２電極２２と第４導電体層１３とが接合部３３及び囲繞壁部３４を介して電気的に接続されている。
第２絶縁性基板３１と第２導電体層３２との境界面から囲繞壁部３４の上端面までの長さは例えば、０．２〜１．０ｍｍの範囲内にある。接合部３３の厚みは、例えば０．１５〜０．５ｍｍの範囲内にある。
内側樹脂部４０は、図１に示すように、「囲繞壁部３４によって画定され、かつ、第１絶縁性基板１１及び第２絶縁性基板３１に挟まれた空間」に配置された樹脂からなる。内側樹脂部４０を構成する樹脂は、適宜の樹脂（例えば、エポキシ樹脂）を用いることができる。
制御ＩＣ５０は、パワーデバイス部のゲート電極２３のオンオフを制御することによりパワーデバイス部の駆動を制御する。制御ＩＣ５０は、第３導電体層３５上に配置されている。制御ＩＣ５０は、所定の制御信号出力端子５２を有し、当該制御信号出力端子５２とゲート電極２３とが後述する接続子７０を介して電気的に接続されている。
外側樹脂部６０は、第１基板１０の一方面側に、第２基板３０及び制御ＩＣ５０を少なくとも覆うように配置された樹脂からなる。外側樹脂部６０を構成する樹脂は、内側樹脂部４０の樹脂と同じ樹脂を用いるが異なる樹脂を用いることもできる。
接続子（接続部材）７０は、第２絶縁性基板３１の孔３６の内側に配置されている。接続子７０は、細長い柱状形状をしており、一方端がパワーデバイス部のゲート電極２３と電気的に接続されており、他方端が制御ＩＣ５０の制御信号出力端子５２と電気的に接続されている。接続子７０は、金属板を打ち抜き加工・折り曲げ加工することにより形成されたものである。金属板の材料は、適宜のもの（例えば、アルミニウム）を用いることができる。
２．実施形態１に係る半導体モジュール１の効果
実施形態１に係る半導体モジュール１によれば、第１基板１０、パワーデバイス部（半導体素子２０）、第２基板３０及び制御ＩＣ５０がこの順序で積層されているため、パワーデバイス部を制御する制御ＩＣ５０を備える場合であっても、第１絶縁性基板１１の一方面側に制御ＩＣ５０を設置する領域を確保する必要がなく、第１絶縁性基板１１の一方面側に制御ＩＣ５０をパワーデバイス部と並べて設置した場合よりも占有面積を狭くすることができる。その結果、実施形態１に係る半導体モジュール１は、製品の小型化の要請を満たす半導体モジュールとなる。
また、実施形態１に係る半導体モジュール１によれば、第２絶縁性基板３１が、ゲート電極２３の位置に対応する位置に設けられた孔３６を有し、第２絶縁性基板３１の孔３６の内側には接続子７０が配置され、かつ、ゲート電極２３が接続子７０を介して制御ＩＣ５０の制御信号出力端子５２に電気的に接続されているため、制御ＩＣ５０が第３導電体層３５上に配置されている場合であっても、第２絶縁性基板３１に邪魔されることなく制御ＩＣ５０でパワーデバイス部を制御することができる。
また、実施形態１に係る半導体モジュール１によれば、第２絶縁性基板３１の孔３６の内側には接続子７０が配置され、ゲート電極２３は、接続子７０を介して制御ＩＣ５０の制御信号出力端子５２に電気的に接続されているため、パワーデバイス部のゲート電極２３と制御ＩＣ５０の制御信号出力端子５２との間の配線の長さ（接続子７０の長さ）が短くて済み、外部からのノイズの影響を受けにくくなる。
また、実施形態１に係る半導体モジュール１によれば、第２導電体層３２が、平面視において接合部３３を取り囲む位置に形成された囲繞壁部３４を有するため、パワーデバイス部に過大な負荷をかけたときの発熱によって内側樹脂部４０が発火した場合であっても、囲繞壁部３４が防火壁の役割を果たすことにより周囲への延焼を防ぐことができる。
また、実施形態１に係る半導体モジュール１によれば、第２導電体層３２が、平面視において接合部３３を取り囲む位置に形成された囲繞壁部３４を有するため、パワーデバイス部を外部から囲繞壁部３４で遮蔽することができ、パワーデバイス部の外部からのノイズによってパワーデバイス部に発振又は誤動作が起こることを防ぐことができ、その結果、実施形態１に係る半導体モジュール１は、発振又は誤動作による不具合が少ない半導体モジュールとなる。
また、実施形態１に係る半導体モジュール１によれば、囲繞壁部３４は、平面視において接合部３３を全周にわたって取り囲む位置に形成されているため、パワーデバイス部に過大な負荷をかけたときの発熱によって内側樹脂部４０が発火した場合であっても、囲繞壁部３４が内側樹脂部４０を完全に囲んでいるため周囲への延焼を確実に防ぐことができる。また、パワーデバイス部を外部から囲繞壁部３４で完全に遮蔽することができることから、パワーデバイス部の外部からのノイズによってパワーデバイス部に発振又は誤動作が起こることを確実に防ぐことができる。
実施形態１に係る半導体モジュール１において、囲繞壁部３４は、接合部３３と連続した状態で形成され、第１基板１０は、第２絶縁性基板３１の一方面における第１導電体層１２と離間した位置で囲繞壁部３４と接合される第４導電体層１３をさらに有し、第４導電体層１３は、囲繞壁部３４及び接合部３３を介して第２電極２２と電気的に接続されている。
このような構成とすることにより、パワーデバイス部の第２電極２２を、接合部３３、囲繞壁部３４及び第４導電体層１３を介して外部と電気的に接続することができる。そして、接合部３３、囲繞壁部３４及び第４導電体層１３はいずれもワイヤよりも断面積が大きく抵抗が低いため半導体モジュールに大電流を流したときに不具合が生じ難く、より一層高い信頼性を有する半導体モジュールとなる。
また、実施形態１に係る半導体モジュール１によれば、上記した構成を有するため、パワーデバイス部で発生した熱を接合部３３、囲繞壁部３４及び第４導電体層１３を介して外部へ放熱することができ、より一層高い放熱性を有する半導体モジュールとなる。
また、実施形態１に係る半導体モジュール１によれば、第４導電体層１３には、囲繞壁部３４と係合するための溝部１６が形成されているため、半導体モジュールの製造過程において、第１基板１０上に第２基板３０を搭載する際に、第２基板３０の囲繞壁部３４を第４導電体層１３の溝部１６へはめ込むことで容易に位置決めすることができる。
また、実施形態１に係る半導体モジュール１によれば、パワーデバイス部は、１つの半導体素子２０からなり、半導体素子２０は、一方面に第１電極２１を有し、かつ、他方面に第２電極２２及びゲート電極２３を有するため、配線設計が簡便な半導体モジュールとなる。
また、実施形態１に係る半導体モジュール１によれば、接合部３３及び囲繞壁部３４は、１の銅層から形成されたものであるため、半導体モジュールの製造過程において、接合材（例えばはんだ）を溶融するために高温炉に入れたときであっても、囲繞壁部３４の長さはほとんど変化しない。従って、第２基板３０の荷重が囲繞壁部３４に分散されるため、第２基板３０の荷重がパワーデバイス部に集中することがない。その結果、半導体モジュールの製造過程においてパワーデバイス部が壊れにくくなるため、歩留りが高い半導体モジュールとなるだけでなく、接合材（例えばはんだ）を溶融するために高温炉に入れたときであっても、接合材の厚みが変化してしまうことを防ぐことができ、信頼性が高い半導体モジュールとなる。
また、実施形態１に係る半導体モジュール１によれば、接合部３３及び囲繞壁部３４は、１の銅層から形成されたものであるため、囲繞壁部３４が傾いたりすることもないため、半導体モジュールの製造過程において、第２基板３０が平面視においてθ方向に回転してしまうこともなく、第２基板３０を正確に位置決めすることができる。
［実施形態２］
実施形態２に係る半導体モジュール２は、基本的には実施形態１に係る半導体モジュール１と同様の構成を有するが、囲繞壁部の構成が実施形態１に係る半導体モジュール１の場合とは異なる。すなわち、実施形態２に係る半導体モジュール２において、囲繞壁部３４は、図３に示すように、平面視において接合部３３を取り囲む位置のうちの所定の部分（接合部３３の３／４周にわたって取り囲む位置）にのみ形成されている（図３（ｂ）参照。）。すなわち、囲繞壁部３４の形状は、平面視において「コ」の字形状をしている。
このように、実施形態２に係る半導体モジュール２は、囲繞壁部の構成が実施形態１に係る半導体モジュール１の場合とは異なるが、実施形態１に係る半導体モジュール１の場合と同様に、第１基板１０、パワーデバイス部（半導体素子２０）、第２基板３０ａ及び制御ＩＣ５０がこの順序で積層されているため、パワーデバイス部を制御する制御ＩＣ５０を備える場合であっても、第１絶縁性基板１１の一方面側に制御ＩＣ５０を設置する領域を確保する必要がなく、第１絶縁性基板１１の一方面側に制御ＩＣ５０をパワーデバイス部と並べて設置した場合よりも占有面積を狭くすることができる。その結果、実施形態２に係る半導体モジュール２は、製品の小型化の要請を満たす半導体モジュールとなる。
また、実施形態２に係る半導体モジュール２によれば、囲繞壁部３４ａは、平面視において接合部３３を取り囲む位置のうちの所定の部分のみに形成されているため、内側樹脂部４０を形成する際に、「平面視において接合部３３を取り囲む位置のうちの囲繞壁部３４が形成されていない位置において第１絶縁性基板１１と第２絶縁性基板３１とで挟まれた空間」を介して樹脂を注入することができる。
なお、実施形態２に係る半導体モジュール２は、囲繞壁部の構成以外の点においては実施形態１に係る半導体モジュール１と同様の構成を有するため、実施形態１に係る半導体モジュール１が有する効果のうち該当する効果を有する。
［実施形態３］
実施形態３に係る半導体モジュール３は、基本的には実施形態１に係る半導体モジュール１と同様の構成を有するが、パワーデバイス部の構成が実施形態１に係る半導体モジュール１の場合とは異なる。すなわち、実施形態３に係る半導体モジュール３において、パワーデバイス部は、図４に示すように、２つの半導体素子２０ａ、２０ｂが積層された構造を有する。
実施形態３に係る半導体モジュールにおいて、パワーデバイス部は、２端子の半導体素子２０ｂ上に３端子の半導体素子２０ａが積層された構造を有する。
３端子の半導体素子２０ａは、一方面（下側面）に形成された第１電極２１ａが半導体素子２０ｂの第２電極２２ｂと電気的に接続されており、他方面（上側面）に形成された第２電極２２ａが３端子の接合部３３ａと電気的に接続されており、ゲート電極２３ａが接続子７０を介して制御ＩＣ５０の制御信号出力端子５２と電気的に接続されている。
２端子の半導体素子２０ｂは、一方面（下側面）に形成された第１電極２１ｂが第１導電体層１２と電気的に接続されており、他方面（上側面）に形成された第２電極２２ｂが３端子の半導体素子２０ａの第１電極２１ａと電気的に接続されている。
このように、実施形態３に係る半導体モジュール３は、パワーデバイス部の構成が実施形態１に係る半導体モジュール１の場合とは異なるが、実施形態１に係る半導体モジュール１の場合と同様に、第１基板１０、パワーデバイス部（半導体素子２０ａ、２０ｂ）、第２基板３０及び制御ＩＣ５０がこの順序で積層されているため、パワーデバイス部を制御する制御ＩＣ５０を備える場合であっても、第１絶縁性基板１１の一方面側に制御ＩＣ５０を設置する領域を確保する必要がなく、第１絶縁性基板１１の一方面側に制御ＩＣ５０をパワーデバイス部と並べて設置した場合よりも占有面積を狭くすることができる。その結果、実施形態３に係る半導体モジュール３は、製品の小型化の要請を満たす半導体モジュールとなる。
また、実施形態３に係る半導体モジュール３によれば、パワーデバイス部は、２つの半導体素子２０ａ、２０ｂが積層された構造を有するため、２つの半導体素子２０ａ、２０ｂを第１絶縁性基板１１の一方面に並べて配置した場合よりも占有面積を狭くすることができる。その結果、製品の小型化の要請を高いレベルで満たす半導体モジュールとなる。
なお、実施形態３に係る半導体モジュール３は、パワーデバイス部の構成以外の点においては実施形態１に係る半導体モジュール１と同様の構成を有するため、実施形態１に係る半導体モジュール１が有する効果のうち該当する効果を有する。
［実施形態４］
実施形態４に係る半導体モジュール４は、基本的には実施形態３に係る半導体モジュール３と同様の構成を有するが、第２接続部材を備える点で実施形態３に係る半導体モジュール３の場合とは異なる。すなわち、実施形態４に係る半導体モジュール４は、図５に示すように、一方端が２つの半導体素子２０ａ、２０ｂの間に挟まれており、かつ、他方端が後述する第５導電体層１７と電気的に接続されている第２接続部材８２を備える。
第２接続部材８２は、金属板（例えばアルミ板）を打ち抜き加工・折り曲げ加工することによって形成されたものである。第２接続部材８２の一方端は、平面視において２つの半導体素子２０ａ、２０ｂよりも一回り大きくなっており、一方端の上側（第２基板側）は半導体素子２０ａの第１電極２１ａと接合材（はんだ）を介して接合され、一方端の下側（第１基板側）は半導体素子２０ｂの第２電極２２ｂと接合材（はんだ）を介して接合されている。
第１基板１０は、第１導電体層１２及び外部接続用導電体層１４のどちらとも離間した位置に設けられている第５導電体層１７をさらに有する。第５導電体層１７は、一部が外側樹脂部６０に覆われていないことにより又は外部接続用の端子（図示せず。）と接続されていることにより、外部回路（図示せず。）と接続されている。
囲繞壁部３４ｂは、平面視において接合部３３ｂを取り囲む位置のうちの所定の部分（接合部３３の３／４周にわたって取り囲む位置）にのみ形成されている（図５（ｂ）参照。）。すなわち、囲繞壁部３４ｂの形状は、平面視において「コ」の字形状をしている。第２接続部材８２は、「平面視において接合部３３ｂを取り囲む位置のうちの囲繞壁部３４ｂが形成されていない位置において第１絶縁性基板１１と第２絶縁性基板３１ｂとで挟まれた空間」を通るように形成されている。
このように、実施形態４に係る半導体モジュール４は、第２接続部材を備える点で実施形態３に係る半導体モジュール３の場合とは異なるが、実施形態３に係る半導体モジュール３の場合と同様に、第１基板１０、パワーデバイス部（半導体素子２０ａ、２０ｂ）、第２基板３０ｂ及び制御ＩＣ５０がこの順序で積層されているため、パワーデバイス部を制御する制御ＩＣ５０を備える場合であっても、第１絶縁性基板１１の一方面側に制御ＩＣ５０を設置する領域を確保する必要がなく、第１絶縁性基板１１の一方面側に制御ＩＣ５０をパワーデバイス部と並べて設置した場合よりも占有面積を狭くすることができる。その結果、実施形態４に係る半導体モジュール４は、製品の小型化の要請を満たす半導体モジュールとなる。
また、実施形態４に係る半導体モジュール４によれば、一方端が２つの半導体素子２０ａ、２０ｂの間に挟まれており、かつ、他方端が第５導電体層１７と電気的に接続されている第２接続部材８２を備えるため、より設計自由度が高い半導体モジュールとなる。
なお、実施形態４に係る半導体モジュール４は、第２接続部材を備える点以外の点においては実施形態３に係る半導体モジュール３と同様の構成を有するため、実施形態３に係る半導体モジュール３が有する効果のうち該当する効果を有する。
［実施形態５］
実施形態５に係る半導体モジュール５は、基本的には実施形態３に係る半導体モジュール３と同様の構成を有するが、パワーデバイス部の構成が実施形態３に係る半導体モジュール３の場合とは異なる。すなわち、実施形態５に係る半導体モジュール５において、２つの半導体素子２０ａ、２０ｃ（第２基板側の半導体素子を２０ａ、第１基板側の半導体素子を２０ｃとする。）はいずれも、図６に示すように、一方面に第１電極２１ａ、２１ｃを有し、かつ、他方面に第２電極２２ａ、２２ｃ及び２つのゲート電極２３ａ、２３ｃを有する
２つの半導体素子２０ａ、２０ｃはいずれも、平面視において囲繞壁部３４によって画定された領域の内側に半導体素子全体が位置するように積層されている。
第２絶縁性基板３１は、２つの半導体素子２０ａ、２０ｃのゲート電極２３ａ、２３ｃにそれぞれ対応した孔を有し、それぞれの孔の内側に接続子７０ａ、７０ｃが配置されている。
このように、実施形態５に係る半導体モジュール５は、パワーデバイス部の構成が実施形態３に係る半導体モジュール３の場合とは異なるが、実施形態３に係る半導体モジュール３の場合と同様に、第１基板１０、パワーデバイス部（半導体素子２０ａ、２０ｃ）、第２基板３０及び制御ＩＣ５０がこの順序で積層されているため、パワーデバイス部を制御する制御ＩＣ５０を備える場合であっても、第１絶縁性基板１１の一方面側に制御ＩＣ５０を設置する領域を確保する必要がなく、第１絶縁性基板１１の一方面側に制御ＩＣ５０をパワーデバイス部と並べて設置した場合よりも占有面積を狭くすることができる。その結果、実施形態５に係る半導体モジュール５は、製品の小型化の要請を満たす半導体モジュールとなる。
また、実施形態５に係る半導体モジュール５によれば、２つの半導体素子２０ａ、２０ｃはいずれも、平面視において囲繞壁部３４によって画定された領域の内側に半導体素子全体が位置するように積層されているため、２つの半導体素子２０ａ、２０ｃを囲繞壁部３４で外部から完全に遮蔽することができ、その結果、外部からのノイズによって２つの半導体素子２０ａ、２０ｃに発振又は誤動作が起こることを確実に防ぐことができる。
なお、実施形態５に係る半導体モジュール５は、パワーデバイス部の構成以外の点においては実施形態３に係る半導体モジュール３と同様の構成を有するため、実施形態３に係る半導体モジュール３が有する効果のうち該当する効果を有する。
［実施形態６］
実施形態６に係る半導体モジュール６は、基本的には実施形態５に係る半導体モジュール５と同様の構成を有するが、パワーデバイス部の構成が実施形態５に係る半導体モジュール５の場合とは異なる。すなわち、実施形態６に係る半導体モジュール６において、２つの半導体素子のうちの１つ（下側の半導体素子２０ｃ）は、図７に示すように、平面視において囲繞壁部３４ｃによって画定された領域の外側に半導体素子２０ｃのゲート電極２３ｃが位置するように積層されている。
実施形態６に係る半導体モジュール６は、一方端が２つの半導体素子２０ａ，２０ｃの間に挟まれており、かつ、他方端が第５導電体層１７と電気的に接続されている第２接続部材８２をさらに備える。第２接続部材８２の一方端は、平面視において半導体素子２０ａ，２０ｃよりも一回り大きくなっており、一方端の上側（第２基板側）は半導体素子２０ａの第１電極２１ａと接合材（はんだ）を介して接合され、一方端の下側（第１基板側）は半導体素子２０ｃの第２電極２２ｃと接合材（はんだ）を介して接合されている。
囲繞壁部３４ｃは、平面視において接合部３３ｃを取り囲む位置のうちの所定の位置（平面視において接合部３３を半周にわたって取り囲む位置）にのみ形成されている（図７（ｂ）参照。）。すなわち、囲繞壁部３４ｃの形状は、平面視において「Ｌ」の字形状をしている。
（下側の）半導体素子２０ｃのゲート電極２３ｃは、囲繞壁部３４ｃと離間した位置に設けられた制御ＩＣ５０ｂの制御信号出力端子５２ｂとワイヤ８０を介して電気的に接続されている。
囲繞壁部３４ｃの外縁とは垂直な所定の方向において、ゲート電極２３ｃは、平面視において囲繞壁部３４ｃによって画定された領域の外縁から、ゲート電極２３ｃの当該所定の方向の幅の３倍離れていることが好ましい。このような構成とすることにより、ゲート電極２３ｃと制御ＩＣ５０ｂの制御信号出力端子５２ｃとを接続するワイヤ８０と囲繞壁部３４ｃとの間の直線距離が長くなり、短絡しにくくなる。
このように、実施形態６に係る半導体モジュール６は、パワーデバイス部の構成が実施形態５に係る半導体モジュール５の場合とは異なるが、実施形態５に係る半導体モジュール５の場合と同様に、第１基板１０、パワーデバイス部（半導体素子２０ａ、２０ｃ）、第２基板３０ｃ及び制御ＩＣ５０ａがこの順序で積層されているため、パワーデバイス部を制御する制御ＩＣ５０ａを備える場合であっても、第１絶縁性基板１１の一方面側に制御ＩＣ５０ａを設置する領域を確保する必要がなく、第１絶縁性基板１１の一方面側に制御ＩＣ５０ａをパワーデバイス部と並べて設置した場合よりも占有面積を狭くすることができる。その結果、実施形態６に係る半導体モジュール６は、製品の小型化の要請を満たす半導体モジュールとなる。
また、実施形態６に係る半導体モジュール６によれば、平面視において囲繞壁部３４ｃによって画定された領域の外側に半導体素子２０ｃのゲート電極２３ｃが位置するように積層されているため、パワーデバイス部上の大部分に第２基板３０ｃを備える場合であっても、パワーデバイス部のゲート電極２３ｃと制御ＩＣ５０ｂの制御信号出力端子５２ｂとを径の小さいワイヤ８０で接続することができる。その結果、実施形態６に係る半導体モジュール６は、制御ＩＣ５０ｂでパワーデバイス部（パワーデバイス部の下側の半導体素子２０ｂ）を制御可能な半導体モジュールとなる。
なお、実施形態６に係る半導体モジュール６は、パワーデバイス部の構成以外の点においては実施形態５に係る半導体モジュール５と同様の構成を有するため、実施形態５に係る半導体モジュール５が有する効果のうち該当する効果を有する。
［実施形態７］
実施形態７に係る半導体モジュール７は、基本的には実施形態１に係る半導体モジュール１と同様の構成を有するが、囲繞壁部の構成が実施形態１に係る半導体モジュール１の場合とは異なる。すなわち、実施形態７に係る半導体モジュール７において、囲繞壁部３４ｄは、図８に示すように、接合部３３ｄと離間した状態で形成されている。
第１基板１０は、第１絶縁性基板１１の一方面における第１導電体層１２と離間した位置で囲繞壁部３４ｄと接合される第４導電体層１３をさらに有し、第４導電体層１３には、囲繞壁部３４ｄと係合するための溝部１６が形成されている。
このように、実施形態７に係る半導体モジュール７は、囲繞壁部の構成が実施形態１に係る半導体モジュール１の場合とは異なるが、実施形態１に係る半導体モジュール１の場合と同様に、第１基板１０、パワーデバイス部（半導体素子２０）、第２基板３０ｄ及び制御ＩＣ５０がこの順序で積層されているため、パワーデバイス部を制御する制御ＩＣ５０を備える場合であっても、第１絶縁性基板１１の一方面側に制御ＩＣ５０を設置する領域を確保する必要がなく、第１絶縁性基板１１の一方面側に制御ＩＣ５０をパワーデバイス部と並べて設置した場合よりも占有面積を狭くすることができる。その結果、実施形態７に係る半導体モジュール７は、製品の小型化の要請を満たす半導体モジュールとなる。
また、実施形態７に係る半導体モジュール７によれば、囲繞壁部３４ｄが、接合部３３ｄと離間した状態で形成されているため、囲繞壁部３４ｄを介して他の導電体層や半導体素子と短絡してしまうことを防ぐことができ、破壊され難い半導体モジュールとなる。
なお、実施形態７に係る半導体モジュール７は、囲繞壁部の構成以外の点においては実施形態１に係る半導体モジュール１と同様の構成を有するため、実施形態１に係る半導体モジュール１が有する効果のうち該当する効果を有する。
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記実施形態において記載した構成要素の数、材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
（２）上記実施形態３〜７においては、パワーデバイス部は、２つの半導体素子が積層した構造を有するが、本発明はこれに限定されるものではない。例えば、パワーデバイス部は、３つ以上の半導体素子が積層した構造を有してもよい。
（３）上記実施形態５においては、２つ半導体素子を９０°ずらした状態で積層したが、本発明はこれに限定されるものではない。２つ半導体素子を９０°以外の角度でずらした状態で積層してもよい。
（４）上記各実施形態においては、第１基板をＤＣＢ基板としたが、本発明はこれに限定されるものではない。例えば、第１基板を一般的なプリント基板やアルミ基板としてもよい。
（５）上記各実施形態においては、第２基板をＤＣＢ基板としたが、本発明はこれに限定されるものではない。例えば、第２基板を一般的なプリント基板やアルミ基板としてもよい。
（６）上記各実施形態においては、第１基板の他方面側に放熱用導電体層を設けたが、本発明はこれに限定されるものではない。放熱用導電体層を設けなくてもよい。
（７）上記各実施形態においては、接合部及び囲繞壁部を、一の導電体層をエッチングすることにより形成したが、本発明はこれに限定されるものではない。接合部及び囲繞壁部を別途形成し、それらを第２絶縁性基板３１に接合することで接合部及び囲繞壁部を形成してもよい。
（８）上記各実施形態においては、第４導電体層に囲繞壁部と係合するための溝部を形成したが、本発明はこれに限定されるものではない。第４導電体層に溝部を形成しなくてもよい。
１，２，３，４，５，６，７，８、９…半導体モジュール、１０…第１基板、１１…第１絶縁性基板、１２…第１導電体層、１３…第４導電体層、１４…外部接続用導電体層、１５…放熱用導電体層、１６…溝部、１７…第５導電体層、２０，２０ａ，２０ｃ…（３端子の）半導体素子、２０ｂ…（２端子の）半導体素子、２１，２１ａ，２１ｂ，２１ｃ…第１電極、２２，２２ａ，２２ｂ，２２ｃ…第２電極、２３，２３ａ，２３ｃ…ゲート電極、３０，３０ａ，３０ｂ，３０ｃ，３０ｄ…第２基板、３１…第２絶縁性基板、３２，３２ａ，３２ｂ，３２ｃ，３２ｄ…第２導電体層、３３，３３ａ，３３ｂ，３３ｃ，３３ｄ…接合部、３４，３４ａ，３４ｂ，３４ｃ，３４ｄ…囲繞壁部、３５…第３導電体層、３６…孔、３７…平坦部、４０…内側樹脂部、５０、５０ａ、５０ｂ…制御ＩＣ、５２，５２ａ，５２ｂ…制御信号出力端子、６０…外側樹脂部、７０…（ゲート電極接続用の）接続子、８０…ワイヤ、８２…第２接続部材、Ｓ…接合材

Claims (13)

  1. 第１絶縁性基板及び前記第１絶縁性基板の一方面に設けられた第１導電体層を有する第１基板と、
    一方面に第１電極を有し、かつ、他方面に第２電極及びゲート電極を有し、前記第１電極が前記第１導電体層に電気的に接続されているパワーデバイス部と、
    第２絶縁性基板、前記第２絶縁性基板の一方面に設けられた第２導電体層及び前記第２絶縁性基板の他方面に設けられた第３導電体層を有し、前記第２絶縁性基板が、前記ゲート電極の位置に対応する位置に設けられた孔を有し、前記第２導電体層が、前記第２電極と接合する接合部及び平面視において前記接合部を取り囲む位置に上端面が前記第２電極と前記接合部との接合面よりも突出した状態で形成された囲繞壁部を有し、前記囲繞壁部を介して前記第１基板と接している第２基板と、
    前記囲繞壁部によって画定され、かつ、前記第１絶縁性基板及び前記第２絶縁性基板に挟まれた空間に配置された樹脂からなる内側樹脂部と、
    前記第３導電体層上に配置された制御ＩＣと、
    前記第１基板の一方面側に、前記第２基板及び前記制御ＩＣを覆うように配置された樹脂からなる外側樹脂部とを備え、
    前記第１基板、前記パワーデバイス部、前記第２基板及び前記制御ＩＣがこの順序で積層された半導体モジュールであって、
    前記第２絶縁性基板の孔の内側には接続部材が配置され、
    前記ゲート電極は、前記接続部材を介して前記制御ＩＣの制御信号出力端子に電気的に接続されていることを特徴とする半導体モジュール。
  2. 前記囲繞壁部は、平面視において前記接合部を全周にわたって取り囲む位置に形成されていることを特徴とする請求項１に記載の半導体モジュール。
  3. 前記囲繞壁部は、平面視において前記接合部を取り囲む位置のうちの所定の部分のみに形成されていることを特徴とする請求項１に記載の半導体モジュール。
  4. 前記囲繞壁部は、前記接合部と連続した状態で形成され、
    前記第１基板は、前記第１絶縁性基板の一方面における前記第１導電体層と離間した位置で前記囲繞壁部と接合される第４導電体層をさらに有し、
    前記第４導電体層は、前記囲繞壁部及び前記接合部を介して前記第２電極と電気的に接続されていることを特徴とする請求項１〜３のいずれかに記載の半導体モジュール。
  5. 前記第４導電体層には、前記囲繞壁部と係合するための溝部が形成されていることを特徴とする請求項４に記載の半導体モジュール。
  6. 前記囲繞壁部は、前記接合部と離間した状態で形成されていることを特徴とする請求項１〜３のいずれかに記載の半導体モジュール。
  7. 前記第１基板は、前記第１絶縁性基板の一方面における前記第１導電体層と離間した位置で前記囲繞壁部と接合される第４導電体層をさらに有し、
    前記第４導電体層には、前記囲繞壁部と係合するための溝部が形成されていることを特徴とする請求項６に記載の半導体モジュール。
  8. 前記パワーデバイス部は、１つの半導体素子からなり、
    前記１つの半導体素子は、一方面に第１電極を有し、かつ、他方面に第２電極及びゲート電極を有することを特徴とする請求項１〜７のいずれかに記載の半導体モジュール。
  9. 前記パワーデバイス部は、複数の半導体素子が積層された構造を有し、
    前記複数の半導体素子のうち少なくとも１つの半導体素子は、一方面に第１電極を有し、かつ、他方面に第２電極及びゲート電極を有することを特徴とする請求項１〜７のいずれかに記載の半導体モジュール。
  10. 前記パワーデバイス部は、複数の半導体素子が積層された構造を有し、
    前記第１基板は、前記第１導電体層と離間した位置に設けられている第５導電体層をさらに有し、
    前記半導体モジュールは、一方端が前記複数の半導体素子のうちの２つの半導体素子の間に挟まれており、かつ、他方端が前記第５導電体層と電気的に接続されている第２接続部材をさらに備えることを特徴とする請求項１〜７のいずれかに記載の半導体モジュール。
  11. 前記パワーデバイス部は、複数の半導体素子が積層された構造を有し、
    前記複数の半導体素子のうち少なくとも２つの半導体素子はいずれも、一方面に第１電極を有し、かつ、他方面に第２電極及びゲート電極を有し、
    前記少なくとも２つの半導体素子はいずれも、平面視において前記囲繞壁部によって画定された領域の内側に半導体素子全体が位置するように積層されていることを特徴とする請求項１〜７のいずれかに記載の半導体モジュール。
  12. 前記パワーデバイス部は、複数の半導体素子が積層された構造を有し、
    前記複数の半導体素子のうち少なくとも２つの半導体素子はいずれも、一方面に第１電極を有し、かつ、他方面に第２電極及びゲート電極を有し、
    前記少なくとも２つの半導体素子のうちの少なくとも１つは、平面視において前記囲繞壁部によって画定された領域の外側に前記半導体素子の前記ゲート電極が位置するように積層されていることを特徴とする請求項１〜７のいずれかに記載の半導体モジュール。
  13. 前記接合部及び前記囲繞壁部は、１の銅層から形成されたものであることを特徴とする請求項１〜１２のいずれかに記載の半導体モジュール。
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