JPWO2017006553A1 - プリント配線基板 - Google Patents

プリント配線基板 Download PDF

Info

Publication number
JPWO2017006553A1
JPWO2017006553A1 JP2017527079A JP2017527079A JPWO2017006553A1 JP WO2017006553 A1 JPWO2017006553 A1 JP WO2017006553A1 JP 2017527079 A JP2017527079 A JP 2017527079A JP 2017527079 A JP2017527079 A JP 2017527079A JP WO2017006553 A1 JPWO2017006553 A1 JP WO2017006553A1
Authority
JP
Japan
Prior art keywords
circuit board
printed circuit
signal wiring
gnd
electric cable
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017527079A
Other languages
English (en)
Inventor
和弘 柏倉
和弘 柏倉
文子 上村
文子 上村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of JPWO2017006553A1 publication Critical patent/JPWO2017006553A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0216Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0224Patterned shielding planes, ground planes or power planes
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0216Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0219Printed shielding conductors for shielding around or between signal conductors, e.g. coplanar or coaxial printed shielding conductors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0237High frequency adaptations
    • H05K1/025Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
    • H05K1/0251Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance related to vias or transitions between vias and transmission lines
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/115Via connections; Lands around holes or via connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/14Structural association of two or more printed circuits
    • H05K1/141One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09609Via grid, i.e. two-dimensional array of vias or holes in a single plane
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007Types of components
    • H05K2201/1003Non-printed inductor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007Types of components
    • H05K2201/10189Non-printed connector
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227Other objects, e.g. metallic pieces
    • H05K2201/10356Cables
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/429Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Structure Of Printed Boards (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

本発明の目的は電気ケーブルからのEMI放射を抑制できるプリント基板を提供することである。そのために本発明のプリント基板は、電気ケーブルが接続される信号配線を備えたプリント基板であって、前記電気ケーブルが接続される信号配線の両側を上下にグランド層で挟み、前記上下のグランド層を複数のスルーホールで接続し、前記スルーホールは前記信号配線とその近傍に、抑制したい電磁波の最大周波数に対応する波長に応じた間隔を開けて設ける。

Description

本発明は、EMI(Electromagnetic Interference)放射を抑制するプリント配線基板に関し、特に電気ケーブルからのEMI放射を抑制するプリント配線基板に関する。
情報通信機器のEMI対策は万全な対策を施していても、電気信号ケーブルや給電用ケーブルをプリント基板に接続すると著しく劣化することが経験的に知られており、その都度対策を施すということを繰り返していた。
近年、情報通信機器の大容量化は、信号の高速化や機器の大型化を招き電源雑音の高周波化、機器内部の共振モードの多用化を引き起こし、VCCI(Voluntary Control Council for Interference by Information Technology Equipment)などのEMI規格を準拠するのが困難になっている。特に情報通信機器では電気ケーブルで機器間を接続することが多いため、プリント基板内部で発生した電磁波が電気ケーブルに伝搬しプリント基板外部に電磁波として放射される(EMI放射される)現象が抑えきれていない。
以下に説明するようにEMI低減技術が次の通り提案されているが、解決に至っていない。
特許文献1(特開2013-254759号公報)には、LSI回路基板の外周にGND配線をリング状に配し、基板内部にあるGND層と複数箇所のGNDビアを介して接続する技術が開示されている(同文献[0014]〜[0019]段落、図1等)。GNDビアが配置されているのである程度のEMIの抑制効果はあるものの、GND配線がリング状で大きな隙間がありその隙間から電磁波が漏れるので、基板内部において電磁波の遮断には効果が乏しい。更に、プリント基板で発生した電磁波が電気ケーブルに乗り、電気ケーブルからEMI放射されることを遮断する手法の開示はない。
また特許文献2(特開平10-270862号公報)及び特許文献3(特開2001-53449号公報)には、LSI(Large Scale Integration)の給電配線にインダクタを持たせ外部電源とのインピーダンスを高め電源雑音の外部への伝搬を抑制する技術が開示されている(特許文献2では[0023]、[0025]段落、図2、3。特許文献3では[0036]〜[0037]段落、図2、3。)。しかし電源雑音は電源−GND間が伝送線路と化し周囲に電磁波を伝搬させることで生じる。そのため根本的なEMI抑制は難しい。また上記特許文献1と同じく、プリント基板から電気ケーブルへの電磁波遮断についての開示はない。
また特許文献4(国際公開第2014/080610号)には、プリント基板から電気ケーブルへ伝搬する電磁波を解析する手法が開示されている。しかし放射を抑制する手法に関する開示はない。
また特許文献5(特開2000-216509号公報)には、絶縁基体上に形成した信号用配線導体から発生する電磁波が外部に漏れ出さないように、信号用配線導体の上下と両側に上下にグランド層を形成し、信号用配線導体を両側から挟むように貫通導体(スルーホール)を少なくとも2列形成している(同文献図1ではスルーホールを基板全体に形成している)。さらに、1列目と2列目の貫通導体の間隔を、信号用配線導体に伝搬させる高周波信号の波長λの1/4以下にすることが記載されている。(同文献[0017]〜[0018]、[0023]、図1、3、4)
しかしこの特許文献5は、絶縁基体から外部へ電磁波の漏出を小さくすることを目的としており、絶縁基体から電気ケーブルへの電磁波を遮断する手法の開示はない。
また特許文献6(特開平11-220263号公報)では、電源層と信号層を上下にグラウンド層で挟み、上下のグラウンド層を複数のスルーホールで接続している。([0008]〜[0009]、図1、2)
しかしこの特許文献6は、プリント配線板から外部へ電磁波の漏出を小さくすることを目的としており、絶縁基体から電気ケーブルへの電磁波を遮断する手法の開示はない。
特開2013-254759号公報 特開平10-270862号公報 特開2001-53449号公報 国際公開第2014/080610号 特開2000-216509号公報 特開平11-220263号公報 特開平09-266370号公報 特開平07-321429号公報
以上述べた特許文献1〜8はいずれも、プリント基板で発生した電磁波が電気ケーブルに乗り、電気ケーブルからEMI放射される問題について解決できていない。
本発明の目的は、以上述べた問題点を解決し、電気ケーブルからのEMI放射を抑制できるプリント基板を提供することである。
本発明は、電気ケーブルが接続される信号配線を備えたプリント基板であって、前記電気ケーブルが接続される信号配線の両側を上下にグランド層で挟み、前記上下のグランド層を複数のスルーホールで接続し、前記スルーホールは前記信号配線とその近傍に、抑制したい電磁波の最大周波数に対応する波長に応じた間隔を開けて設けることを特徴とするプリント基板である。
本発明により、電気ケーブルからのEMI放射を抑制できるようになる。
本発明の第1の実施形態のプリント基板を示す平面図及び断面図である。 第1の実施形態における電磁界解析の解析モデルを示す図である。 第1の実施形態のケーブル伝送用差動信号配線61を示す平面図である。 プリント基板から電気ケーブルへ電磁波が回り込むEMI放射メカニズムを説明する図である。 GNDスルーホールを形成していない場合のプリント基板内外の電界強度の解析結果を示す図である。 図4のGNDスルーホールを形成していない場合に、基板外の観測点にプローブを置き、そこでの周波数と電界強度との関係を解析した結果である。 GNDスルーホールを基板外周に1層(1列)だけ形成した場合のプリント基板内外の電界強度の解析結果を示す図である。 図7の場合を図5と同様に解析した図である。 プリント基板外周とケーブル用信号配線周囲の両方にGNDスルーホールを形成した場合のプリント基板内外の電界強度の解析結果を示す図である。 図9の場合を図5と同様に解析した図である。 GNDスルーホールなし、同1列、同2列、同3列の場合の、周波数と電界強度との関係を解析した図である。 本発明の第2の実施形態を示す平面図である。
(第1の実施形態)
(構成の説明)
図1は本発明第1の実施形態を示す平面図と断面図である。断面図は平面図に示した一点鎖線A−A’における断面を示す。また断面図にはGNDスルーホール3の間を通っている信号配線6と電源層5を示してある。IC2の信号端子と接続された信号配線6は基板中を通ってパルストランス8と接続され、電気ケーブル100に接続している。また電気ケーブル100に接続しない信号配線62、信号配線63も基板上及び基板内に形成されている。
プリント基板1は多層プリント基板であり、絶縁層を間に挟んで電源層5、電気ケーブルに接続される信号配線6が形成されている。本実施形態では信号配線6は具体的には図2に示すケーブル伝送用差動配線61,61’である。IC2とパルストランス8の間がケーブル伝送用差動配線61であり、パルストランス8とコネクタ7の間がケーブル伝送用差動配線61’である。図3はケーブル伝送用差動信号配線61,61’の配線の様子を示す平面図である。IC2と接続される信号スルーホール31にケーブル伝送用差動信号配線61,61’が接続され、格子状に整列したGNDスルーホール3の間を同層で近接して平行して配線されている。ケーブル伝送用差動信号配線61,61’の両側に、インピーダンス制御するためのGNDスルーホール3を2列ずつ置いている。
また図1のプリント基板1の表面である部品面の直下と裏面である半田面の直上にはそれぞれGND層41,43が形成されており、基板1の中間にも電源層42が形成されている。GND層41,42,43はGNDベタつまり全面グラウンドである。なお図1では半田の表示を省略している。
IC2はプリント基板1上にイーサ―などの電気ケーブルを駆動するために実装され、RJ45などのコネクタ7を介して電気ケーブル(カッパーケーブル)100と信号配線6を介してつながっている。このIC2は一般にはPHY(Physical Layer)チップと呼ばれる。一般にPHYとRJ45コネクタの間にはパルストランス8が実装され、直流分カットやCMC(コモンモードチョークコイル:Common mode choke-coil)による雑音抑制などが行われる。
信号配線6の上層および下層はGND層(グランド層)41,42であり、基板周囲には少なくともこの2枚のGND層を接続するGNDスルーホール3が配されている。本実施形態ではGNDスルーホール3はGND層41、42、43の全てを接続している。IC21(PHY)からコネクタへ接続する配線の周囲には間隔d(dの条件は後述)で格子状にGNDスルーホール3を配している。
(動作の説明)
図2は本実施形態における電磁界解析の解析モデルを示す図である。図2を用いて、プリント基板1から電気ケーブル100へ電磁波が回り込むEMI放射メカニズムを説明する。本実施形態で適用する基板構成はGND層で挟まれた電源層5である。IC21の動作により電源電流が変化しそれに追従するように電源層5−GND層4間の電位の変化、すなわち電界が変化することにより電磁波が発生する。電源電流の変化を雑音源9で模擬している。増幅器22が図1のIC2に該当する。雑音源9により発生した電磁波は電源層5−GND層4間を伝送路と化し四方八方へと伝搬される。広がった電磁波は電源層5がない領域でも、例えばGND層4−GND層4間あるいは他の電源層−GND層間、あるいは、電源層−電源層間を伝送路と化し更に基板端まで広がっていく。基板端から基板外部へ伝搬した電磁波がEMI放射である。
今ここにGND層4−GND層4間にケーブル伝送用差動配線61が配してあるとする。雑音源9により発生した電磁波はこのケーブル伝送用差動配線61へと励起される。そのため電磁波は、信号配線6からコネクタ7、電気ケーブル100を介してプリント基板1の外部へと伝搬し、EMI放射となる。パルストランスやCMCが実装されている場合、電磁波はパルストランス自体にも影響するため、パルストランスやCMCでは著しい効果は期待できない。
電気ケーブルからのEMI放射を回避するため本実施形態ではケーブル伝送用差動配線61の周囲にGNDスルーホール3を格子状に配列させた。格子間隔dは、抑制したい最大周波数fmaxの波長λの1/4以下にすることが望ましい。すなわち、プリント基板の比誘電率ε、光速Cとして
d≦λ/4=C/(4・fmax・√ε)・・・式1
なる条件導くことが出来る。
なおλ/2より長い波長の電磁波はGNDスルーホール3の格子を通過することができない。もしGNDスルーホール3が完全導体であればλ/2で規定すればよい。しかし実際のスルーホールは完全導体ではないため、間隔λ/2では電磁波はGNDスルーホール3の格子をすり抜ける可能性がある。このため、格子間隔をλ/4とし、上記の式1を定義している。プリント基板の比誘電率を4、抑制したい最大周波数fmaxを1GHzとすると、d≦3×10/(4×1×10×√4)=37.5mmとなる。
これら効果を検証するため図4のようなモデルを作成し、電磁界解析により効果を確認した。解析モデルは2枚のGND層4に挟まれた電源層と信号配線を配している。図4ではケーブルを配線65で模擬している。またプリント基板1内の信号配線6とは容量200で結合させている。これはパルストランス8の1次側(IC側)と2次側(電気ケーブル側)の容量性結合を模擬している。図4の右側に、このパルストランス8部分のモデルを示している。図4で示したモデルにGNDスルーホールの有無を条件として加え電磁界解析により電界分布と近傍電界強度を計算する。
図5〜図10にこれらの解析結果を示す。図5、図6はプリント基板にGNDスルーホールなしの場合である。図7、図8はプリント基板周囲だけにGNDスルーホールを配した場合である。図9、図10はプリント基板周囲とケーブル用信号配線周囲の両方にGNDスルーホールを配した場合である。図6、8,10はそれぞれ図5,7,9の場合に、基板外の観測点(図中の×印)にプローブを置き、そこでの周波数と電界強度との関係を示した図である。
実際の電源層(電源線)は通常は細長い形状であるが、解析を簡略にするためここでは正方形で解析している。また図5,7,9の右上のスケールはゼロからマイナスに向かうスケールであり、マイナスに向かうほど電界強度が小さく、ゼロに向かうほど電界強度が強い。単位はdB・V/mであるが、図5,7,9では注入したエネルギーをmax(0dB or 1)とした相対値でプロットしているため図中のスケールでは単位を「max dB・V/m」と表記している。
図5はGNDスルーホール3を形成していない場合の解析結果であり、電気ケーブル100の形状が明確に見て取ることができ、電気ケーブル100周辺の電界強度が他の基板外の場所に比べて高いことが明らかである。また図6を見ると、1GHz以上で電界強度が−20dB・V/mを超え最大(1.3〜1.6GHz)で20dB/m近くに達している。
図7はGNDスルーホール3をプリント基板外周に1周(1列)だけ形成した場合の解析結果であり、基板外へのEMI放射をある程度抑制できている。しかし電気ケーブル100周辺の電界強度は他の場所に比べて高く、電気ケーブル100からの放射を抑制することはできていないことが分かる。図8を見ると電界強度が最大(1.7GHz近辺)で0dB・V/mに達していて、電磁波の抑制は不十分である。
図9はプリント基板周囲とケーブル用信号配線周囲の両方にGNDスルーホールを形成した場合であり、電気ケーブル100からの放射とそれ以外の基板外の場所との区別が付かない。図10を見ると電界強度は最大(2GHz近辺)でも−20dB・V/mと低下していて、電磁波を抑制出来ていることが分かる。つまりケーブル用信号配線周囲のGNDスルーホールが、電気ケーブル100からの放射を抑制していることが分かる。
図5〜10では、信号配線6が走る両側にGNDスルーホール3を三列ずつ形成している。しかし最低限二列ずつ形成すればよい。図11はGNDスルーホールなし、同一列、二列、三列の場合の、周波数と電界強度との関係を解析した結果である。GNDスルーホールなしが図6、一列が図8、三列が図10に相当する。二列の場合、電界強度は最大(2GHz近辺)でも−40dB・V/mと低下していて、二列で十分効果があることがわかる。なお図11では図6、8、10と比較して、GNDスルーホールなし、一列、三列の場合の電界強度が絶対値としてはやや異なる。これは測定対象の基板の条件の差等が起因している。しかし二列の場合との条件は同じであり、十分比較に用いることができるデータである。
なお図5〜10ではプリント基板の外周にGNDスルーホールを一周形成しているが、これは次のような理由による。EMI放射は基板内の電源層等からのものと、電気ケーブルからのものがある。前者を排除しておかないと、本実施形態によって後者を抑制する効果があるかどうか判別が付かない。そのため外周にGNDスルーホールを形成したものを解析している。
(効果の説明)
電気ケーブルに接続される信号配線6の周囲にGNDスルーホール3を配した場合、プリント基板1からの電磁波は電気ケーブル100とは完全に遮断される。この結果により電気ケーブル100からのEMI放射を十分抑制できていることが明らかである。本実施形態のプリント基板1を用いれば製品の設計、開発が容易になる。
なお、図1のプリント基板1には電源層5もある。電源層5からのEMI放射も考えられるが、電源層5の上にGND層42を設けている。そのため電源層5から信号配線6には電磁波は伝搬しない。
なお本実施形態では信号配線6としてケーブル伝送用差動配線を用いたが、差動配線ではなく1本の信号配線でも適用できる。
(第2の実施形態)
図12に本発明の第2の実施形態を示す。機器内部で子基板15(ドーターカード、サブカードなど)のような2階建て基板を構成している。図12に破線で示した部分が子基板15であり、子基板15上にケーブル(不図示)と接続されるコネクタ7、信号配線61、IC2が搭載されている。本実施形態は子基板15上にIC2とコネクタ7を接続する配線が形成されている場合であるが、そのような場合にも適用できる。
(第3の実施形態)
上述の第1、2の実施形態ではGNDスルーホール3を信号配線6と平行に配列しているが、信号配線6の走る方向に対してジグザグにつまり千鳥状に配列しても良い。このように配置するとスルーホールの間隔を狭くできる。そのためスルーホールを形成する領域の面積を狭くできる。
以上、上述した実施形態を模範的な例として本発明を説明した。しかしながら、本発明は、上述した実施形態には限定されない。即ち、本発明は、本発明のスコープ内において、当業者が理解し得る様々な態様を適用することができる。
この出願は、2015年7月8日に出願された日本出願特願2015−137092を基礎とする優先権を主張し、その開示の全てをここに取り込む。
1 プリント基板
2 IC
3 GNDスルーホール
4、41,42,43 GND層
5 電源層
6 信号配線
62、63 信号配線
61、61’ ケーブル伝送用差動配線
65 配線
7 コネクタ
8 パルストランス
9 雑音源
15 子基板
22 増幅器
100 電気ケーブル
200 容量

Claims (8)

  1. 電気ケーブルが接続される信号配線を備えたプリント基板であって、前記電気ケーブルが接続される信号配線の両側を上下にグランド層で挟み、前記上下のグランド層を複数のスルーホールで接続し、前記スルーホールは前記信号配線の両側に、抑制したい電磁波の最大周波数に対応する波長に応じた間隔を開けて設けることを特徴とするプリント基板。
  2. 前記スルーホールは前記信号配線の両側に2列ずつ設ける請求項1に記載のプリント基板。
  3. 前記プリント基板は複数層のグランド層を備え、前記グランド層間を接続するスルーホールを前記基板周囲に設ける請求項1に記載のプリント基板。
  4. 前記スルーホール間の間隔は前記抑制したい電磁波の最大周波数に対応する波長の1/4以下である請求項1または2に記載のプリント基板。
  5. 前記グランド層は全面グランド層である請求項1から4のいずれか一項に記載のプリント基板。
  6. 前記電気ケーブルが接続される信号配線は途中にトランスを介してコネクタと接続され、前記コネクタで前記電気ケーブルと接続される請求項1から5のいずれか1項に記載のプリント基板。
  7. 前記スルーホールは前記信号配線と平行または斜めに配列されている請求項1から6のいずれか一項に記載のプリント基板。
  8. プリント基板上に子基板が設けられ、前記電気ケーブルが接続される前記信号配線は前記子基板上に配設されている請求項1から7のいずれか1項に記載のプリント基板。
JP2017527079A 2015-07-08 2016-07-04 プリント配線基板 Pending JPWO2017006553A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015137092 2015-07-08
JP2015137092 2015-07-08
PCT/JP2016/003169 WO2017006553A1 (ja) 2015-07-08 2016-07-04 プリント配線基板

Publications (1)

Publication Number Publication Date
JPWO2017006553A1 true JPWO2017006553A1 (ja) 2018-04-05

Family

ID=57684995

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017527079A Pending JPWO2017006553A1 (ja) 2015-07-08 2016-07-04 プリント配線基板

Country Status (4)

Country Link
US (1) US20180184516A1 (ja)
JP (1) JPWO2017006553A1 (ja)
CN (1) CN107852812A (ja)
WO (1) WO2017006553A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN213522492U (zh) * 2017-11-16 2021-06-22 株式会社村田制作所 树脂多层基板、电子部件及其安装构造
CN211909269U (zh) * 2017-11-16 2020-11-10 株式会社村田制作所 树脂多层基板、电子部件及其安装构造
US11457524B2 (en) * 2019-04-29 2022-09-27 Nxp B.V. Integrated filter for de-sense reduction

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001024293A (ja) * 1999-07-06 2001-01-26 Meidensha Corp 信号線の接続構造
JP2001068801A (ja) * 1999-08-27 2001-03-16 Sony Corp プリント配線板
US6239387B1 (en) * 1992-04-03 2001-05-29 Compaq Computer Corporation Sinusoidal radio-frequency clock distribution system for synchronization of a computer system
JP2002252505A (ja) * 2001-02-26 2002-09-06 Kyocera Corp 高周波用配線基板
JP2002353904A (ja) * 2001-05-23 2002-12-06 Nec Corp データ処理端末、親基板、子基板、端末設計装置および方法、コンピュータプログラム、情報記憶媒体

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8847696B2 (en) * 2002-03-18 2014-09-30 Qualcomm Incorporated Flexible interconnect cable having signal trace pairs and ground layer pairs disposed on opposite sides of a flexible dielectric
CN1799290A (zh) * 2003-06-02 2006-07-05 日本电气株式会社 印刷电路板用小型转接传输线路及其设计方法
JP4844080B2 (ja) * 2005-10-18 2011-12-21 日本電気株式会社 印刷配線板及びその電源雑音抑制方法
WO2011021339A1 (ja) * 2009-08-19 2011-02-24 日本電気株式会社 給電線構造及びそれを用いた回路基板、emiノイズ低減方法
JP2012038863A (ja) * 2010-08-05 2012-02-23 Nec Corp 多層回路基板、多層回路基板が搭載された回路モジュール及び電子装置
JP5919872B2 (ja) * 2012-02-21 2016-05-18 富士通株式会社 多層配線基板及び電子機器
KR101921686B1 (ko) * 2012-06-14 2018-11-26 스카이워크스 솔루션즈, 인코포레이티드 와이어 본드 패드 및 관련된 시스템, 장치, 및 방법을 포함하는 전력 증폭기 모듈
WO2014109010A1 (ja) * 2013-01-09 2014-07-17 株式会社 日立製作所 ストレージ装置及び基板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6239387B1 (en) * 1992-04-03 2001-05-29 Compaq Computer Corporation Sinusoidal radio-frequency clock distribution system for synchronization of a computer system
JP2001024293A (ja) * 1999-07-06 2001-01-26 Meidensha Corp 信号線の接続構造
JP2001068801A (ja) * 1999-08-27 2001-03-16 Sony Corp プリント配線板
JP2002252505A (ja) * 2001-02-26 2002-09-06 Kyocera Corp 高周波用配線基板
JP2002353904A (ja) * 2001-05-23 2002-12-06 Nec Corp データ処理端末、親基板、子基板、端末設計装置および方法、コンピュータプログラム、情報記憶媒体

Also Published As

Publication number Publication date
CN107852812A (zh) 2018-03-27
US20180184516A1 (en) 2018-06-28
WO2017006553A1 (ja) 2017-01-12

Similar Documents

Publication Publication Date Title
JP4930590B2 (ja) 多層基板
US20050104678A1 (en) System and method for noise mitigation in high speed printed circuit boards using electromagnetic bandgap structures
WO2017006552A1 (ja) プリント基板
US20090244877A1 (en) PCB layout structrue for suppressing EMI and method thereof
US20150173256A1 (en) Emi suppression technique using a transmission line grating
CN203951671U (zh) 一种具有良好电磁兼容性能的pcb结构
JPWO2011111297A1 (ja) 構造体、配線基板および配線基板の製造方法
US20150180107A1 (en) Reduced emi with quarter wavelength transmission line stubs
JPWO2011111313A1 (ja) 電子装置、配線基板およびノイズ遮蔽方法
JPWO2014115578A1 (ja) プリント配線基板、電子機器及び配線接続方法
WO2017006553A1 (ja) プリント配線基板
JP5863801B2 (ja) 高周波に使用するための多平面印刷配線板
US6700455B2 (en) Electromagnetic emission reduction technique for shielded connectors
JP2013539218A5 (ja)
US8498128B2 (en) Printed circuit board
CN104936373B (zh) 一种电路板及其表层差分线的分布方法、通信设备
Shiue et al. Common-mode noise reduction schemes for weakly coupled differential serpentine delay microstrip lines
JP5353042B2 (ja) プリント配線基板
Zhang et al. Power noise suppression using power-and-ground via pairs in multilayered printed circuit boards
EP1568099B1 (en) A circuit that taps a differential signal
JP2003347693A (ja) インタフェース基板及び表示装置
WO2014186966A1 (zh) 一种线路板与在pcb基板上形成线路的方法
Kam et al. A new twisted differential line structure on high-speed printed circuit boards to enhance immunity to crosstalk and external noise
JP4957543B2 (ja) プリント回路基板
JPWO2008010445A1 (ja) 多層プリント回路基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181002

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190507