JPWO2016072180A1

JPWO2016072180A1 - 半導体素子の駆動装置

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Inventors: 赤羽　正志; 正志赤羽
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Abstract

ハイサイド電源電圧が低下した場合でも、電源電圧低下異常を確実にローサイド側に伝達することができるようにする。抵抗（Ｒ１，Ｒ２）でハイサイド回路のハイサイド電源電圧（ＶＢ）を検出し、１対のＮＭＯＳ素子（ＭＮ１，ＭＮ２）で構成されたカレントミラー回路と、１対のＰＭＯＳ素子（ＭＰ１，ＭＰ２）で構成されたカレントミラー回路との間にＮＭＯＳ素子（ＭＮ３）を挿入し、ハイサイド電源電圧（ＶＢ）の電圧値に応じてコンデンサ（Ｃ１）を充電する電流（ｉ２）を変化させて比較器（ＣＭＰ１）により発生されるクロックパルス（ＣＬＫ）の周波数を変化させる。ハイサイド電源電圧（ＶＢ）の低下に伴いパルス幅を広げることで、レベルダウン回路への電流供給量の低下が補われ、ローサイド回路側への信号伝達を確実に行うことができる。

Description

本発明は、ハーフブリッジ接続の半導体素子を駆動する高耐圧ＩＣであって、ハイサイド回路側の異常をレベルシフト回路（レベルダウン回路）を介してローサイド回路側に通知できる半導体素子の駆動装置に関する。

産業用モータやサーバ用電源等の制御は、ハーフブリッジ接続の半導体素子を駆動することにより行われる。それら半導体素子を駆動するための制御用集積回路として、高耐圧ＩＣ（以下、ＨＶＩＣ：High Voltage Integrated Circuitとする）がある。ＨＶＩＣは、ハーフブリッジ回路の上位側の半導体素子を制御するハイサイド回路と下位側の半導体素子を制御するローサイド回路とを備え、上位側および下位側の半導体素子の両方を１つのＩＣで駆動することを可能にする。ＨＶＩＣは、マイコン等の制御信号を受けて上位側および下位側の半導体素子を駆動するための信号を出力するが、特に上位側の半導体素子を駆動するために、レベルシフト回路を内蔵している。レベルシフト回路は、低電位で入力される制御信号をレベルシフトして高電位側に伝達するために用いられる。

ＨＶＩＣは、また、ハイサイド回路で異常が生じた場合、その異常をローサイド回路に通知するレベルシフト回路（レベルダウン回路）を内蔵している（たとえば、特許文献１，２参照）。

特許文献１に記載のＭＯＳ（Metal-Oxide-Semiconductor）ゲートドライバ回路によれば、ハイサイド回路の外部入力端子に与えられた値を超える入力があると、ローサイド回路にその旨を通知するレベルシフト回路を備えている。このレベルシフト回路は、ＰＭＯＳ素子を有し、このＰＭＯＳ素子は、ハイサイド回路に異常が発生した場合、その異常信号をレベルシフトする。これにより、ハイサイド回路の異常を表す信号がローサイド回路に伝達され、ローサイド回路の出力端子からエラー信号として出力される。

特許文献２に記載のゲート駆動回路においても、ハイサイド回路にて異常が検出されると、その検出信号は、ＰＭＯＳおよびＮＭＯＳで構成されるレベルシフトダウン回路（レベルダウン回路）を経てローサイド回路に伝達され、外部へ出力される。

また、特許文献２では、ハイサイド回路における半導体素子の過電流、制御電源電圧の低下等の異常をローサイド回路に伝達している。しかし、それらの異常を表す信号は、一括してレベルダウン回路により伝達されるため、ローサイド回路でどの異常信号が伝達されてきたかを識別することはできない。

これに対し、複数の異常信号が発生する場合において、複数の異常信号を区別して伝達し、異常信号に対応するアラーム信号を出力することは知られている（特許文献３，４）。これら特許文献３，４では、複数の保護回路を備えた半導体装置の駆動回路が開示されており、複数の保護回路が検出した異常は、保護回路毎に異なるパルス幅のパルス信号にし、異常検出を区別して伝達することが行われている。

次に、ＨＶＩＣにおいて、ハイサイド回路において複数の異常検出を行い、その結果をレベルダウン回路を介してローサイド回路に伝達する例について説明する。なお、以下の説明において、端子名とその端子における電圧、信号等は、同じ符号を用いるものとする。

図１０はＨＶＩＣに含まれるレベルダウン回路の構成例を示す図、図１１はパルス生成回路の機能を表す図、図１２はパルス生成回路の動作を示すタイムチャート、図１３はパルス発生部の出力を示す図である。

ＨＶＩＣは、図１０に示したように、ハイサイド回路１００とローサイド回路２００とを備えている。ＨＶＩＣは、ハイサイド回路１００に、その主電源であるハイサイド電源電圧ＶＢが印加される端子ＶＢ、過熱信号ＯＨが入力される端子ＯＨ、過電流信号ＯＣが入力される端子ＯＣおよびハイサイド回路１００の基準電位ＶＳが入力される端子ＶＳを有している。ＨＶＩＣは、また、ローサイド回路２００に、その主電源であるローサイド電源電圧ＶＣＣが印加される端子ＶＣＣ、アラーム信号ＡＬＭが出力される端子ＡＬＭおよびローサイド回路２００の基準電位ＧＮＤが入力される端子ＧＮＤを有している。

ハイサイド回路１００は、制御回路１１０とＰＭＯＳ素子（高耐圧ＰチャネルＭＯＳＦＥＴ）ＰＭ１，ＰＭ２とを有している。制御回路１１０は、過熱検出部１１１、電圧低下検出部１１２、過電流検出部１１３、アービタ１１４およびパルス生成回路１１５を有している。過熱検出部１１１は、過熱信号ＯＨが入力されて、パワー半導体素子の過熱状態を監視する。電圧低下検出部１１２は、ハイサイド電源電圧ＶＢが入力されて、ハイサイド電源電圧ＶＢの電圧低下を監視する。過電流検出部１１３は、過電流信号ＯＣが入力されて、パワー半導体素子の過電流状態を監視する。アービタ１１４は、過熱検出部１１１から過熱検出信号ＯＨＩＮ、電圧低下検出部１１２から電圧低下検出信号ＵＶＩＮおよび過電流検出部１１３から過電流検出信号ＯＣＩＮが入力され、入力されたこれらの信号に対して調停を行う。アービタ１１４は、調停された信号ＯＨＥ，ＵＶＥ，ＯＣＥをパルス生成回路１１５に送り、パルス生成回路１１５はこれらの信号に基づき生成したパルス信号でＰＭＯＳ素子ＰＭ１，ＰＭ２を制御する。

ＰＭＯＳ素子ＰＭ１，ＰＭ２のドレイン端子は、ローサイド回路２００に接続され、ハイサイド回路１００で検出された異常信号を伝達する。ローサイド回路２００は、制御回路２１０を備えている。この制御回路２１０は、電圧変換・同相ノイズフィルタ・パルス生成部２１１、ラッチバッファ２１２、検出・解析部２１３およびアラーム出力部２１４を有している。電圧変換・同相ノイズフィルタ・パルス生成部２１１は、ハイサイド回路１００から伝達された異常信号を電圧変換し、同相ノイズをフィルタリングし、パルスＥＲ１，ＥＲ２を生成する。ラッチバッファ２１２は、パルスＥＲ１，ＥＲ２により状態を変化させ、信号ＯＨＲ，ＯＣＲを出力する。検出・解析部２１３は、入力された信号ＯＨＲ，ＯＣＲの検出および解析を行い、解析結果の信号ＥＲＤＴ，ＯＨＥＲ，ＯＣＥＲ，ＵＶＥＲ，ＲＸＥＲをアラーム出力部２１４に出力し、アラーム出力部２１４はこれらの信号を受けて端子ＡＬＭにアラーム信号ＡＬＭを出力する。

ＨＶＩＣにおいて、ハイサイド回路１００で過熱、過電流または電圧低下の異常が検出されると、パルス生成回路１１５は、異常の種別に応じたパルス信号を生成する。このパルス信号は、ＰＭＯＳ素子ＰＭ１，ＰＭ２および電圧変換・同相ノイズフィルタ・パルス生成部２１１の電圧変換機能によるレベルダウン回路により、ローサイド回路２００に伝達され、ハイサイド回路１００に異常があったことが通知される。

レベルダウン回路による信号伝達の方法の概略について、パルス生成回路１１５の機能を表す図１１およびパルス生成回路１１５の動作を示すタイムチャートである図１２を使って説明する。

これらパルス生成回路１１５の機能を表す図およびタイムチャートは、ハイサイド回路１００で検出した異常に対して、パルス生成回路１１５がレベルダウン回路をそのハイサイド側でどのようにドライブするかを示している。具体的には、パルス生成回路１１５は、過電流（ＯＣ）の異常検出のときは、ＰＭＯＳ素子ＰＭ１側のみパルスを生成し、過熱（ＯＨ）の異常検出のときは、ＰＭＯＳ素子ＰＭ２側のみパルスを生成している。また、パルス生成回路１１５は、電圧低下（ＵＶ）の異常検出のときは、ＰＭＯＳ素子ＰＭ１側およびＰＭＯＳ素子ＰＭ２側で交互にパルス生成している。

このようにレベルダウン回路へのパルスの出し方を変えることで、ハイサイド回路１００で生じた異常の分類を行っている。なお、異常検出時にＰＭＯＳ素子ＰＭ１，ＰＭ２を間欠動作させているが、これは、オンのままとすると電流が流れ続けて省エネの観点から好ましくないためである。

ここで、パルス生成回路１１５はパルス発生部を有しており、そのパルス発生部は、図１３に示すように、パルス周期および周波数がハイサイド電源電圧ＶＢによらず一定のクロックパルスＣＬＫを出力している。

特開平８−３３０９２９号公報（段落〔０００３〕，〔００１２〕，図１）特開２００４−３０４９２９号公報（段落〔００２１〕，図２）特開２０１２−１０５４４号公報特開２０１２−１４３１２５号公報

従来のＨＶＩＣにおいては、パルス発生部が出力するクロックパルスＣＬＫは、ハイサイド電源電圧ＶＢの電圧変化に関係なく、パルス周期および周波数が一定で変わらない。一方、ハイサイド電源電圧ＶＢの低下時にパルス生成回路１１５が電圧低下異常の信号ＵＶＥを通知する際は、レベルダウン回路のハイサイド側に設置しているＰＭＯＳ素子のゲート電圧（ΔＶｇｓ）がハイサイド電源電圧ＶＢの低下に応じて低下してしまう。これにより、ＰＭＯＳ素子のオン時にローサイド側に供給される電流（ＰＭＯＳ素子のドレイン電流）が減少していくため、ハイサイド電源電圧ＶＢがある程度下がると、クロックパルスＣＬＫのパルス周期ではローサイド側の信号を変更させるのに十分な電荷を供給できなくなり、ローサイド側への信号伝達ができなくなるという問題点があった。

本発明はこのような点に鑑みてなされたものであり、ハイサイド電源電圧が低下した場合でも、電源電圧低下異常を確実にローサイド側に伝達することができる半導体素子の駆動装置を提供することを目的とする。

本発明では上記の課題を解決するために、ハーフブリッジ接続の上位側および下位側の半導体素子を駆動するハイサイド回路およびローサイド回路と、前記ハイサイド回路の異常を前記ローサイド回路に通知するためのレベルダウン回路とを備えた半導体素子の駆動装置が提供される。この半導体素子の駆動装置において、前記ハイサイド回路は、その主電源の電圧低下異常を検出する電圧低下検出部と、前記電圧低下検出部が前記電圧低下異常を検出したときに前記レベルダウン回路に供給するパルス信号を生成するパルス生成回路とを有し、前記パルス生成回路は、前記電圧低下検出部が前記電圧低下異常を検出したときに前記ハイサイド回路の主電源の電圧低下に応じて前記パルス信号の周波数を低下させるようにしたことを特徴とする。

上記構成の半導体素子の駆動装置は、ハイサイド回路の主電源の電圧低下異常が検出されたとき、クロックパルスの周波数を低下させてパルス幅を広げるようにした。これにより、ハイサイド回路の主電源の電圧が低下した場合でも、レベルダウン回路の電荷供給量の低下が抑制されることにより、ハイサイド回路の異常を確実にローサイドに伝達できるという利点がある。

本発明の上記および他の目的、特徴および利点は、本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。

本発明の半導体素子の駆動装置におけるパルス生成回路の概略構成を示す図である。第１の実施の形態に係る半導体素子の駆動装置のパルス発生部の概略構成を示す図である。パルス発生部の電圧電流変換の概略を示す図である。パルス発生部の構成例を示す回路図である。パルス発生部の出力を示す図である。パルス出力部の構成例を示す回路図である。第２の実施の形態に係るパルス発生部の電圧電流変換の概略を示す図である。第２の実施の形態に係るパルス発生部の構成例を示す回路図である。第２の実施の形態に係るパルス発生部の出力を示す図である。ＨＶＩＣに含まれるレベルダウン回路の構成例を示す図である。パルス生成回路の機能を表す図である。パルス生成回路の動作を示すタイムチャートである。パルス発生部の出力を示す図である。

以下、本発明の実施の形態について、ＨＶＩＣに適用した場合を例に図面を参照して詳細に説明する。
図１は本発明の半導体素子の駆動装置におけるパルス生成回路の概略構成を示す図である。

このパルス生成回路１０は、図１０に示したＨＶＩＣのハイサイド側の制御回路１１０を構成するパルス生成回路１１５に対応するものであり、パルス発生部２０およびパルス出力部３０を備えている。パルス生成回路１０は、また、ハイサイド回路の電源および基準電位が印加されている。

パルス発生部２０は、ハイサイド電源電圧ＶＢを入力し、ハイサイド電源電圧ＶＢの電圧に応じたパルス周波数のクロックパルスＣＬＫを出力する。
パルス出力部３０は、アービタが出力した信号ＯＨＥ，ＵＶＥ，ＯＣＥを入力し、パルス発生部２０が出力したクロックパルスＣＬＫに基づいてＰＭＯＳ素子ＰＭ１，ＰＭ２をドライブする信号ＰＭ１，ＰＭ２を出力する。パルス出力部３０は、また、信号ＯＨＥ，ＵＶＥ，ＯＣＥの入力によってイネーブル信号ＥＮをパルス発生部２０に出力する。

＜第１の実施の形態＞
図２は第１の実施の形態に係る半導体素子の駆動装置のパルス発生部の概略構成を示す図、図３はパルス発生部の電圧電流変換の概略を示す図、図４はパルス発生部の構成例を示す回路図、図５はパルス発生部の出力を示す図である。

パルス生成回路１０のパルス発生部２０は、図２にその概略構成を示したように、ＶＢ電圧検出回路２１、電圧電流変換回路２２、タイマ回路２３およびパルス出力回路２４を直列に接続して構成されている。ＶＢ電圧検出回路２１には、ハイサイド電源電圧ＶＢが入力され、パルス出力回路２４からは、クロックパルスＣＬＫが出力される。タイマ回路２３およびパルス出力回路２４には、パルス出力部３０からのイネーブル信号ＥＮが入力されている。

ここで、電圧電流変換回路２２は、図３に示したように、ＶＢ電圧検出回路２１にて検出されたハイサイド電源電圧ＶＢをその電圧値に応じた電流値に変換する。実際には、ハイサイド電源電圧ＶＢをＶＢ電圧検出回路２１にて抵抗で分圧した電圧値が使用され、その電圧値が高いときには、所定の電流値に変換される。分圧した電圧値が低電圧誤動作防止（ＵＶＬＯ：Under Voltage Lock Out）閾値に相当する電圧値より低下すると、電流は、その分圧した電圧値をゲートに受けている素子の駆動能力で制限されて減少するようになり、分圧した電圧値がその電圧を受けている素子の閾値電圧Ｖｔｈに達すると電流はゼロとなる。

以上の機能を有するパルス発生部２０は、図４に示す回路図のように構成することができる。このパルス発生部２０によれば、まず、直列に接続された抵抗Ｒ１，Ｒ２が設けられ、ＶＢ電圧検出回路２１を構成している。

抵抗Ｒ１の一方の端子は、ハイサイド電源電圧ＶＢを受け、抵抗Ｒ１の他方の端子は、抵抗Ｒ２の一方の端子に接続され、抵抗Ｒ２の他方の端子は、ハイサイド回路の基準電位ＶＳに接続されている。抵抗Ｒ２には、ツェナーダイオードＺＤ１が並列に接続されている。このツェナーダイオードＺＤ１は、ハイサイド電源電圧ＶＢの電圧上昇により、電圧電流変換を行う素子の制御電圧がデバイス耐圧を超えないように保護するためのものである。

ＶＢ電圧検出回路２１の出力である抵抗Ｒ１，Ｒ２の共通接続点は、電圧電流変換回路２２に接続されている。この電圧電流変換回路２２は、電流源ＩＳ、ＮＭＯＳ素子ＭＮ１，ＭＮ２，ＭＮ３、ＰＭＯＳ素子ＭＰ１，ＭＰ２を備えている。

ＮＭＯＳ素子ＭＮ１，ＭＮ２は、カレントミラー回路を構成し、ＮＭＯＳ素子ＭＮ１のドレイン端子とゲート端子とが接続され、ＮＭＯＳ素子ＭＮ１のドレイン端子には、電流源ＩＳから基準となる電流ｉ０（定電流）が入力されている。ＮＭＯＳ素子ＭＮ２のドレイン端子には、ＮＭＯＳ素子ＭＮ３のソース端子が接続されている。ＮＭＯＳ素子ＭＮ３のゲート端子は、抵抗Ｒ１，Ｒ２の共通接続点に接続され、ＮＭＯＳ素子ＭＮ３のドレイン端子は、ＰＭＯＳ素子ＭＰ１のドレイン端子およびゲート端子に接続されている。ＮＭＯＳ素子ＭＮ３が上述のハイサイド電源電圧ＶＢを分圧した電圧値をゲート端子に受けている素子であり、ＰＭＯＳ素子ＭＰ１には上述のようにハイサイド電源電圧ＶＢに応じた電流ｉ１が流れる。ＰＭＯＳ素子ＭＰ１，ＭＰ２は、カレントミラー回路を構成し、ＰＭＯＳ素子ＭＰ２のドレイン端子は、この電圧電流変換回路２２の出力端子を構成し、電流ｉ１に比例した電流ｉ２を出力する。

ＰＭＯＳ素子ＭＰ２のドレイン端子は、タイマ回路２３に接続される。このタイマ回路２３は、コンデンサＣ１、比較器ＣＭＰ１、基準電圧源ＲＥＦ１、インバータ回路ＩＮＶ１およびＮＭＯＳ素子ＭＮ４を備えている。

コンデンサＣ１の一端は、ＰＭＯＳ素子ＭＰ２のドレイン端子に接続され、コンデンサＣ１の他端は、基準電位ＶＳに接続されて、電流ｉ２を積分（蓄積）するように構成されている。コンデンサＣ１の一端は、また、比較器ＣＭＰ１の非反転入力端子に接続され、比較器ＣＭＰ１の反転入力端子には、基準電圧源ＲＥＦ１が接続されている。比較器ＣＭＰ１の出力端子は、インバータ回路ＩＮＶ１の入力端子に接続されている。また、コンデンサＣ１には、これと並列にＮＭＯＳ素子ＭＮ４が接続されており、コンデンサＣ１に充電された電荷を放電することができるようにしている。

インバータ回路ＩＮＶ１の出力端子は、パルス出力回路２４に接続されている。このパルス出力回路２４は、ＮＯＲ回路ＮＯＲ１，ＮＯＲ２、遅延回路ＤＬ１，ＤＬ２、ＯＲ回路ＯＲ１、ラッチ回路（ＲＳフリップフロップ）ＬＴ１およびインバータ回路ＩＮＶ２を備えている。

インバータ回路ＩＮＶ１の出力端子は、ＮＯＲ回路ＮＯＲ１，ＮＯＲ２の一方の入力端子にそれぞれ接続されている。ＮＯＲ回路ＮＯＲ１の出力端子は、ラッチ回路ＬＴ１のセット入力端子Ｓに接続され、セットパルスＳＰＬＳを出力する。ＮＯＲ回路ＮＯＲ２の出力端子は、ラッチ回路ＬＴ１のリセット入力端子Ｒに接続され、リセットパルスＲＰＬＳを出力する。ラッチ回路ＬＴ１の出力端子Ｑは、クロックパルスＣＬＫを出力するパルス発生部２０の出力端子として使用されるとともに、遅延回路ＤＬ１の入力端子に接続されている。遅延回路ＤＬ１の出力端子は、ＮＯＲ回路ＮＯＲ１の他方の入力端子に接続されている。ラッチ回路ＬＴ１の反転出力端子ＸＱは、遅延回路ＤＬ２の入力端子に接続され、遅延回路ＤＬ２の出力端子は、ＮＯＲ回路ＮＯＲ２の他方の入力端子に接続されている。なお、遅延回路ＤＬ１，ＤＬ２は、セットパルスＳＰＬＳおよびリセットパルスＲＰＬＳのパルス幅を十分に得るためのものである。ＮＯＲ回路ＮＯＲ１，ＮＯＲ２の出力端子は、ＯＲ回路ＯＲ１の第１および第２入力端子に接続され、ＯＲ回路ＯＲ１の第３入力端子には、入力端子にイネーブル信号ＥＮを受けるインバータ回路ＩＮＶ２の出力端子が接続されている。そして、ＯＲ回路ＯＲ１の出力端子は、タイマ回路２３の一部を成すＮＭＯＳ素子ＭＮ４のゲート端子に接続されている。

なお、ＶＢ電圧検出回路２１において、抵抗Ｒ１，Ｒ２は、ＶＢ入力がハイサイド電源電圧ＶＢの最大値（ＶＢｍａｘ）となったとき、ＮＭＯＳ素子ＭＮ３のゲート電圧がＮＭＯＳ素子ＭＮ３のゲ一ト耐圧を超えないように設定される。好ましくは、抵抗Ｒ１，Ｒ２は、このパルス発生部２０の電源電圧Ｖ５の電位と同電位以下となるように分圧比が設定される。また、このパルス発生部２０が図３に示したようにＵＶＬＯ閾値を境に電圧電流変換回路２２の電流値を減少させる特性とするためには、抵抗Ｒ１，Ｒ２の分圧比を以下のように調整することが必要である。すなわち、
（１）ＮＭＯＳ素子ＭＮ１が電流ｉ０を流すときのゲート電圧ＶＧ１を求める。また、ＮＭＯＳ素子ＭＮ１に電流ｉ０が流れていて、ＮＭＯＳ素子ＭＮ３により電流が絞られていないときにＮＭＯＳ素子ＭＮ２に流れる電流をｉ１０とする（ＮＭＯＳ素子ＭＮ１とＮＭＯＳ素子ＭＮ２のサイズが等しければ、ｉ０＝ｉ１０）。
（２）電圧電流変換回路２２の電流が減少し始めるときのＮＭＯＳ素子ＭＮ２のドレイン電圧（＝ＮＭＯＳ素子ＭＮ３のソース電圧）を、（ＶＧ１−Ｖｔｈ）で求める。これは、ＮＭＯＳ素子ＭＮ２が飽和領域から非飽和領域に切り替わる電圧である。なお、Ｖｔｈは、ＮＭＯＳ素子ＭＮ２およびＮＭＯＳ素子ＭＮ３の閾値電圧である（両者の閾値電圧は、等しいとする）。
（３）ＮＭＯＳ素子ＭＮ３に飽和電流ｉ１０を流すときのＮＭＯＳ素子ＭＮ３のソース・ゲート間電圧をＶＧ２とする。
（４）ハイサイド電源電圧ＶＢがＵＶＬＯ閾値のときのＮＭＯＳ素子ＭＮ３のゲート電圧が、（ＶＧ１−Ｖｔｈ＋ＶＧ２）となるよう、抵抗Ｒ１，Ｒ２の分圧比を定める。

また、電圧電流変換回路２２においては、ＮＭＯＳ素子ＭＮ３のオン抵抗は、電流ｉ０を電流ｉ１にコピーするのに十分な値とするため、ＮＭＯＳ素子ＭＮ２のオン抵抗よりも小さくなるように設定されている。

以上のような構成のパルス発生部２０において、ハイサイド電源電圧ＶＢの抵抗Ｒ１，Ｒ２による分圧電圧がＵＶＬＯ閾値より高い正常値のとき、ＮＭＯＳ素子ＭＮ３は、オン状態になっている。これにより、電流バイアス入力値（ｉ０）は、カレントミラー回路を構成するＮＭＯＳ素子ＭＮ１，ＭＮ２およびＰＭＯＳ素子ＭＰ１，ＭＰ２により順次コピーされて、電流ｉ２になる。カレントミラー回路の電流比は、タイマ回路２３の条件（コンデンサＣ１、基準電圧源ＲＥＦ１、クロックパルスＣＬＫの周波数）により決められる。

電圧電流変換回路２２で得られた電流ｉ２は、コンデンサＣ１にて積分される。コンデンサＣ１の電圧ＱＴは、電流ｉ２の値とコンデンサＣ１の容量値と蓄積時間ｔ（最大値がクロックパルスＣＬＫの周波数／２となる）で決められる。この電圧ＱＴは、比較器ＣＭＰ１に入力されて基準電圧源ＲＥＦ１の基準電圧ＲＥＦ１と比較される。

電圧ＱＴが基準電圧ＲＥＦ１より低いとき、比較器ＣＭＰ１の出力端子は、ローレベルとなり、インバータ回路ＩＮＶ１は、ハイレベルの信号を出力する。このとき、ＮＯＲ回路ＮＯＲ１，ＮＯＲ２の出力端子は、ローレベルとなるため、ラッチ回路ＬＴ１は、そのときの内部状態および出力を維持する。

電圧ＱＴが基準電圧ＲＥＦ１に達すると、比較器ＣＭＰ１の出力端子はハイレベルとなり、インバータ回路ＩＮＶ１は、ローレベルの信号を出力する。このとき、ＮＯＲ回路ＮＯＲ１，ＮＯＲ２は、ラッチ回路ＬＴ１の出力状態に従い、セットパルスＳＰＬＳまたはリセットパルスＲＰＬＳを出力する（Ｑ出力がローレベルであればセットパルスＳＰＬＳを出力し、ＸＱ出力がローレベルであればリセットパルスＲＰＬＳを出力する）ので、ラッチ回路ＬＴ１の状態が反転され、クロックパルスＣＬＫを反転させる。また、セットパルスＳＰＬＳまたはリセットパルスＲＰＬＳを出力したとき、ＯＲ回路ＯＲ１は、ＮＭＯＳ素子ＭＮ４をターンオンし、コンデンサＣ１に充電された電荷を基準電位ＶＳに放電する。

なお、このコンデンサＣ１は、パルス出力部３０からインバータ回路ＩＮＶ２に入力されているイネーブル信号ＥＮがハイレベル（イネーブル状態：異常検出）からローレベル（ディスエーブル状態）に変化したときにもＮＭＯＳ素子ＭＮ４によって放電される。イネーブル信号ＥＮがローレベルの状態（ディスエーブル状態）が継続している期間は、コンデンサＣ１の電圧ＱＴが基準電位ＶＳのままであるため、タイマ回路２３は、その動作を停止する。

以上のようにして、ハイサイド電源電圧ＶＢがＵＶＬＯ閾値より高い状態にあるとき、コンデンサＣ１は、常に一定の電流ｉ２により充電されている。このため、パルス発生部２０は、図５に示したように、周波数が一定のクロックパルスＣＬＫを出力する。

次に、ハイサイド電源電圧ＶＢがＵＶＬＯ閾値より低下して電圧低下異常となった場合、ＮＭＯＳ素子ＭＮ３がハイサイド電源電圧ＶＢの低下に伴って電流ｉ１を低下させるように作用する。これにより、ＰＭＯＳ素子ＭＰ１，ＭＰ２のカレントミラー回路によってコピーされた電流ｉ２も低下され、コンデンサＣ１の充電電流が低下されることになる。この結果、パルス出力回路２４で生成されるクロックパルスＣＬＫのパルス幅が広がっていき、パルス発生部２０は、図５に示したように、周波数が低下したクロックパルスＣＬＫを出力する。

ハイサイド電源電圧ＶＢが低下してＶＢ電圧検出回路２１の出力電圧がＮＭＯＳ素子ＭＮ３の閾値電圧Ｖｔｈ以下となると、ＮＭＯＳ素子ＭＮ３は、高インピーダンスになるため、電流ｉ１は流れなくなり、この結果、タイマ回路２３は、その動作を停止する。

図６はパルス出力部の構成例を示す回路図である。
パルス出力部３０は、ＡＮＤ回路ＡＮＤ１１，ＡＮＤ１２，ＡＮＤ１３，ＡＮＤ１４，ＡＮＤ１５、ＮＡＮＤ回路ＮＡＮＤ１１、ラッチ回路（Ｄフリップフロップ）ＬＴ１１、ＯＲ回路ＯＲ１１，ＯＲ１２，ＯＲ１３，ＯＲ１４およびドライブ回路ＤＲ１１，ＤＲ１２を備えている。

ＡＮＤ回路ＡＮＤ１１，ＡＮＤ１２，ＡＮＤ１３は、それぞれ一方の入力端子に異常検出の信号ＯＨＥ，ＵＶＥ，ＯＣＥを受け、他方の入力端子には、パルス発生部２０からのクロックパルスＣＬＫを受けるように構成されている。ＡＮＤ回路ＡＮＤ１１，ＡＮＤ１２の出力端子は、ＯＲ回路ＯＲ１１，ＯＲ１２の一方の入力端子に接続されている。ＯＲ回路ＯＲ１１，ＯＲ１２の出力端子は、それぞれドライブ回路ＤＲ１１，ＤＲ１２の入力端子に接続され、ドライブ回路ＤＲ１１，ＤＲ１２の出力端子は、それぞれレベルダウン回路のＰＭＯＳ素子ＰＭ１，ＰＭ２のゲート端子に接続される。

ＡＮＤ回路ＡＮＤ１３の出力端子は、ＡＮＤ回路ＡＮＤ１４，ＡＮＤ１５の一方の入力端子に接続され、ＡＮＤ回路ＡＮＤ１４，ＡＮＤ１５の出力端子は、それぞれＯＲ回路ＯＲ１１，ＯＲ１２の他方の入力端子に接続されている。

ＮＡＮＤ回路ＮＡＮＤ１１は、その一方の入力端子に信号ＵＶＥを受け、他方の入力端子には、ラッチ回路ＬＴ１１の出力端子Ｑが接続されている。ＮＡＮＤ回路ＮＡＮＤ１１の出力端子は、ラッチ回路ＬＴ１１のデータ入力端子Ｄに接続されている。ラッチ回路ＬＴ１１は、また、そのクロック入力端子ＣにクロックパルスＣＬＫを受けるように構成されている。

ラッチ回路ＬＴ１１の出力端子Ｑは、ＡＮＤ回路ＡＮＤ１４の他方の入力端子である反転入力端子に接続されるとともに、ＡＮＤ回路ＡＮＤ１５の他方の入力端子に接続されている。

ＯＲ回路ＯＲ１３は、その一方の入力端子に信号ＯＨＥを受け、他方の入力端子に信号ＯＣＥを受けるように構成され、ＯＲ回路ＯＲ１３の出力端子は、ＯＲ回路ＯＲ１４の一方の入力端子に接続されている。ＯＲ回路ＯＲ１４の他方の入力端子は、信号ＵＶＥを受けるように構成され、ＯＲ回路ＯＲ１４の出力端子は、パルス発生部２０にイネーブル信号ＥＮを送出する出力端子を構成している。

このパルス出力部３０によれば、ＨＶＩＣがハイサイド側で何ら異常が発生していないとき、信号ＯＨＥ，ＵＶＥ，ＯＣＥは、すべてローレベルである。このため、イネーブル信号ＥＮもローレベルであり、このイネーブル信号ＥＮを受けているパルス発生部２０では、タイマ回路２３の動作が停止され、クロックパルスＣＬＫが出力されない。

また、ＡＮＤ回路ＡＮＤ１１，ＡＮＤ１２，ＡＮＤ１３は、その一方の入力端子がローレベルであるので、それらの出力端子も、ローレベルとなっている。また、ＡＮＤ回路ＡＮＤ１４，ＡＮＤ１５も、その一方の入力端子に入力されるＡＮＤ回路ＡＮＤ１３の出力がローレベルであるので、それらの出力端子も、ローレベルとなっている。よって、ＯＲ回路ＯＲ１１，ＯＲ１２は、両入力端子がローレベルのため、ドライブ回路ＤＲ１１，ＤＲ１２には、ローレベルの信号が供給されることになる。

ここで、信号ＵＶＥがローレベルのときに過熱異常または過電流異常が発生して信号ＯＨＥまたは信号ＯＣＥがハイレベルとなると、イネーブル信号ＥＮがハイレベルとなり、端子ＣＬＫにはパルス発生部２０からクロックパルスＣＬＫが入力されるようになる。このとき、ＡＮＤ回路ＡＮＤ１３は、ローレベルの信号を出力し、ＡＮＤ回路ＡＮＤ１４，ＡＮＤ１５もローレベルを出力しているので、ＯＲ回路ＯＲ１１，ＯＲ１２は、ＡＮＤ回路ＡＮＤ１１，ＡＮＤ１２からの信号のみを受け付けることになる。

ＡＮＤ回路ＡＮＤ１１がハイレベルの信号ＯＨＥを受けたときには、ＡＮＤ回路ＡＮＤ１１は、クロックパルスＣＬＫと同じ信号を出力し、この信号がＯＲ回路ＯＲ１１およびドライブ回路ＤＲ１１を介してレベルダウン回路のＰＭＯＳ素子ＰＭ１に送られる。

一方、ＡＮＤ回路ＡＮＤ１２がハイレベルの信号ＯＣＥを受けたときには、ＡＮＤ回路ＡＮＤ１２は、クロックパルスＣＬＫと同じ信号を出力し、この信号がＯＲ回路ＯＲ１２およびドライブ回路ＤＲ１２を介してレベルダウン回路のＰＭＯＳ素子ＰＭ２に送られる。

また、信号ＯＨＥ，ＯＣＥがローレベルのときに電圧低下異常が発生して信号ＵＶＥがハイレベルとなると、イネーブル信号ＥＮがハイレベルとなり、端子ＣＬＫにはパルス発生部２０からクロックパルスＣＬＫが入力されるようになる。このとき、ＡＮＤ回路ＡＮＤ１１，ＡＮＤ１２は、ローレベルを出力しているので、ＯＲ回路ＯＲ１１，ＯＲ１２は、ＡＮＤ回路ＡＮＤ１４，ＡＮＤ１５からの信号のみを受け付けることになる。

ＡＮＤ回路ＡＮＤ１３は、その一方の入力端子にハイレベルの信号を受け、他方の入力端子にクロックパルスＣＬＫを受けているので、クロックパルスＣＬＫと同じ信号をＡＮＤ回路ＡＮＤ１４，ＡＮＤ１５の一方の入力端子に与えている。一方、ラッチ回路ＬＴ１１は、クロックパルスＣＬＫの入力の度にデータ入力端子Ｄの論理状態を読み込み、読み込んだ論理状態を出力する。そのとき、ＮＡＮＤ回路ＮＡＮＤ１１は、その一方の入力端子にハイレベルの信号ＵＶＥを受けており、他方の入力端子には、ラッチ回路ＬＴ１１の出力信号を受けているので、ラッチ回路ＬＴ１１の出力信号とは論理状態が反転された信号を出力している。これにより、ラッチ回路ＬＴ１１は、クロックパルスＣＬＫが入力される度にその出力端子Ｑの論理状態が変化する（反転する）。ラッチ回路ＬＴ１１の出力信号は、ＡＮＤ回路ＡＮＤ１４，ＡＮＤ１５の他方の入力端子に同時に入力される。しかし、ＡＮＤ回路ＡＮＤ１４の他方の入力端子は、負論理入力であるため、ラッチ回路ＬＴ１１の出力信号が論理状態を変える度に、ＡＮＤ回路ＡＮＤ１４，ＡＮＤ１５は、交互にゲートを開けることになる。この結果、ＯＲ回路ＯＲ１１，ＯＲ１２は、パルス周期がクロックパルスＣＬＫの２倍、周波数がクロックパルスＣＬＫの１／２となったパルス信号ＰＭ１，ＰＭ２をドライブ回路ＤＲ１１，ＤＲ１２に交互に与えることになる。

なお、このクロックパルスＣＬＫは、パルス発生部２０において、ハイサイド電源電圧ＶＢに応じてタイマ回路２３による計時時間を変えることで出力パルス幅が変調されている。すなわち、ハイサイド電源電圧ＶＢがＵＶＬＯ閾値より低下した場合、ハイサイド電源電圧ＶＢが低くなるに連れてパルス幅を広げ、電源電圧が高くなるに連れてパルス幅を狭めるように構成している。これにより、ハイサイド電源電圧ＶＢが低下してレベルダウン回路を構成するＰＭＯＳ素子ＰＭ１，ＰＭ２の電流供給量が少なくなった場合でも、パルス幅を広げた分、電荷供給量が増えるので、ローサイド回路側への信号伝達を確実に行うことができる。

＜第２の実施の形態＞
図７は第２の実施の形態に係るパルス発生部の電圧電流変換の概略を示す図、図８はパルス発生部の構成例を示す回路図、図９はパルス発生部の出力を示す図である。なお、図８において、図４に示した構成要素と同じ構成要素については、同じ符号を付して詳細な説明を省略する。また、この第２の実施の形態に係る半導体素子では、パルス発生部２０以外のパルス出力部３０などの構成は、第１の実施の形態に係る半導体素子のものと同じ構成であるため、記載は省略する。

第２の実施の形態に係る半導体素子の駆動装置では、パルス発生部２０の電圧電流変換回路２２が、図７に示したように、ＵＶＬＯ閾値から閾値電圧Ｖｔｈに低下したとき、出力する電流をゼロではない最小値にするように変換している。すなわち、ＶＢ電圧検出回路２１にて抵抗で分圧した電圧値が高いときには、所定の電流値を出力するように変換される。分圧した電圧値がＵＶＬＯ閾値より低下すると、電流は低下していき、その分圧した電圧値を受けている素子は分圧した電圧値が当該素子の閾値電圧Ｖｔｈ以下では出力する電流がゼロとなるが、そのときでもゼロではない最小の電流値を流す経路を設ける。

以上の特性の電圧電流変換回路２２を有するパルス発生部２０は、図８に示したように、図４に示したパルス発生部２０と比較して、電圧電流変換回路２２の部分を変更している。すなわち、直列に接続したＮＭＯＳ素子ＭＮ２，ＭＮ３に並列にＮＭＯＳ素子ＭＮ５を追加接続し、ＮＭＯＳ素子ＭＮ５のゲート端子は、カレントミラー回路を構成する１対のＮＭＯＳ素子ＭＮ１，ＭＮ２のゲート端子に接続されている。なお、ＮＭＯＳ素子ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ５は、同じ閾値電圧のものを用いている。

ＮＭＯＳ素子ＭＮ５を追加してＮＭＯＳ素子ＭＮ５に常時電流ｉ１の一部を流すように構成したことにより、図９に示すように、クロックパルスＣＬＫを出力できるハイサイド電源電圧ＶＢの電圧低下範囲を広げている。ＮＭＯＳ素子ＭＮ５がカレントミラー回路に流れる電流ｉ１の最小値を定義することで、クロックパルスＣＬＫの周波数の最低値が設定されることになる。この場合でも、ハイサイド電源電圧ＶＢが低下してレベルダウン回路を構成するＰＭＯＳ素子ＰＭ１，ＰＭ２の電流供給量が少なくなると、パルス幅を広げて電流供給量の低下を補うことで、ローサイド回路側への信号伝達を確実に行うことができる。

なお、以上の実施の形態では、パルス発生部２０がハイサイド電源電圧ＶＢの電圧低下に応じて周波数を変調させたクロックパルスＣＬＫを生成し、当該クロックパルスＣＬＫを用いてレベルダウン回路がハイサイド電源電圧ＶＢの電圧低下異常をローサイド回路に伝達している。しかし、この周波数が変化するクロックパルスＣＬＫは電圧低下異常の伝達だけに使われるのではなく、過熱や過電流などの異常をローサイド回路に伝達する場合にも同様に使用される。これにより、過熱や過電流などの異常が発生したときにハイサイド電源電圧ＶＢが低下していても、過熱や過電流などの異常を確実にローサイド回路に伝達することができる。

上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。

１０パルス生成回路
２０パルス発生部
２１ＶＢ電圧検出回路
２２電圧電流変換回路
２３タイマ回路
２４パルス出力回路
３０パルス出力部
ＡＮＤ１１，ＡＮＤ１２，ＡＮＤ１３，ＡＮＤ１４，ＡＮＤ１５ＡＮＤ回路
Ｃ１コンデンサ
ＣＭＰ１比較器
ＤＬ１，ＤＬ２遅延回路
ＤＲ１１，ＤＲ１２ドライブ回路
ＩＮＶ１，ＩＮＶ２インバータ回路
ＩＳ電流源
ＬＴ１，ＬＴ１１ラッチ回路
ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４，ＭＮ５ＮＭＯＳ素子
ＭＰ１，ＭＰ２ＰＭＯＳ素子
ＮＡＮＤ１１ＮＡＮＤ回路
ＮＯＲ１，ＮＯＲ２ＮＯＲ回路
ＯＲ１，ＯＲ１１，ＯＲ１２，ＯＲ１３，ＯＲ１４ＯＲ回路
ＰＭ１，ＰＭ２ＰＭＯＳ素子
Ｒ１，Ｒ２抵抗
ＶＢハイサイド電源電圧
ＶＳハイサイド回路の基準電位ＶＳ

Claims

ハーフブリッジ接続の上位側および下位側の半導体素子を駆動するハイサイド回路およびローサイド回路と、前記ハイサイド回路の異常を前記ローサイド回路に通知するためのレベルダウン回路とを備えた半導体素子の駆動装置において、
前記ハイサイド回路は、その主電源の電圧低下異常を検出する電圧低下検出部と、前記電圧低下検出部が前記電圧低下異常を検出したときに前記レベルダウン回路に供給するパルス信号を生成するパルス生成回路とを有し、
前記パルス生成回路は、前記電圧低下検出部が前記電圧低下異常を検出したときに前記ハイサイド回路の主電源の電圧低下に応じて前記パルス信号の周波数を低下させるようにしたことを特徴とする半導体素子の駆動装置。
前記パルス生成回路は、前記ハイサイド回路の主電源の電圧を検出して前記ハイサイド回路の主電源の電圧に応じた周波数のクロックパルスを発生するパルス発生部と、前記電圧低下検出部が前記電圧低下異常を検出した信号と前記クロックパルスとにより前記パルス信号を生成・出力するパルス出力部とを有していることを特徴とする請求項１記載の半導体素子の駆動装置。
前記パルス発生部は、前記ハイサイド回路の主電源の電圧を受けて所定の分圧比で分圧された電圧を出力する主電源電圧検出回路と、前記ハイサイド回路の主電源の電圧が低電圧誤動作防止閾値より低下したときに前記ハイサイド回路の主電源の電圧に応じた電流値を出力する電圧電流変換回路と、前記電流値の充放電を利用して前記ハイサイド回路の主電源の電圧に応じた周波数の前記クロックパルスを発生するタイマ回路と、前記タイマ回路によって発生された前記クロックパルスを前記パルス出力部に出力するパルス出力回路とを有していることを特徴とする請求項２記載の半導体素子の駆動装置。
前記電圧電流変換回路は、１対の第１および第２のＮＭＯＳ素子で構成された第１のカレントミラー回路と、１対の第１および第２のＰＭＯＳ素子で構成された第２のカレントミラー回路と、前記第１のカレントミラー回路と前記第２のカレントミラー回路との間に挿入されてゲート端子に前記主電源電圧検出回路が出力した電圧値を受ける第３のＮＭＯＳ素子とを有し、前記第３のＮＭＯＳ素子が前記主電源電圧検出回路の出力する電圧値に応じて前記第１のカレントミラー回路から前記第２のカレントミラー回路に伝達する電流を制御して前記タイマ回路に出力する前記電流値を変化させるようにしたことを特徴とする請求項３記載の半導体素子の駆動装置。
前記第２のＮＭＯＳ素子と前記第３のＮＭＯＳ素子とによる直列回路に並列に接続されていてゲート端子が前記第１のカレントミラー回路を構成する前記第１のＮＭＯＳ素子および前記第２のＮＭＯＳ素子のゲート端子に接続された第４のＮＭＯＳ素子を有し、前記第１のカレントミラー回路と前記第２のカレントミラー回路との間に流れる最小の電流を設定して前記タイマ回路が発生する前記クロックパルスの周波数の最低値を設定することを特徴とする請求項４記載の半導体素子の駆動装置。