JPWO2011148537A1 - 薄膜トランジスタ基板及びその製造方法 - Google Patents

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Abstract

各ＴＦＴ（５ａ）が、基板（１０）に設けられたゲート電極（１１ａ）と、ゲート電極（１１ａ）を覆うように設けられたゲート絶縁膜（１２）と、ゲート絶縁膜（１２）上にゲート電極（１１ａ）に重なるようにチャネル領域（Ｃ）が設けられた酸化物半導体からなる半導体層（１３ａ）と、半導体層（１３ａ）上にチャネル領域（Ｃ）を介して互いに離間するように設けられたソース電極（１５ａａ）及びドレイン電極（１５ｂ）とを備え、各補助容量（６ａ）が、ゲート電極（１１ａ）と同一層に同一材料により設けられた容量線（１１ｂ）と、容量線（１１ｂ）を覆うように設けられたゲート絶縁膜（１２）と、ゲート絶縁膜（１２）上に容量線（１１ｂ）に重なるように酸化物半導体を用いて設けられた容量中間層（１３ｃ）と、容量中間層（１３ｃ）上に設けられた容量電極（１５ｂ）とを備え、容量中間層（１３ｃ）は、導電性を有している。

Description

本発明は、薄膜トランジスタ基板及びその製造方法に関し、特に、補助容量を備えた薄膜トランジスタ基板及びその製造方法に関するものである。
アクティブマトリクス駆動方式の液晶表示パネルは、画像の最小単位である各画素毎に、例えば、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）がスイッチング素子として設けられたＴＦＴ基板と、ＴＦＴ基板に対向するように配置された対向基板と、両基板の間に封入された液晶層とを備えている。このＴＦＴ基板では、各画素の液晶層、すなわち、液晶容量に充電された電荷を安定に保持するために、各画素毎に補助容量が設けられている。
例えば、特許文献１には、アモルファスシリコンなどの半導体からなる半導体パターン、リンなどのｎ型不純物が高濃度にドープされたアモルファスシリコンなどからなる接触層パターン、及びＭｏ又はＭｏＷ合金、Ｃｒ、Ａｌ又はＡｌ合金、Ｔａなどの導電物質からなる維持蓄電器用導電パターンが順に積層された積層パターンと、積層パターンの下に位置するように設けられ、Ｍｏ又はＭｏＷ合金、Ｃｒ、Ａｌ又はＡｌ合金、Ｔａなどの導電物質からなる維持電極と、積層パターン及び維持電極の間に設けられたゲート絶縁膜とにより構成された（上記補助容量に相当する）維持蓄電器が形成されたＴＦＴ基板を４枚のマスクを用いて製造する方法が開示されている。
特許第３７５６３６３号公報
しかしながら、特許文献１に開示されたように、補助容量を備えたＴＦＴ基板において、補助容量を構成する一対の電極の一方に半導体層が積層されていると、一対の電極の間に印加される電圧により、補助容量の電気容量が変動するので、そのＴＦＴ基板を備えた液晶表示パネルでは、表示品位が低下してしまう。
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、半導体に起因する補助容量の電気容量の変動を抑制することにある。
上記目的を達成するために、本発明は、酸化物半導体を用いて設けられた容量中間層が導電性を有するようにしたものである。
具体的に本発明に係る薄膜トランジスタ基板は、マトリクス状に設けられた複数の画素電極と、上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に上記ゲート電極に重なるようにチャネル領域が設けられた酸化物半導体からなる半導体層と、該半導体層上に上記チャネル領域を介して互いに離間するように設けられたソース電極及びドレイン電極とを備え、上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように上記酸化物半導体を用いて設けられた容量中間層と、該容量中間層上に設けられた容量電極とを備えた薄膜トランジスタ基板であって、上記容量中間層は、導電性を有していることを特徴とする。
上記の構成によれば、各補助容量において、各薄膜トランジスタを構成する酸化物半導体からなる半導体層と同一層に設けられた容量中間層が半導体性でなく導電性を有しているので、容量線と容量電極との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜だけになり、電気容量が安定になる（１／Ｃ補助容量＝１／Ｃゲート絶縁膜）。これに対して、容量中間層が酸化物半導体からなることにより半導体性を有している場合には、容量線と容量電極との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜及び半導体性を有する容量中間層になり、電気容量が不安定になる（１／Ｃ補助容量＝１／Ｃ酸化物半導体＋１／Ｃゲート絶縁膜）。これにより、容量中間層が酸化物半導体を用いて設けられていても導電性を有しているので、半導体に起因する補助容量の電気容量の変動が抑制される。また、容量線と容量電極との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜だけになるので、補助容量の電気容量が安定になるだけでなく、補助容量の電気容量が大きくなる。
上記容量電極は、上記ドレイン電極の一部であってもよい。
上記の構成によれば、容量電極がドレイン電極の一部であるので、容量線、ゲート絶縁膜、容量中間層及びドレイン電極の積層構造により補助容量が具体的に構成される。
上記半導体層上には、上記チャネル領域を少なくとも覆うように保護膜が設けられ、上記容量中間層は、上記保護膜から露出していてもよい。
上記の構成によれば、半導体層のチャネル領域上に保護膜が設けられ、容量中間層がその保護膜から露出しているので、酸化物半導体を用いた容量中間層が導電性を有するように、基板に対して、例えば、真空アニール処理を行っても、半導体層のチャネル領域が導体化されずに、その半導体性が保持される。
上記容量電極は、上記各画素電極の一部であってもよい。
上記の構成によれば、容量電極が各画素電極の一部であるので、容量線、ゲート絶縁膜、容量中間層及び画素電極の積層構造により補助容量が具体的に構成される。
上記各薄膜トランジスタ上には、層間絶縁膜が設けられ、上記容量中間層は、上記層間絶縁膜から露出していてもよい。
上記の構成によれば、各薄膜トランジスタ上に層間絶縁膜が設けられ、容量中間層がその層間絶縁膜から露出しているので、酸化物半導体を用いた容量中間層が導電性を有するように、基板に対して、例えば、真空アニール処理を行っても、各薄膜トランジスタを構成する半導体層が導体化されずに、その半導体性が保持される。
また、本発明に係る薄膜トランジスタ基板の製造方法は、マトリクス状に設けられた複数の画素電極と、上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に上記ゲート電極に重なるようにチャネル領域が設けられた酸化物半導体からなる半導体層と、該半導体層上に上記チャネル領域を介して互いに離間するように設けられたソース電極及びドレイン電極とを備え、上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように上記酸化物半導体を用いて設けられた容量中間層と、該容量中間層上に設けられた容量電極とを備えた薄膜トランジスタ基板を製造する方法であって、基板に上記ゲート電極及び容量線を形成する第１工程と、上記ゲート電極及び容量線を覆うように上記ゲート絶縁膜を形成した後に、該ゲート絶縁膜上に上記半導体層、及び上記容量中間層となる他の半導体層を形成する第２工程と、上記チャネル領域に重なると共に、上記他の半導体層が露出するように保護膜を形成した後に、該保護膜から露出する上記他の半導体層を真空アニール処理により導体化して、上記容量中間層を形成する第３工程と、上記半導体層上に上記ソース電極、及び上記容量電極として機能する上記ドレイン電極を形成する第４工程と、上記ソース電極及びドレイン電極上に、該ドレイン電極に到達するコンタクトホールを有する層間絶縁膜を形成する第５工程と、上記層間絶縁膜上に上記各画素電極を形成する第６工程とを備えることを特徴とする。
上記の方法によれば、第２工程において、ゲート絶縁膜上にゲート電極に重なるようにチャネル領域が設けられた酸化物半導体からなる半導体層、及びゲート絶縁膜上に容量線と重なるように容量中間層となる他の半導体層を形成した後に、第３工程において、チャネル領域に重なる保護膜から露出する他の半導体層を真空アニール処理により導体化することにより、半導体層の半導体性を保持して、他の半導体層により容量中間層を形成するので、容量線、ゲート絶縁膜、容量中間層及びドレイン電極の積層構造により構成された各補助容量において、各薄膜トランジスタを構成する酸化物半導体からなる半導体層と同一層に設けられた容量中間層が半導体性でなく導電性を有していることにより、容量線と容量電極（ドレイン電極）との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜だけになり、電気容量が安定になる（１／Ｃ補助容量＝１／Ｃゲート絶縁膜）。これに対して、容量中間層が酸化物半導体からなることにより半導体性を有している場合には、容量線と容量電極との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜及び半導体性を有する容量中間層になり、電気容量が不安定になる（１／Ｃ補助容量＝１／Ｃ酸化物半導体＋１／Ｃゲート絶縁膜）。これにより、容量中間層が酸化物半導体を用いて設けられていても導電性を有しているので、半導体に起因する補助容量の電気容量の変動が抑制される。また、容量線と容量電極（ドレイン電極）との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜だけになるので、補助容量の電気容量が安定になるだけでなく、補助容量の電気容量が大きくなる。
また、本発明に係る薄膜トランジスタ基板の製造方法は、マトリクス状に設けられた複数の画素電極と、上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に上記ゲート電極に重なるようにチャネル領域が設けられた酸化物半導体からなる半導体層と、該半導体層上に上記チャネル領域を介して互いに離間するように設けられたソース電極及びドレイン電極とを備え、上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように上記酸化物半導体を用いて設けられた容量中間層と、該容量中間層上に設けられた容量電極とを備えた薄膜トランジスタ基板を製造する方法であって、基板に上記ゲート電極及び容量線を形成する第１工程と、上記ゲート電極及び容量線を覆うように上記ゲート絶縁膜、酸化物半導体膜及びソース金属膜を順に形成した後に、該ソース金属膜上に、上記ソース電極及びドレイン電極となる部分が相対的に厚く、且つ、上記チャネル領域及び容量中間層となる部分が相対的に薄いレジストパターンを形成し、続いて、該レジストパターンから露出する上記ソース金属膜及び酸化物半導体膜をエッチングした後に、該レジストパターンを薄肉化することにより上記相対的に薄い部分を除去して露出させた上記ソース金属膜をエッチングして、上記半導体層、ソース電極及びドレイン電極、並びに上記容量中間層となる他の半導体層を形成する第２工程と、上記半導体層のチャネル領域に重なると共に、上記ドレイン電極の一部及び上記他の半導体層が露出するように層間絶縁膜を形成した後に、該層間絶縁膜から露出する上記他の半導体層を真空アニール処理により導体化して、上記容量中間層を形成する第３工程と、上記層間絶縁膜上に上記容量電極として機能する上記各画素電極を形成する第４工程とを備えることを特徴とする。
上記の方法によれば、第２工程において、ゲート絶縁膜上にゲート電極に重なるようにチャネル領域が設けられた酸化物半導体からなる半導体層、及びゲート絶縁膜上に容量線と重なるように容量中間層となる他の半導体層を形成した後に、第３工程において、チャネル領域に重なる層間絶縁膜から露出する他の半導体層を真空アニール処理により導体化することにより、半導体層の半導体性を保持して、他の半導体層により容量中間層を形成するので、容量線、ゲート絶縁膜、容量中間層及び画素電極の積層構造により構成された各補助容量において、各薄膜トランジスタを構成する酸化物半導体からなる半導体層と同一層に設けられた容量中間層が半導体性でなく導電性を有していることにより、容量線と容量電極との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜だけになり、電気容量が安定になる（１／Ｃ補助容量＝１／Ｃゲート絶縁膜）。これに対して、容量中間層が酸化物半導体からなることにより半導体性を有している場合には、容量線と容量電極との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜及び半導体性を有する容量中間層になり、電気容量が不安定になる（１／Ｃ補助容量＝１／Ｃ酸化物半導体＋１／Ｃゲート絶縁膜）。これにより、容量中間層が酸化物半導体を用いて設けられていても導電性を有しているので、半導体に起因する補助容量の電気容量の変動が抑制される。また、容量線と容量電極との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜だけになるので、補助容量の電気容量が安定になるだけでなく、補助容量の電気容量が大きくなる。さらに、第１工程に用いるフォトマスク、第２工程に用いる（ハーフ露光が可能な）フォトマスク、第３工程に用いるフォトマスク及び第４工程に用いるフォトマスクの計４枚のフォトマスクを用いて薄膜トランジスタ基板が製造されるので、薄膜トランジスタ基板の製造コストが低減される。
本発明によれば、酸化物半導体を用いて設けられた容量中間層が導電性を有しているので、半導体に起因する補助容量の電気容量の変動を抑制することができる。
図１は、実施形態１に係るＴＦＴ基板の平面図である。 図２は、図１中のII−II線に沿ったＴＦＴ基板の断面図である。 図３は、実施形態１に係るＴＦＴ基板の製造工程を断面で示す説明図である。 図４は、第１の実験例におけるＴＦＴ特性を示すグラフである。 図５は、第２の実験例におけるＴＦＴ特性を示すグラフである。 図６は、第３の実験例におけるアニール温度と表面抵抗率との関係を示すグラフである。 図７は、第４の実験例におけるアニール時間と比電気抵抗との関係を示すグラフである。 図８は、実施形態２に係るＴＦＴ基板の平面図である。 図９は、図８中のIX−IX線に沿ったＴＦＴ基板の断面図である。 図１０は、実施形態２に係るＴＦＴ基板の製造工程を断面で示す説明図である。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
《発明の実施形態１》
図１〜図７は、本発明に係るＴＦＴ基板及びその製造方法の実施形態１を示している。具体的に、図１は、本実施形態のＴＦＴ基板３０ａの平面図であり、図２は、図１中のII−II線に沿ったＴＦＴ基板３０ａの断面図である。
ＴＦＴ基板３０ａは、図１及び図２に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線１１ｂと、各ゲート線１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線１５ａと、各ゲート線１１ａ及び各ソース線１５ａの交差部分毎、すなわち、画像の最小単位である各画素毎にそれぞれ設けられた複数のＴＦＴ５ａと、各ＴＦＴ５ａを覆うように設けられた層間絶縁膜１６と、層間絶縁膜１６上にマトリクス状に設けられた複数の画素電極１７と、各画素電極１７を覆うように設けられた配向膜（不図示）とを備えている。
ＴＦＴ５ａは、図１及び図２に示すように、絶縁基板１０上に設けられたゲート電極（１１ａ）と、ゲート電極（１１ａ）を覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に設けられ、ゲート電極（１１ａ）に重なるようにチャネル領域Ｃが配置された半導体層１３ａと、半導体層１３ａのチャネル領域Ｃを少なくとも覆うように設けられた保護膜１４と、半導体層１３ａ上に設けられ、チャネル領域Ｃを介して互いに離間するように配置されたソース電極１５ａａ及びドレイン電極１５ｂとを備えている。
ゲート電極（１１ａ）は、図１に示すように、各ゲート線１１ａの一部である。
ソース電極１５ａａは、図１に示すように、各ソース線１５ａが側方にＬ字状に突出した部分である。また、ソース電極１５ａａは、図１及び図２に示すように、保護膜１４に形成されたコンタクトホール１４ａを介して半導体層１３ａに接続されている。
ドレイン電極１５ｂは、図１及び図２に示すように、層間絶縁膜１６に形成されたコンタクトホール１６ａを介して画素電極１７に接続されていると共に、保護膜１４に形成されたコンタクトホール１４ｂを介して半導体層１３ａに接続されている。また、ドレイン電極１５ｂは、図１及び図２に示すように、ゲート絶縁膜１２及び容量中間層１３ｃを介して容量線１１ｂと重なることにより補助容量６ａを構成している。
半導体層１３ａは、例えば、ＩｎＧａＺｎＯ4などのＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体により構成されている。
容量中間層１３ｃは、例えば、ＩｎＧａＺｎＯ4などのＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を用いて、図２に示すように、その大部分が保護膜１４から露出するように設けられている。また、容量中間層１３ｃは、導電性を有し、図１及び図２に示すように、保護膜１４に形成されたコンタクトホール１４ｃを介してドレイン電極１５ｂに接続されている。
上記構成のＴＦＴ基板３０ａは、それに対向して配置される対向基板と、それらの両基板の間に封入される液晶層と共に、アクティブマトリクス駆動方式の液晶表示パネルを構成するものである。
次に、本実施形態のＴＦＴ基板３０ａを製造する方法について、図３を用いて説明する。ここで、図３は、図２の断面図に対応して、本実施形態のＴＦＴ基板３０ａの製造工程を断面で示す説明図である。なお、本実施形態の製造方法は、第１工程、第２工程、第３工程、第４工程、第５工程及び第６工程を備える。
まず、ガラス基板などの絶縁基板１０の基板全体に、スパッタリング法により、例えば、チタン膜（２０００Å程度）などの金属膜を成膜した後に、その金属膜をパターニングすることにより、図３（ａ）に示すように、ゲート線１１ａ、ゲート電極（１１ａ）及び容量線１１ｂを形成する（第１工程）。
続いて、ゲート線１１ａ、ゲート電極（１１ａ）及び容量線１１ｂが形成された基板全体に、ＣＶＤ（Chemical Vapor Deposition）法により、例えば、窒化シリコン膜（厚さ２００ｎｍ〜５００ｎｍ程度）及び酸化シリコン膜（厚さ２０ｎｍ〜５００ｎｍ程度）などを順に成膜することにより、ゲート絶縁膜１２を形成し、さらに、例えば、スパッタリング法又は塗布法により、ＩｎＧａＺｎＯ4などのＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜（厚さ２００Å〜５００Å程度）を室温で成膜した後に、その酸化物半導体膜をパターニングすることにより、図３（ｂ）に示すように、半導体層１３ａ及び他の半導体層１３ｂを形成する（第２工程）。
そして、半導体層１３ａ及び他の半導体層１３ｂが形成された基板全体に、ＣＶＤ法により、例えば、酸化シリコン膜（厚さ２０ｎｍ〜５００ｎｍ程度）などの無機絶縁膜を成膜し、その無機絶縁膜をパターニングすることにより、図３（ｃ）に示すように、コンタクトホール１４ａ、１４ｂ及び１４ｃを有する保護膜１４を形成した後に、保護膜１４が形成された基板に対して、赤外線ヒーターや拡散炉などを用いて真空アニール処理（アニール温度：２５０℃〜３５０℃、アニール時間：５分〜２時間、チャンバー内圧力：１０−３Ｐａ以下）を行うことにより、他の半導体層１３ｂを導体化して、容量中間層１３ｃを形成する（第３工程）。ここで、アニール温度が３５０℃を超えると、ガラス基板（絶縁基板１０ａ）が破損し易くなる。また、アニール時間が５分〜２時間の範囲であれば、再現性よくＴＦＴ特性を得ることができる。また、チャンバー内圧力が１０−３Ｐａを超えると、チャンバー内の酸素濃度が高くなり、酸素欠陥が起き難くなるので、他の半導体層１３ｂが導体化し難くなる。
続いて、容量中間層１３ｃが形成された基板全体に、スパッタリング法により、例えば、チタン膜（３００Å程度）及びアルミニウム膜（２０００Å程度）、チタン膜（３００Å程度）及び銅膜（２０００Å程度）、又はチタン膜（３００Å程度）、アルミニウム膜（２０００Å程度）及びチタン膜（１０００Å程度）などを順に成膜した後に、その金属積層膜をパターニング（酢酸、リン酸及び硝酸の混合液、並びにシュウ酸によるエッチング）することにより、図３（ｄ）に示すように、ソース線１５ａ、ソース電極１５ａａ及びドレイン電極１５ｂを形成して、ＴＦＴ５ａ及び補助容量６ａを形成する（第４工程）。
さらに、ＴＦＴ５ａ及び補助容量６ａが形成された基板全体に、例えば、ＣＶＤ法により、例えば、酸化シリコン膜（厚さ２０ｎｍ〜５００ｎｍ程度）などの無機絶縁膜を成膜し、その無機絶縁膜をパターニングすることにより、図３（ｅ）に示すように、コンタクトホール１６ａを有する層間絶縁膜１６を形成する（第５工程）。
最後に、層間絶縁膜１６が形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ（Indium Tin Oxide）膜（厚さ５０ｎｍ〜２００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜をパターニングすることにより、図２に示すように、画素電極１７を形成する（第６工程）。
以上のようにして、ＴＦＴ基板３０ａを製造することができる。
次に、具体的に行った実験について、図４〜図７を用いて説明する。ここで、図４は、第１の実験例におけるＴＦＴ特性を示すグラフであり、図５は、第２の実験例におけるＴＦＴ特性を示すグラフである。また、図６は、第３の実験例におけるアニール温度と表面抵抗率との関係を示すグラフである。さらに、図７は、第４の実験例におけるアニール時間と比電気抵抗との関係を示すグラフである。
まず、第１の実験例では、本実施形態の製造方法と異なり、２２０℃で５分間、真空アニール処理を行ったＴＦＴ基板を準備し、その準備されたＴＦＴ基板のＴＦＴ特性を測定した（図４参照）。
また、第２の実験例では、本実施形態の製造方法と同様に、３２２℃で５分間、真空アニール処理を行ったＴＦＴ基板を準備し、その準備されたＴＦＴ基板のＴＦＴ特性を測定した（図５参照）。
第１及び第２の実験例の結果としては、真空アニール処理において、アニール温度が２２０℃と低いと、他の半導体層（容量中間層）が半導体性（図４参照）を示すものの、アニール温度が３２２℃と適温であると、他の半導体層（容量中間層）が導体性（図５参照）を示すようになることが確認された。
次に、第３の実験例では、ガラス基板上に、ＩｎＧａＺｎＯ4からなる半導体膜を形成した後に、真空アニール処理前の初期（図６中の線ａ参照）、２２０℃で５分間の真空アニール処理後（図６中の線ｃ参照）、及び３３０℃で５分間の真空アニール処理後（図６中の線ｂ参照）における表面抵抗率を測定器（三菱化学アナリテック社製ＭＣＰ−ＨＴ４５０）を用いて測定した。ここで、表面抵抗率（Ω／□：オームパースクエア）は、単位面積当たりの抵抗であり、シート抵抗又は単に表面抵抗とも呼ばれるものである。なお、図６では、横軸のＳ１、Ｓ２及びＳ３は、半導体膜のＩｎ−Ｇａ−Ｚｎ−Ｏの組成比の違いを示している。
第３の実験例の結果としては、図６に示すように、初期及び２２０℃で５分間の真空アニール処理後において、ＴＦＴ特性が得られる表面抵抗率の範囲（１．０×１０９Ω／□〜１．０×１０１３Ω／□）の表面抵抗率を示し、３３０℃で５分間の真空アニール処理後において、導電体にような表面抵抗率を示すことが確認された。
次に、第４の実験例では、ガラス基板上に、ＩｎＧａＺｎＯ4からなる半導体膜を形成した後に、２２０℃（図７中の線ａ参照）又は３５０℃（図７中の線ｂ参照）で真空アニール処理を行い、アニール時間毎の比電気抵抗を測定器（三菱化学アナリテック社製ＭＣＰ−ＨＴ４５０）を用いて測定した。
第４の実験例の結果としては、図７に示すように、アニール温度が２２０℃である場合、アニール時間の経過と共に比電気抵抗が抵抗し、アニール温度が３５０℃である場合、アニール時間の経過と共に比電気抵抗が抵抗するものの、アニール時間が０．３時間を超えると、比電気抵抗がほぼ一定になることが確認された。
上記第１〜第４の実験例により、酸化物半導体からなる半導体層に対して、適切な真空アニール処理を行うことにより、導電性が付与されることが確認された。
以上説明したように、本実施形態のＴＦＴ基板３０ａ及びその製造方法によれば、第２工程において、ゲート絶縁膜１２上にゲート電極（１１ａ）に重なるようにチャネル領域Ｃが設けられた酸化物半導体からなる半導体層１３ａ、及びゲート絶縁膜１２上に容量線１１ｂと重なるように容量中間層１３ｃとなる他の半導体層１３ｂを形成した後に、第３工程において、チャネル領域Ｃに重なる保護膜１４から露出する他の半導体層１３ｂを真空アニール処理により導体化することにより、半導体層１３ａの半導体性を保持して、他の半導体層１３ｂにより容量中間層１３ｃを形成するので、容量線１１ｂ、ゲート絶縁膜１２、容量中間層１３ｃ及びドレイン電極１５ｂの積層構造により構成された各補助容量６ａにおいて、各ＴＦＴ５ａを構成する酸化物半導体からなる半導体層１３ａと同一層に設けられた容量中間層１３ｃが半導体性でなく導電性を有していることにより、容量線１１ｂとドレイン電極１５ｂとの間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜１２だけになり、電気容量を安定にすることができる（１／Ｃ補助容量＝１／Ｃゲート絶縁膜）。これに対して、容量中間層が酸化物半導体からなることにより半導体性を有している場合には、容量線とドレイン電極との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜及び半導体性を有する容量中間層になり、電気容量が不安定になってしまう（１／Ｃ補助容量＝１／Ｃ酸化物半導体＋１／Ｃゲート絶縁膜）。これにより、容量中間層１３ｃが酸化物半導体を用いて設けられていても導電性を有しているので、半導体に起因する補助容量６ａの電気容量の変動を抑制することができる。また、容量線１１ｂとドレイン電極１５ｂとの間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜１２だけになるので、補助容量６ａの電気容量を安定にすることができるだけでなく、補助容量６ａの電気容量を大きくすることができる。さらに、ＴＦＴ基板３０ａでは、酸化物半導体からなる半導体層１３ａが設けられているので、高移動度、高信頼性及び低オフ電流などの良好な特性を有するＴＦＴ５ａを実現することができる。
また、本実施形態のＴＦＴ基板３０ａ及びその製造方法によれば、半導体層１３ａのチャネル領域Ｃ上に保護膜１４が設けられ、容量中間層１３ｃの大部分がその保護膜１４から露出しているので、酸化物半導体を用いた容量中間層１３ｃが導電性を有するように、基板に対して、真空アニール処理を行っても、半導体層１３ａのチャネル領域Ｃを導体化させることなく、その半導体性を保持させることができる。
《発明の実施形態２》
図８〜図１０は、本発明に係るＴＦＴ基板及びその製造方法の実施形態２を示している。具体的に、図８は、本実施形態のＴＦＴ基板３０ｂの平面図であり、図９は、図８中のIX−IX線に沿ったＴＦＴ基板３０ｂの断面図である。なお、以下の実施形態において、図１〜図７と同じ部分については同じ符号を付して、その詳細な説明を省略する。
上記実施形態１では、補助容量を構成する容量電極がドレイン電極の一部であるＴＦＴ基板３０ａ及びその製造方法を例示したが、本実施形態では、容量電極が画素電極の一部であるＴＦＴ基板３０ｂ及びその（４枚のフォトマスクを用いた）製造方法を例示する。
ＴＦＴ基板３０ｂは、図８及び図９に示すように、絶縁基板１０と、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線２１ａと、各ゲート線２１ａの間にそれぞれ設けられ、互いに平行に延びるように配置された複数の容量線２１ｂと、各ゲート線２１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線２４ａと、各ゲート線２１ａ及び各ソース線２４ａの交差部分毎、すなわち、画像の最小単位である各画素毎にそれぞれ設けられた複数のＴＦＴ５ｂと、各ＴＦＴ５ｂを覆うように設けられた層間絶縁膜２５と、層間絶縁膜２５上にマトリクス状に設けられた複数の画素電極２６と、各画素電極２６を覆うように設けられた配向膜（不図示）とを備えている。
ＴＦＴ５ｂは、図８及び図９に示すように、絶縁基板１０上に設けられたゲート電極（２１ａ）と、ゲート電極（２１ａ）を覆うように設けられたゲート絶縁膜２２と、ゲート絶縁膜２２上に設けられ、ゲート電極（２１ａ）に重なるようにチャネル領域Ｃが配置された半導体層２３ａと、半導体層２３ａ上に設けられ、チャネル領域Ｃを介して互いに離間するように配置されたソース電極２４ａａ及びドレイン電極２４ｂとを備えている。
ゲート電極（２１ａ）は、図８に示すように、各ゲート線２１ａの一部である。
ソース電極２４ａａは、図８に示すように、各ソース線２４ａが側方にＬ字状に突出した部分である。
ドレイン電極２４ｂは、図８及び図９に示すように、層間絶縁膜２５に形成されたコンタクトホール２５ａを介して画素電極２６に接続されている。ここで、画素電極２６は、図８及び図９に示すように、ゲート絶縁膜２２及び容量中間層２３ｃを介して容量線２１ｂと重なることにより補助容量６ｂを構成している。
半導体層２３ａは、例えば、ＩｎＧａＺｎＯ4などのＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体により構成されている。
容量中間層２３ｃは、例えば、ＩｎＧａＺｎＯ4などのＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を用いて、図９に示すように、その大部分が層間絶縁膜２５から露出するように設けられている。また、容量中間層２３ｃは、導電性を有し、図８及び図９に示すように、層間絶縁膜２５に形成されたコンタクトホール２５ｂを介して画素電極２６に接続されている。
上記構成のＴＦＴ基板３０ｂは、それに対向して配置される対向基板と、それらの両基板の間に封入される液晶層と共に、アクティブマトリクス駆動方式の液晶表示パネルを構成するものである。
次に、本実施形態のＴＦＴ基板３０ｂを製造する方法について、図１０を用いて説明する。ここで、図１０は、図９の断面図に対応して、本実施形態のＴＦＴ基板３０ｂの製造工程を断面で示す説明図である。なお、本実施形態の製造方法は、第１工程、第２工程、第３工程及び第４工程を備える。
まず、ガラス基板などの絶縁基板１０の基板全体に、スパッタリング法により、例えば、チタン膜（２０００Å程度）などの金属膜を成膜した後に、その金属膜をフォトリソグラフィを用いてパターニングすることにより、図１０（ａ）に示すように、ゲート線２１ａ、ゲート電極（２１ａ）及び容量線２１ｂを形成する（第１工程）。
続いて、ゲート線２１ａ、ゲート電極（２１ａ）及び容量線２１ｂが形成された基板全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ２００ｎｍ〜５００ｎｍ程度）及び酸化シリコン膜（厚さ２０ｎｍ〜５００ｎｍ程度）などを順に成膜してゲート絶縁膜２２（図１０（ｂ）参照）を形成し、その後、例えば、スパッタリング法又は塗布法により、ＩｎＧａＺｎＯ4などのＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体膜（厚さ２００Å〜５００Å程度）を室温で成膜して酸化物半導体膜２３（図１０（ｂ）参照）を形成し、さらに、スパッタリング法により、例えば、チタン膜（３００Å程度）及びアルミニウム膜（２０００Å程度）、チタン膜（３００Å程度）及び銅膜（２０００Å程度）、又はチタン膜（３００Å程度）、アルミニウム膜（２０００Å程度）及びチタン膜（１０００Å程度）などを順に成膜してソース金属膜２４（図１０（ｂ）参照）を形成する。そして、ソース金属膜２４上に感光性樹脂膜Ｒを塗布し、その塗布された感光性樹脂膜Ｒをハーフトーン又はグレイトーンのハーフ露光が可能なフォトマスクを介して露光した後に、現像することにより、図１０（ｂ）に示すように、ソース線２４ａ、ソース電極２４ａａ及びドレイン電極２４ｂとなる部分が相対的に厚く、チャネル領域Ｃ及び容量中間層２３ｃとなる部分が相対的に薄いレジストパターンＲａを形成する。続いて、レジストパターンＲａから露出するソース金属膜２４、及びその下層の酸化物半導体膜２３をエッチングし、さらに、レジストパターンＲａをアッシングなどで薄肉化することにより相対的に薄い部分を除去して、レジストパターンＲｂ（図１０（ｃ）参照）を形成した後に、レジストパターンＲｂから露出するソース金属膜２４をエッチングすることにより、図１０（ｃ）に示すように、半導体層２３ａ、ソース線２４ａ、ソース電極２４ａａ及びドレイン電極２４ｂ、並びに容量中間層２３ｃとなる他の半導体層２３ｂを形成する（第２工程）。
そして、半導体層２３ａ、ソース線２４ａ、ソース電極２４ａａ、ドレイン電極２４ｂ及び他の半導体層２３ｂが形成された基板全体に、ＣＶＤ法により、例えば、酸化シリコン膜（厚さ２０ｎｍ〜５００ｎｍ程度）などの無機絶縁膜を成膜し、その無機絶縁膜をフォトリソグラフィを用いてパターニングすることにより、図１０（ｄ）に示すように、コンタクトホール２５ａ及び２５ｂを有する層間絶縁膜２５を形成した後に、層間絶縁膜２５が形成された基板に対して、赤外線ヒーターや拡散炉などを用いて真空アニール処理を行うことにより、他の半導体層２３ｂを導体化して、図１０（ｅ）に示すように、容量中間層２３ｃを形成する（第３工程）。
最後に、容量中間層２３ｃが形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ膜（厚さ５０ｎｍ〜２００ｎｍ程度）などの透明導電膜を成膜した後に、その透明導電膜をフォトリソグラフィを用いてパターニングすることにより、図９に示すように、画素電極２６を形成する（第４工程）。
以上のようにして、ＴＦＴ基板３０ｂを製造することができる。
以上説明したように、本実施形態のＴＦＴ基板３０ｂ及びその製造方法によれば、第２工程において、ゲート絶縁膜２２上にゲート電極（２１ａ）に重なるようにチャネル領域Ｃが設けられた酸化物半導体からなる半導体層２３ａ、及びゲート絶縁膜２２上に容量線２１ｂと重なるように容量中間層２３ｃとなる他の半導体層２３ｂを形成した後に、第３工程において、チャネル領域Ｃに重なる層間絶縁膜２５から露出する他の半導体層２３ｂを真空アニール処理により導体化することにより、半導体層２３ａの半導体性を保持して、他の半導体層２３ｂにより容量中間層２３ｃを形成するので、容量線２１ｂ、ゲート絶縁膜２２、容量中間層２３ｃ及び画素電極２６の積層構造により構成された各補助容量６ｂにおいて、各ＴＦＴ５ａを構成する酸化物半導体からなる半導体層２３ａと同一層に設けられた容量中間層２３ｃが半導体性でなく導電性を有していることにより、容量線２１ｂと画素電極２６との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜２２だけになり、電気容量を安定にすることができる（１／Ｃ補助容量＝１／Ｃゲート絶縁膜）。これに対して、容量中間層が酸化物半導体からなることにより半導体性を有している場合には、容量線と画素電極との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜及び半導体性を有する容量中間層になり、電気容量が不安定になってしまう（１／Ｃ補助容量＝１／Ｃ酸化物半導体＋１／Ｃゲート絶縁膜）。これにより、容量中間層２３ｃが酸化物半導体を用いて設けられていても導電性を有しているので、半導体に起因する補助容量６ｂの電気容量の変動を抑制することができる。また、容量線２１ｂと画素電極２６との間に電圧が印加されたときに、電荷を保持する誘電体がゲート絶縁膜２２だけになるので、補助容量６ｂの電気容量を安定にすることができるだけでなく、補助容量６ｂの電気容量を大きくすることができる。さらに、第１工程に用いるフォトマスク、第２工程に用いるハーフ露光が可能なフォトマスク、第３工程に用いるフォトマスク及び第４工程に用いるフォトマスクの計４枚のフォトマスクを用いてＴＦＴ基板３０ｂを製造することができるので、ＴＦＴ基板３０ｂの製造コストを低減することができる。また、ＴＦＴ基板３０ｂでは、酸化物半導体からなる半導体層２３ａが設けられているので、高移動度、高信頼性及び低オフ電流などの良好な特性を有するＴＦＴ５ｂを実現することができる。
また、本実施形態のＴＦＴ基板３０ｂ及びその製造方法によれば、各ＴＦＴ５ｂ上に層間絶縁膜２５が設けられ、容量中間層２３ｃの大部分がその層間絶縁膜２５から露出しているので、酸化物半導体を用いた容量中間層２３ｃが導電性を有するように、基板に対して、真空アニール処理を行っても、各ＴＦＴ５ｂを構成する半導体層２３ａを導体化させることなく、その半導体性を保持させることができる。
なお、上記各実施形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体層を例示したが、本発明は、例えば、Ｉｎ-Ｓｉ-Ｚｎ-Ｏ系、Ｉｎ-Ａｌ-Ｚｎ-Ｏ系、Ｓｎ−Ｓｉ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ｇａ−Ｓｉ−Ｚｎ−Ｏ系、Ｇａ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｃｕ−Ｚｎ−Ｏ系、Ｓｎ−Ｃｕ−Ｚｎ−Ｏ系、Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系などの酸化物半導体層にも適用することができる。
また、上記各実施形態では、単層構造を有するゲート線（ゲート電極）及び容量線を例示したが、ゲート線（ゲート電極）及び容量線は、積層構造を有するものであってもよい。
また、上記各実施形態では、積層構造を有するソース線、ソース電極及びドレイン電極を例示したが、ソース線、ソース電極及びドレイン電極は、単層構造を有するものであってもよい。
また、上記各実施形態では、積層構造を有するゲート絶縁膜を例示したが、ゲート絶縁膜は、単層構造を有するものであってもよい。
また、上記各実施形態では、単層構造を有する保護膜及び層間絶縁膜を例示したが、保護膜及び層間絶縁膜は、積層構造を有するものであってもよい。
また、上記各実施形態では、画素電極に接続されたＴＦＴの電極をドレイン電極としたＴＦＴ基板を例示したが、本発明は、画素電極に接続されたＴＦＴの電極をソース電極と呼ぶＴＦＴ基板にも適用することができる。
以上説明したように、本発明は、半導体に起因する補助容量の電気容量の変動を抑制することができるので、液晶表示パネルを構成するＴＦＴ基板について有用である。
Ｃ チャネル領域
Ｒ レジストパターン
５ａ，５ｂ ＴＦＴ
６ａ，６ｂ 補助容量
１０ 絶縁基板
１１ａ，２１ａ ゲート線（ゲート電極）
１１ｂ，２１ｂ 容量線
１２，２２ ゲート絶縁膜
１３ａ，２３ａ 半導体層
１３ｂ，２３ｂ 他の半導体層
１３ｃ，２３ｃ 容量中間層
１４ 保護膜
１５ａａ，２４ａａ ソース電極
１５ｂ，２４ｂ ドレイン電極（容量電極）
１７ 画素電極
２３ 酸化物半導体膜
２４ ソース金属膜
２５ 層間絶縁膜
２５ｂ コンタクトホール
２６ 画素電極（容量電極）
３０ａ，３０ｂ ＴＦＴ基板

Claims (7)

  1. マトリクス状に設けられた複数の画素電極と、
    上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、
    上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、
    上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に上記ゲート電極に重なるようにチャネル領域が設けられた酸化物半導体からなる半導体層と、該半導体層上に上記チャネル領域を介して互いに離間するように設けられたソース電極及びドレイン電極とを備え、
    上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように上記酸化物半導体を用いて設けられた容量中間層と、該容量中間層上に設けられた容量電極とを備えた薄膜トランジスタ基板であって、
    上記容量中間層は、導電性を有していることを特徴とする薄膜トランジスタ基板。
  2. 請求項１に記載された薄膜トランジスタ基板において、
    上記容量電極は、上記ドレイン電極の一部であることを特徴とする薄膜トランジスタ基板。
  3. 請求項２に記載された薄膜トランジスタ基板において、
    上記半導体層上には、上記チャネル領域を少なくとも覆うように保護膜が設けられ、
    上記容量中間層は、上記保護膜から露出していることを特徴とする薄膜トランジスタ基板。
  4. 請求項１に記載された薄膜トランジスタ基板において、
    上記容量電極は、上記各画素電極の一部であることを特徴とする薄膜トランジスタ基板。
  5. 請求項４に記載された薄膜トランジスタ基板において、
    上記各薄膜トランジスタ上には、層間絶縁膜が設けられ、
    上記容量中間層は、上記層間絶縁膜から露出していることを特徴とする薄膜トランジスタ基板。
  6. マトリクス状に設けられた複数の画素電極と、
    上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、
    上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、
    上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に上記ゲート電極に重なるようにチャネル領域が設けられた酸化物半導体からなる半導体層と、該半導体層上に上記チャネル領域を介して互いに離間するように設けられたソース電極及びドレイン電極とを備え、
    上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように上記酸化物半導体を用いて設けられた容量中間層と、該容量中間層上に設けられた容量電極とを備えた薄膜トランジスタ基板を製造する方法であって、
    基板に上記ゲート電極及び容量線を形成する第１工程と、
    上記ゲート電極及び容量線を覆うように上記ゲート絶縁膜を形成した後に、該ゲート絶縁膜上に上記半導体層、及び上記容量中間層となる他の半導体層を形成する第２工程と、
    上記チャネル領域に重なると共に、上記他の半導体層が露出するように保護膜を形成した後に、該保護膜から露出する上記他の半導体層を真空アニール処理により導体化して、上記容量中間層を形成する第３工程と、
    上記半導体層上に上記ソース電極、及び上記容量電極として機能する上記ドレイン電極を形成する第４工程と、
    上記ソース電極及びドレイン電極上に、該ドレイン電極に到達するコンタクトホールを有する層間絶縁膜を形成する第５工程と、
    上記層間絶縁膜上に上記各画素電極を形成する第６工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。
  7. マトリクス状に設けられた複数の画素電極と、
    上記各画素電極毎にそれぞれ設けられ、該各画素電極に接続された複数の薄膜トランジスタと、
    上記各画素電極毎にそれぞれ設けられた複数の補助容量とを備え、
    上記各薄膜トランジスタが、基板に設けられたゲート電極と、該ゲート電極を覆うように設けられたゲート絶縁膜と、該ゲート絶縁膜上に上記ゲート電極に重なるようにチャネル領域が設けられた酸化物半導体からなる半導体層と、該半導体層上に上記チャネル領域を介して互いに離間するように設けられたソース電極及びドレイン電極とを備え、
    上記各補助容量が、上記ゲート電極と同一層に同一材料により設けられた容量線と、該容量線を覆うように設けられた上記ゲート絶縁膜と、該ゲート絶縁膜上に上記容量線に重なるように上記酸化物半導体を用いて設けられた容量中間層と、該容量中間層上に設けられた容量電極とを備えた薄膜トランジスタ基板を製造する方法であって、
    基板に上記ゲート電極及び容量線を形成する第１工程と、
    上記ゲート電極及び容量線を覆うように上記ゲート絶縁膜、酸化物半導体膜及びソース金属膜を順に形成した後に、該ソース金属膜上に、上記ソース電極及びドレイン電極となる部分が相対的に厚く、且つ、上記チャネル領域及び容量中間層となる部分が相対的に薄いレジストパターンを形成し、続いて、該レジストパターンから露出する上記ソース金属膜及び酸化物半導体膜をエッチングした後に、該レジストパターンを薄肉化することにより上記相対的に薄い部分を除去して露出させた上記ソース金属膜をエッチングして、上記半導体層、ソース電極及びドレイン電極、並びに上記容量中間層となる他の半導体層を形成する第２工程と、
    上記半導体層のチャネル領域に重なると共に、上記ドレイン電極の一部及び上記他の半導体層が露出するように層間絶縁膜を形成した後に、該層間絶縁膜から露出する上記他の半導体層を真空アニール処理により導体化して、上記容量中間層を形成する第３工程と、
    上記層間絶縁膜上に上記容量電極として機能する上記各画素電極を形成する第４工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。
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