JPWO2008146451A1 - 半導体試験装置および試験方法 - Google Patents

Abstract

半導体試験装置１００において、電圧源１０は、ＤＵＴ２００に供給すべき電源電圧を生成する。判定処理部３０は、ＤＵＴ２００に所定のテストシーケンスを実行させる。ノイズ発生部２０は、テストシーケンスの実行中、ＤＵＴ２００に供給される電源電圧Ｖｄｄに周期的なパルス状のノイズ電圧Ｖｎを重畳する。ノイズ発生部２０は、ＤＵＴ２００に供給されるクロック信号ＣＫと同期したノイズ電圧Ｖｎを重畳する。

Description

本発明は、半導体試験装置に関する。

半導体集積回路が設計通りの動作を行うかを判定するために、半導体試験装置が用いられる。半導体試験装置は、試験対象の半導体集積回路（以下、単にＤＵＴ:Device Under Testという）に、所定のテストパターンを供給し、ＤＵＴにテストパターンにもとづいた処理を実行させる。その結果ＤＵＴの処理が正常に完了すれば、そのＤＵＴを良品と判定する。

ＤＵＴがメモリなどの場合、ＤＵＴに供給する電源電圧を変化させることによって、電源電圧に対する耐性を検査する場合がある。特許文献１に記載の試験装置では、ＤＵＴに一連のテストパターンを供給するごとに、電源電圧を変化させてＤＵＴの耐性を検査する。
特開平６−３０８１９７号公報

しかしながら、特許文献１に記載の試験装置では、テストパターンを実行させる期間、電源電圧が固定的に変動されるため、パルス状の電源電圧変動に対する耐性を検査することができない。近年の低電圧化が進む半導体デバイスにおいて、パルス状ノイズ（インパルス性ノイズ）に対する耐性は、半導体デバイスの設計者、ユーザの双方にとって重要な問題である。

本発明はこうした課題に鑑みてなされたものであり、その目的は、電源電圧変動の試験が可能な半導体試験装置の提供にある。

本発明のある態様は、半導体試験装置に関する。ある態様の半導体試験装置は、被試験デバイスに供給すべき電源電圧を生成する電圧源と、被試験デバイスに所定のテストシーケンスを実行させる判定処理部と、テストシーケンスの実行中、被試験デバイスに供給される電源電圧にインパルス状のノイズ電圧を重畳するノイズ発生部と、を備える。

この態様によると、インパルス状の電源電圧変動に対する耐性を検査することができる。

本発明の別の態様も半導体試験装置に関する。この半導体試験装置は、被試験デバイスに供給すべき電源電圧を生成する電圧源と、被試験デバイスに所定のテストシーケンスを実行させる判定処理部と、テストシーケンスの実行中、被試験デバイスに供給される電源電圧に周期的なパルス状のノイズ電圧を重畳するノイズ発生部と、を備える。

この態様によると、周期的なパルス状の電源電圧変動に対する耐性を検査することができる。なお、パルス状とは、矩形波状のパルスのみでなく、インパルス状のパルスを含む概念である。

ノイズ発生部は、被試験デバイスに供給されるクロック信号と同期したノイズ電圧を重畳してもよい。
「クロック信号と同期」するとは、ノイズ電圧の周波数が、クロック信号の周波数と等しい場合のみでなく、クロック信号の周波数を逓倍または分周した周波数である場合を含む。ノイズ電圧とクロック信号との間には、任意の位相差が存在してもよい。
被試験デバイスは、クロック信号を利用してデータをラッチし、あるいは演算処理を実行する。したがって、クロック信号と同期したノイズ電圧を重畳することにより、厳しい条件で検査を実行することができる。

ある態様の半導体試験装置は、被試験デバイスに供給するクロック信号を生成するオシレータをさらに備えてもよい。ノイズ発生部は、オシレータからのクロック信号と同期して、ノイズ電圧を生成してもよい。

判定処理部は、所定の単位時間ごとにアドレスで区別可能なテストパターンを生成し、被試験デバイスに対して、当該テストパターンを供給してもよい。ノイズ発生部は、ノイズ電圧の振幅を、テストパターンの単位時間ごとに独立して調節可能であってもよい。
この態様によれば、アドレス期間ごとにノイズ電圧の振幅を変化させることができるため、エラーの発生しやすいテストパターンのアドレスを特定可能となる。さらに、特定したテストパターンのアドレスから、電源電圧変動の耐性が低い回路ブロックを推定することが可能となる。

ある態様の半導体試験装置は、被試験デバイスを不合格と判定すると、不合格が発生したテストパターンのアドレスを取得するフェイルアドレス取得部と、不合格が発生したアドレスを指定するフェイルアドレスにもとづき、単位時間ごとのノイズ電圧の振幅を再設定するノイズ制御部と、をさらに備えてもよい。判定処理部は、再設定されたノイズ電圧の振幅を重畳した状態で、被試験デバイスの良否を再判定してもよい。
ノイズ電圧の振幅を再設定し、被試験デバイスを再判定した結果、合格と判定された場合、ノイズ電圧の振幅が変更されたアドレス期間に対応するアドレスが、ノイズに弱いと推定することができる。

ノイズ制御部は、フェイルアドレス以前の少なくともひとつのアドレスを検査アドレスに設定し、ノイズ電圧の振幅を、検査アドレスに対応するアドレス期間、小さく設定してもよい。
被試験デバイスが不合格と判定された場合、フェイルアドレス以前に与えられたノイズによってエラーが発生した可能性が高い。したがって、フェイルアドレス以前のあるアドレス期間のノイズ振幅を小さくした状態で、被試験デバイスの合否を再判定したときに、合格と判定されれば、そのアドレス期間のパターンアドレスにもとづいて、ノイズ耐性の低い回路ブロックを推定することができる。

ノイズ制御部は、判定処理部による再判定の結果、被試験デバイスが合格と判定されるまで、検査アドレスをスキャンさせてもよい。言い換えれば、ノイズ制御部は、被試験デバイスが合格と判定される検査アドレスを探索してもよい。

本発明の別の態様は、半導体試験方法に関する。この半導体試験方法は、被試験デバイスに所定のテストシーケンスを実行させ、被試験デバイスの合格、不合格を判定するステップと、テストシーケンスの実行中、被試験デバイスに供給される電源電圧にインパルス状のノイズ電圧を重畳するステップと、を備える。

本発明の別の態様の半導体試験方法は、被試験デバイスに所定のテストシーケンスを実行させ、被試験デバイスの合格、不合格を判定するステップと、テストシーケンスの実行中、被試験デバイスに供給される電源電圧に周期的なパルス状のノイズ電圧を重畳するステップと、を備える。

ある態様の半導体試験方法は、被試験デバイスを不合格と判定すると、不合格が発生したテストパターンのアドレスを取得するステップと、不合格が発生したアドレスを指定するフェイルアドレス以前の少なくともひとつのアドレスを検査アドレスに設定し、ノイズ電圧の振幅を、検査アドレスに対応づけられる期間、小さく設定するステップと、設定後のノイズ電圧にて、被試験デバイスにテストシーケンスを再実行させるステップと、をさらに備えてもよい。

ある態様の半導体試験方法は、検査アドレスを変化させるステップを、被試験デバイスが合格と判定されるまで繰り返してもよい。これにより、ノイズに弱いアドレスを探索することができる。

本発明の別の態様も、半導体試験方法に関する。この方法は、以下の処理を実行する。
（１） 所定の単位時間ごとにアドレスで区別可能なテストパターンを生成する。
（２） 単位時間と同期したノイズ電圧を、被試験デバイスに供給する電源電圧に重畳した状態で、テストパターンを利用して被試験デバイスの合格、不合格を判定する。
（３） 被試験デバイスが合格と判定されたときのノイズ電圧の振幅を、パス電圧として取得する。
（４） 被試験デバイスが不合格と判定されたときのノイズ電圧の振幅を、フェイル電圧として取得する。
（５） テストパターンの少なくともひとつの単位時間について、ノイズ電圧の振幅をフェイル電圧に設定し、残りの単位時間について、ノイズ電圧の振幅をパス電圧に設定する。
（６） ステップ（５）により設定されたノイズ電圧の重畳した状態で、被試験デバイスの合格、不合格を再判定する。
ステップ（５）（６）を、被試験デバイスが合格と判定されるまで繰り返し実行する。この処理によれば、合格と判定された時点において、ノイズ電圧の振幅がパス電圧に設定されている単位時間が、ノイズに弱いアドレスを示すことになる。したがって、ノイズに弱いアドレスにもとづいて、ノイズに弱い回路ブロックや回路パスを、特定、または推定することができる。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、電圧ノイズに対する耐性を検査できる。

実施の形態に係る半導体試験装置の構成を示すブロック図である。 ノイズ電圧Ｖｎが重畳された電源電圧Ｖｄｄｎと、クロック信号ＣＫと、テストパターンのパターンアドレスを示すタイムチャートである。 図１の半導体試験装置による試験のフローチャートである。 図４（ａ）、（ｂ）は、図３のフローチャートに対応するタイムチャートである。 ノイズに弱いパターンアドレスの探索アルゴリズムを示すフローチャートである。 図６（ａ）、（ｂ）は、図５の探索アルゴリズムにおける振幅ΔＶｎの遷移図である。

符号の説明

１０・・・電圧源、２０・・・ノイズ発生部、２２・・・パルス発生部、２４・・・パルス重畳部、２６・・・ノイズ制御部、２８・・・フェイルアドレス取得部、３０・・・判定処理部、４０・・・オシレータ、１００・・・半導体試験装置、２００・・・ＤＵＴ。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。また、本明細書において、「部材Ａと部材Ｂが接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に実質的あるいは本質的な影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係る半導体試験装置１００の構成を示すブロック図である。半導体試験装置１００は、ＤＵＴ２００に対して電源電圧Ｖｄｄを供給するとともに、所定のテストシーケンスを実行させて、その良否（合格、不合格）を判定する。ＤＵＴ２００は、デジタル回路、アナログ回路あるいはメモリ回路のいずれであるとを問わないが、以下では、クロック信号ＣＫにもとづく信号処理を行う回路ブロックを含むものとして説明する。ＤＵＴ２００はデバイス装着部（不図示）に装着され、半導体試験装置１００から電源電圧Ｖｄｄ、接地電圧ＧＮＤ、クロック信号ＣＫの供給を受ける。

半導体試験装置１００は、電圧源１０、ノイズ発生部２０、ノイズ制御部２６、フェイルアドレス取得部２８、判定処理部３０、オシレータ４０を備える。
電圧源１０は、ＤＵＴ２００に供給する電源電圧Ｖｄｄを生成する。判定処理部３０は、ＤＵＴ２００に所定のテストシーケンスを実行させ、その良否を判定する。本実施の形態において、判定処理部３０は、検査端子Ｐ３を介してテストパターンを出力する。テストパターンは、時間軸上で仮想的に分割されており、所定の単位時間ごとにアドレスで区別可能となっている。以下、テストパターンのアドレスをパターンアドレスＡＤＤといい、アドレスに対応する単位時間をアドレス期間Ｔという。ＤＵＴ２００はテストパターンを受け、テストパターンに対して所定の信号処理をする。判定処理部３０は、信号処理の結果得られたデータが、テストパターンから予期されるデータと一致すれば合格と判定し、一致しなければ不合格と判定する。判定処理部３０は、パターンアドレス単位でパス、フェイルを出力する。いずれかのパターンアドレスでフェイルが発生すれば、ＤＵＴ２００は不合格となり、その時点で試験を中断する。すべてのパターンアドレスについてパスが出力されれば、ＤＵＴ２００は合格と判定される。

オシレータ４０は、クロック信号ＣＫを生成する。クロック信号ＣＫは、クロック端子Ｐ４を介してＤＵＴ２００に供給される。ＤＵＴ２００はこのクロック信号ＣＫと同期した信号処理を実行する。また、判定処理部３０はクロック信号ＣＫと同期したテストパターンを生成する。図１では、ＤＵＴ２００に対するクロック信号ＣＫはクロック専用のラインで供給されるが、ＣＤＲ（Clock Data Recovery）などを利用して、別のデータとともに供給されてもよい。

ノイズ発生部２０は、ＤＵＴ２００によるテストシーケンスの実行中、ＤＵＴ２００に供給される電源電圧Ｖｄｄに周期的なパルス状のノイズ電圧Ｖｎを重畳する。ノイズ発生部２０は、ノイズ電圧Ｖｎを生成するパルス発生部２２と、ノイズ電圧Ｖｎを電源電圧Ｖｄｄに重畳するパルス重畳部２４と、を含む。たとえばパルス重畳部２４は、一端が電圧源１０の正極に接続され、他端がパルス発生部２２に接続されたカップリングキャパシタを含んで構成されてもよく、その構成は問わない。

本実施の形態において、ノイズ発生部２０は、ＤＵＴ２００に供給されるクロック信号ＣＫと同期したノイズ電圧Ｖｎを、電源電圧Ｖｄｄに重畳する。パルス発生部２２は、オシレータ４０により生成されるクロック信号ＣＫを受け、このクロック信号ＣＫを利用して、ノイズ電圧Ｖｎを生成する。パルス発生部２２は、クロック信号ＣＫを逓倍、もしくは分周するＰＬＬ回路や分周器、あるいはクロック信号ＣＫをカウントするカウンタなどを利用して構成することができ、その構成は特に限定されない。パルス発生部２２により生成されるノイズ電圧Ｖｎとクロック信号ＣＫとの位相差は、任意に調節できることが望ましい。また、ノイズ電圧Ｖｎのパルス幅も任意に調節できることが好ましい。ノイズ電圧Ｖｎは、サージノイズのような、急峻なインパルス状の電圧であることが好ましい。ノイズ電圧Ｖｎは、自然界において発生するノイズを想定しているため、そのパルス幅は、システムの１クロックの周期に比べて短い場合と長い場合の両方がありえ、ある程度長ければ、矩形波のノイズ電圧と認識されうるし、非常に短い時間であれば、インパルスノイズと認識されうる。

本実施の形態において、ノイズ発生部２０は、ノイズ電圧Ｖｎの振幅ΔＶｎを、パターンアドレスに対応するアドレス期間Ｔごとに独立して調節可能である。図２は、ノイズ電圧Ｖｎが重畳された電源電圧Ｖｄｄｎと、クロック信号ＣＫと、パターンアドレスＡＤＤを示すタイムチャートである。図２の例では、すべてのパターンアドレスＡＤＤに対応するアドレス期間Ｔにおいて、ΔＶｎ＝０．２Ｖに設定されている。図２の例では、アドレス期間Ｔは、クロック信号ＣＫの周期時間と等しい。

たとえば、ある試験において、すべてのアドレス期間の振幅ΔＶｎを同一値に設定し、その値をスイープさせていき、各振幅ΔＶｎに対してＤＵＴ２００の良否を判定していけば、ＤＵＴ２００のノイズ耐性を測定できる。また、特定のアドレス期間のノイズ耐性を検査したい場合、そのアドレスに対応するアドレス期間の振幅ΔＶｎを、他のアドレス期間の振幅ΔＶｎよりも大きくすればよい。

本実施の形態に係る半導体試験装置１００によれば、ＤＵＴ２００がテストシーケンスを実行する最中に、パルス状のノイズ電圧が重畳された電源電圧Ｖｄｄｎを供給することができ、パルス状の電源電圧変動に対する耐性を検査することができる。特に、振幅ΔＶｎを調節可能に構成することにより、どれくらいのノイズ耐性を有するかを測定することが可能となる。

さらに、本実施の形態では、ノイズ電圧Ｖｎを、クロック信号ＣＫと同期させることにより、厳しい条件で検査を実行することができる。さらに、ノイズ電圧Ｖｎはテストパターンと同期して生成され、パターンアドレスＡＤＤに対応するアドレス期間ごとに、その振幅ΔＶｎが独立に設定可能となっている。その結果、ノイズに弱いパターンアドレスを特定することができる。

次にノイズに弱いパターンアドレスを探索するための技術について説明する。
まず、ノイズ制御部２６は、すべてのアドレス期間に同じ振幅ΔＶｎを設定し、振幅ΔＶｎを徐々に変化させていく。振幅ΔＶｎを大きくするに従ってＤＵＴ２００はノイズの影響を受け、誤動作をする確率が高くなっていく。半導体試験装置１００は、設定した振幅ΔＶｎごとに、所定のテストシーケンスを実行し、ＤＵＴ２００の良否を判定する。

振幅ΔＶｎがあるレベルに達すると、いずれかのパターンアドレスにおいてフェイルが発生し、判定処理部３０によって不合格と判定される。ノイズ制御部２６は、このときの振幅ΔＶｎのレベル（以下、フェイル電圧Ｖｆという）を取得する。あわせて、ノイズ制御部２６は、その直前の合格したときの振幅ΔＶｎのレベル（以下、パス電圧Ｖｐという）を取得する。たとえばＶｄｄ＝５Ｖのとき、ΔＶｎ＝０．１Ｖのとき合格し、ΔＶｎ＝０．２Ｖのとき不合格であった場合、Ｖｆ＝０．２Ｖ、Ｖｐ＝０．１Ｖとなる。

フェイルアドレス取得部２８は、判定処理部３０によってＤＵＴ２００が不合格と判定されたとき、フェイルが発生したパターンアドレス（以下、フェイルアドレスＡＤＤ＿Ｆという）を取得する。ノイズ制御部２６は、フェイルアドレスＡＤＤ＿Ｆにもとづき、各アドレス期間ごとのノイズ電圧Ｖｎの振幅ΔＶｎを設定する。判定処理部３０は、再設定されたノイズ電圧Ｖｎの振幅ΔＶｎを重畳した状態で、ＤＵＴ２００に対してテストパターンを生成し、ＤＵＴ２００の良否を再判定する。

ノイズ制御部２６は、フェイルアドレスＡＤＤ＿Ｆ以前の少なくともひとつのパターンアドレスＡＤＤを検査アドレスＡＤＤ＿Ｔに設定する。ノイズ制御部２６は、ノイズ電圧Ｖｎの振幅ΔＶｎを、検査アドレスＡＤＤ＿Ｔに対応するアドレス期間、小さく設定する。ノイズ制御部２６は、判定処理部３０によりＤＵＴ２００が合格と判定されるまで、検査アドレスＡＤＤ＿Ｔをスキャンしていき、不合格の原因となるアドレスを特定する。

図３は、図１の半導体試験装置１００によるノイズに弱いパターンアドレスを探索するためのフローチャートである。図４（ａ）、（ｂ）は、図３のフローチャートに対応するタイムチャートである。

半導体試験装置１００が初期化され、検査が開始される。はじめに、図４（ａ）に示すように、すべてのアドレス期間が同じ振幅ΔＶｎに初期化し、振幅ΔＶｎを徐々に変化させていく（図３のＳ１０）。振幅ΔＶｎがあるレベルに達すると、判定処理部３０によって不合格と判定される。ノイズ制御部２６は、このときの振幅ΔＶｎのレベル（以下、フェイル電圧Ｖｆという）を取得する（Ｓ１２）。あわせて、ノイズ制御部２６は、その直前の合格したときの振幅ΔＶｎのレベル（以下、パス電圧Ｖｐという）を取得する（Ｓ１２）。

フェイルアドレス取得部２８は、不合格と判定されたときに、フェイルが発生したパターンアドレス（フェイルアドレスＡＤＤ＿Ｆ）を取得する（Ｓ１４）。図４（ａ）は、振幅ΔＶｎをあるフェイル電圧Ｖｆに設定したとき、パターンアドレスＡＤＤ＝５においてフェイルが発生した状態を示している。この場合、フェイルアドレスＡＤＤ＿Ｆは５に設定される。

続いて、ノイズ制御部２６は、フェイルアドレスＡＤＤ＿Ｆ以前の少なくともひとつのパターンアドレスＡＤＤを、検査アドレスＡＤＤ＿Ｔに設定する（Ｓ１６）。検査アドレスＡＤＤ＿Ｔは、ひとつのパターンアドレスＡＤＤであってもよいし、連続する複数のパターンアドレスＡＤＤを含んでもよい。もしくは、連続しない複数のパターンアドレスＡＤＤを含んでもよい。

ノイズ制御部２６は、検査アドレスＡＤＤ＿Ｔに対応するアドレス期間中の振幅ΔＶｎをパス電圧Ｖｐに設定する。また、検査アドレスＡＤＤ＿Ｔ以外のパターンアドレスに対応するアドレス期間中の振幅ΔＶｎをフェイル電圧Ｖｆに設定する（Ｓ１８）。この処理によって、検査アドレスＡＤＤ＿Ｔに対応づけられるアドレス期間、ノイズ電圧Ｖｎの振幅ΔＶｎは小さく設定される。図４（ｂ）は、一例として、ＡＤＤ＿Ｔ＝３の場合の電源電圧Ｖｄｄｎを示す。パターンアドレスＡＤＤ＝３に対応するアドレス期間中の振幅ΔＶｎがパス電圧Ｖｐに設定され、残りがフェイル電圧Ｖｆに設定される。

判定処理部３０は、ＤＵＴ２００にテストパターンを出力し、再度、テストシーケンスを実行させる（Ｓ２０）。このとき、ＤＵＴ２００の電源電圧Ｖｄｄには、ステップＳ１８によって設定されたノイズが重畳される。そして良否の再判定を行い（Ｓ２２）、ＤＵＴ２００が合格と判定された場合（Ｓ２２のＹ）、その時点での検査アドレスＡＤＤ＿Ｔを保存してテストを完了する。ＤＵＴ２００の設計者は、最終的に保存された検査アドレスＡＤＤ＿Ｔから、ＤＵＴ２００のうち、ノイズ耐性の低い回路ブロックを特定することができる。

たとえば、ＤＵＴ２００がスキャンフリップフロップを備える場合、検査アドレスＡＤＤ＿Ｔに対応する処理を実行する論理ゲートを特定することができる。また、スキャンフリップフロップを備えない場合であっても、シミュレーションによってあるパターンアドレスにおいてアクティブとなる論理ゲートを特定することが可能である。

もし、良否判定Ｓ２２の結果、不合格であった場合（Ｓ２２のＮ）、ステップＳ１６に戻り、検査アドレスＡＤＤ＿Ｔを別のパターンアドレスに再設定する。この状態でステップＳ１８からＳ２２を実行し、再び良否を判定する（Ｓ２２）。

図３のフローチャートによれば、ステップＳ１４において取得されたフェイルアドレスＡＤＤ＿Ｆにフェイルが発生しなくなるまで、検査アドレスＡＤＤ＿Ｔを変化させることにより、ノイズに弱いアドレスパターンを特定することが可能となる。

次に、ノイズに弱いパターンアドレスの探索アルゴリズム（ステップＳ１６〜Ｓ２２）の具体例を説明する。このアルゴリズムは、ノイズ制御部２６、フェイルアドレス取得部２８、判定処理部３０によって実行される。
図５は、ノイズに弱いパターンアドレスの探索アルゴリズムを示すフローチャートである。図５のフローチャートは、図３のステップＳ１６以降の処理を示している。図６（ａ）、（ｂ）は、図５の探索アルゴリズムにおける振幅ΔＶｎの遷移図である。

以下の説明において、ｉ番目のアドレス期間におけるノイズ電圧Ｖｎの振幅を、ΔＶｎ［ｉ］と書く。まず、パターンアドレス１〜ＡＤＤ＿Ｆのアドレス期間の振幅ΔＶｎ［１：ＡＤＤ＿Ｆ］をフェイル電圧Ｖｆに設定する（Ｓ３０）。

続いて、ループ１（Ｓ３２〜３８）を実行する。ループ１は、変数ｉを、初期値ＡＤＤ＿Ｆ、目標値１、差分１としてデクリメントしていく。ループ中、ｉ番目のパターンアドレスのアドレス期間ΔＶｎ［ｉ］をパス電圧Ｖｐに設定する（Ｓ３４）。そして、ＤＵＴ２００にテストシーケンスを実行させる（Ｓ３６）。その結果、合格と判定されれば（Ｓ３８のＹ）、ループ１を抜け、後述するステップＳ４２に進む。不合格の場合（Ｓ３８のＮ）、ステップＳ３２に戻り、変数ｉをデクリメントする。もし、変数ｉが目標値１に達してもループ１を抜けない場合には、探索は失敗となり（Ｓ４０）、処理を終了する。

ループ１を繰り返すことにより、振幅ΔＶｎは図６（ａ）のように遷移する。図６（ａ）では、ＡＤＤ＿Ｆ＝５の場合を示している。ループ１を繰り返した結果、ｉ＝２のときにフェイルアドレスＡＤＤ＿Ｆがパス（ＰＡＳＳ）となり、合格と判定されたとする。

合格と判定されると（Ｓ３８のＹ）、現在の変数ｉを、開始アドレスＡＤＤ＿Ｓに設定する（Ｓ４２）。続いて、ステップＳ３２と同様に、パターンアドレス１〜ＡＤＤ＿Ｆのアドレス期間の振幅ΔＶｎ［１：ＡＤＤ＿Ｆ］をフェイル電圧Ｖｆに設定する（Ｓ４４）。そして、ループ２を実行する。ループ２では、変数ｉを、初期値ＡＤＤ＿Ｓ、目標値ＡＤＤ＿Ｆ、差分１にてインクリメントしていく。ループ中、ｉ番目のパターンアドレスのアドレス期間ΔＶｎ［ｉ］をパス電圧Ｖｐに設定する（Ｓ４８）。そして、ＤＵＴ２００にテストシーケンスを実行させる（Ｓ５０）。その結果、合格と判定されれば（Ｓ５２のＹ）、ループ２を抜け、ステップＳ５６に進む。不合格の場合（Ｓ５２のＮ）、ステップＳ４６に戻り、変数ｉをインクリメントする。

ループ２を繰り返すことにより、振幅ΔＶｎは、図６（ｂ）のように遷移する。図６（ｂ）では、ＡＤＤ＿Ｆ＝５、ＡＤＤ＿Ｓ＝２の場合を示している。ループ２を繰り返した結果、ｉ＝４のとき合格と判定されたとする（Ｓ５２のＹ）。続いて、現在の変数ｉを、終了アドレスＡＤＤ＿Ｅに設定する（Ｓ５６）。もし、変数ｉが目標値ＡＤＤ＿Ｅに達してもループ２を抜けない場合には、フェイルアドレスＡＤＤ＿Ｆを終了アドレスＡＤＤ＿Ｅに設定する。そして探索処理を完了する。

以上の探索アルゴリズムの結果、開始アドレスＡＤＤ＿Ｓと終了アドレスＡＤＤ＿Ｅが特定される。開始アドレスＡＤＤ＿Ｓは、ノイズに弱いパターンアドレスの始点を示し、終了アドレスＡＤＤ＿Ｅは、ノイズに弱いパターンアドレスの終点を示す。ＤＵＴ２００の設計者は、開始アドレスＡＤＤ＿Ｓおよび終了アドレスＡＤＤ＿Ｅから、ＤＵＴ２００の内部の、ノイズ耐性の低い回路ブロックを推定することができる。以上のアルゴリズムによれば、ノイズに弱いパターンアドレスが複数の場合にも、確実に特定することができる。

探索アルゴリズムには、以下の変形例がある。
（１） 最も単純には、ひとつの、あるいは連続する複数の試験アドレスＡＤＤ＿Ｔを、フェイルアドレスＡＤＤ＿Ｆを始点としてひとつづつ前にシフトさせていき、ＤＵＴ２００が合格する状態を探索してもよい。
（２） 二分探索を行ってもよい。まず、パターンアドレス１〜ＡＤＤ＿Ｆを２分割し、前半または後半のいずれか一方を試験アドレスＡＤＤ＿Ｔに設定し、良否を判定する。その結果、合格したときの試験アドレスＡＤＤ＿Ｔをさらに２分割し、良否を判定する。この処理を繰り返し実行すれば、ノイズに弱いパターンアドレスの範囲を特定することができる。
図６のアルゴリズム、上記（１）、（２）のアルゴリズム、その他のアルゴリズムは単独で利用してもよいし、組み合わせてもよい。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

実施の形態では、ノイズ発生部２０は電圧源１０により生成される電圧の正極側に、ノイズ電圧Ｖｎを重畳したが、本発明はこれに限定されない。たとえば、パルス重畳部２４を負極側に配置してもよい。この場合、従来の半導体試験装置では実施されていなかった接地ノイズに対する試験を実施することができる。また、実施の形態では図２に示すように、電源電圧Ｖｄｄに対して、負側にスパイクするノイズ電圧Ｖｎについて説明したが、正側に、つまり電源電圧Ｖｄｄが上昇するノイズを重畳してもよい。

実施の形態では、パルス発生部２２により生成されるノイズ電圧Ｖｎの周波数は、ＤＵＴ２００に供給されるクロック信号ＣＫと同一周波数の場合について説明した。ＤＵＴ２００の内部クロックがクロック信号ＣＫの整数ｎ倍に設定される場合、パルス発生部２２はクロック信号ＣＫをｎ倍に逓倍したノイズ電圧Ｖｎを生成してもよい。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

本発明は半導体試験技術に利用できる。

Claims (13)

1. 被試験デバイスに供給すべき電源電圧を生成する電圧源と、
   前記被試験デバイスに所定のテストシーケンスを実行させる判定処理部と、
   テストシーケンスの実行中、前記被試験デバイスに供給される電源電圧にインパルス状のノイズ電圧を重畳するノイズ発生部と、
   を備えることを特徴とする半導体試験装置。
2. 被試験デバイスに供給すべき電源電圧を生成する電圧源と、
   前記被試験デバイスに所定のテストシーケンスを実行させる判定処理部と、
   テストシーケンスの実行中、前記被試験デバイスに供給される電源電圧に周期的なパルス状のノイズ電圧を重畳するノイズ発生部と、
   を備えることを特徴とする半導体試験装置。
3. 前記ノイズ発生部は、
   前記被試験デバイスに供給されるクロック信号と同期したノイズ電圧を重畳することを特徴とする請求項１または２に記載の半導体試験装置。
4. 前記被試験デバイスに供給するクロック信号を生成するオシレータをさらに備え、
   前記ノイズ発生部は、前記オシレータからのクロック信号と同期して、前記ノイズ電圧を生成することを特徴とする請求項３に記載の半導体試験装置。
5. 前記判定処理部は、所定の単位時間ごとにアドレスで区別可能なテストパターンを生成し、前記被試験デバイスに対して、当該テストパターンを供給し、
   前記ノイズ発生部は、前記ノイズ電圧の振幅を、前記テストパターンの単位時間ごとに独立して調節可能であることを特徴とする請求項１から４のいずれかに記載の半導体試験装置。
6. 前記被試験デバイスを不合格と判定すると、不合格が発生したテストパターンのアドレスを取得するフェイルアドレス取得部と、
   不合格が発生したアドレスを指定するフェイルアドレスにもとづき、前記単位時間ごとの前記ノイズ電圧の振幅を再設定するノイズ制御部と、
   をさらに備え、
   前記判定処理部は、再設定された前記ノイズ電圧の振幅を重畳した状態で、前記被試験デバイスの良否を再判定することを特徴とする請求項５に記載の半導体試験装置。
7. 前記ノイズ制御部は、前記フェイルアドレス以前の少なくともひとつのアドレスを検査アドレスに設定し、前記ノイズ電圧の振幅を、前記検査アドレスに対応するアドレス期間、小さく設定することを特徴とする請求項６に記載の半導体試験装置。
8. 前記ノイズ制御部は、前記判定処理部による再判定の結果、前記被試験デバイスが合格と判定されるまで、前記検査アドレスをスキャンさせる請求項７に記載の半導体試験装置。
9. 被試験デバイスに所定のテストシーケンスを実行させ、前記被試験デバイスの合格、不合格を判定するステップと、
   テストシーケンスの実行中、前記被試験デバイスに供給される電源電圧にインパルス状のノイズ電圧を重畳するステップと、
   を備えることを特徴とする半導体試験方法。
10. 被試験デバイスに所定のテストシーケンスを実行させ、前記被試験デバイスの合格、不合格を判定するステップと、
    テストシーケンスの実行中、前記被試験デバイスに供給される電源電圧に周期的なパルス状のノイズ電圧を重畳するステップと、
    を備えることを特徴とする半導体試験方法。
11. 前記被試験デバイスを不合格と判定すると、不合格が発生したテストパターンのアドレスを取得するステップと、
    不合格が発生したアドレスを指定するフェイルアドレス以前の少なくともひとつのアドレスを検査アドレスに設定し、前記ノイズ電圧の振幅を、前記検査アドレスに対応づけられるアドレス期間、小さく設定するステップと、
    設定後のノイズ電圧にて、前記被試験デバイスにテストシーケンスを再実行させるステップと、
    をさらに備えることを特徴とする請求項９または１０に記載の半導体試験方法。
12. 前記検査アドレスを変化させるステップを、前記被試験デバイスが合格と判定されるまで繰り返すことを特徴とする請求項１１に記載の半導体試験方法。
13. 所定の単位時間ごとにアドレスで区別可能なテストパターンを生成するステップと、
    前記単位時間と同期したノイズ電圧を、被試験デバイスに供給する電源電圧に重畳した状態で、前記テストパターンを利用して前記被試験デバイスの合格、不合格を判定するステップと、
    前記被試験デバイスが合格と判定されたときの前記ノイズ電圧の振幅を、パス電圧として取得するステップと、
    前記被試験デバイスが不合格と判定されたときの前記ノイズ電圧の振幅を、フェイル電圧として取得するステップと、
    前記テストパターンの少なくともひとつの単位時間について、前記ノイズ電圧の振幅をフェイル電圧に設定し、残りの単位時間について、前記ノイズ電圧の振幅をパス電圧に設定する電圧設定ステップと、
    前記電圧設定ステップにより設定された前記ノイズ電圧の重畳した状態で、前記被試験デバイスの合格、不合格を再判定する再判定ステップと、
    を備え、
    前記電圧設定ステップと前記再判定ステップを繰り返し実行することを特徴とする半導体試験方法。

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