JPWO2008081594A1

JPWO2008081594A1 - 表示制御装置、およびそれを用いた電子機器

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Publication number: JPWO2008081594A1
Application number: JP2008512638A
Authority: JP
Inventors: 吉田　哲也; 哲也吉田; 敦史村山; 西村　俊男; 俊男西村; 洋平石丸
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2006-12-28
Filing date: 2007-12-27
Publication date: 2010-04-30
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Abstract

表示制御装置１００は、フレームレートコントロールを利用し、画素ごとの輝度を表すｍ（ｍは整数）ビットの入力データＤ＿ＩＮを、ｎ（ｎはｎ＜ｍの整数）ビットの出力データＤ＿ＯＵＴに変換して各画素の輝度を制御する。第１フレームレートコントロール部１０は、入力データＤ＿ＩＮに応じて、複数の第１階調データＤ１を生成し、所定の第１タイミングごとに時分割的に出力する。第２フレームレートコントロール部２０は、入力データＤ＿ＩＮに応じて、複数の第２階調データＤ２を生成し、所定の第１タイミングごとに時分割的に出力する。入力データＤ＿ＩＮに対する第１階調データＤ１により表現される輝度の変化率と、入力データＤ＿ＩＮに対する第２階調データＤ２により表現される輝度の変化率とを異ならしめる。

Description

本発明は、画素ごとの輝度を示すデータを複数の画素が配列された表示パネルへ出力する表示制御装置に関し、特にフレームレートコントロール技術に関する。

液晶パネルなどのマトリクス型の表示装置は、マトリクス状に配置された複数の画素を備えて構成され、各画素を所望の輝度で発光させることにより、表示装置全体として画像を表示させる。ここで、画素を発光させるためには、その画素に対して発光輝度に対応する電気的な信号、たとえば電圧や電流を与える必要がある。ドライバ回路は、入力されたｍビットの多階調の信号にもとづいて、各画素に階調に応じた電気的な信号を与える。
一方、グラフィックスプロセッサやＣＰＵ（Central Processing Unit）などの演算処理手段によって生成された画像データは、ドライバ回路が表現可能な階調数ｎビットより大きなｍビットで表現される場合がある。

たとえば、ノート型パーソナルコンピュータなどで使用される典型的な液晶ドライバは、ＲＧＢ（Red,Green,Blue）の色ごとにｎ＝６ビット階調の輝度信号を受け、これにもとづいて画素を駆動する。これに対して、画像データは、色ごとにｍ＝８ビット階調で表現される場合がある。

このような場合に、ドライバ回路によって表現可能な階調数（２^ｎ）を超える階調（２^ｍ）を表現するために、フレームレートコントロール（以下、ＦＲＣという）と呼ばれる技術が利用される。ＦＲＣでは、輝度データの下位（ｍ−ｎ）ビットに応じて、上位ｎビットを修正した複数のデータを生成し、複数のデータを時分割して出力する。これにより、ｎビットのドライバ回路を用いた場合でも、画素の輝度を擬似的に略ｍビットの多階調で表現することができる。たとえば特許文献１には関連技術が開示される。

特開２００３−３０２９５５号公報

ＦＲＣを利用すれば、ドライバ回路により表現可能な階調２^ｎよりも多くの階調による表現が可能となる。たとえば、ｍ＝８ビット、ｎ＝６ビットの場合に、４フレームを利用してＦＲＣを実行すれば、色ごとに２^ｎ−３＝２５３階調の表現が可能となり、画素として２５３^３≒１６２０万色が表現される。しかしながら、画像データ自体は、色ごとに８ビット２５６階調で表現され、画素として２５６^３≒１６７７万色で表現されるから、およそ６０万色が表現できないという問題がある。

本発明はかかる課題に鑑みてなされたものであり、その包括的な目的は、ＦＲＣによる階調表現の改善にある。

本発明のある実施の形態は、フレームレートコントロールを利用し、画素ごとの輝度を表すｍ（ｍは整数）ビットの入力データを、ｎ（ｎはｎ＜ｍの整数）ビットの出力データに変換して各画素の輝度を制御する表示制御装置に関する。この表示制御装置は、入力データの下位ｋ（＝ｍ−ｎ）ビットの値に応じて、入力データの上位ｎビットを補正した複数のデータを生成し、所定の第１タイミングごとに時分割的に出力する第１フレームレートコントロール部と、入力データの下位ｋビットの値に応じて、入力データの上位ｎビットを補正した複数のデータを生成し、所定の第１タイミングごとに時分割的に出力する第２フレームレートコントロール部と、を備える。表示制御装置は、入力データＤ＿ＩＮに対する第１フレームレートコントロール部からの第１出力データＤ＿ＯＵＴ１により表現される輝度の変化率、すなわち傾き（ΔＤ＿ＯＵＴ１／ΔＤ＿ＩＮ）と、入力データＤ＿ＩＮに対する第２フレームレートコントロール部からの第２出力データＤ＿ＯＵＴ２により表現される輝度の変化率（ΔＤ＿ＯＵＴ２／ΔＤ＿ＩＮ）とを異ならしめ、第１、第２フレームレートコントロール部からの第１、第２出力データのいずれかを選択して各画素の輝度を制御する。
この態様によれば、入力データに対する出力データの変化率の異なる２つのフレームレートコントロール部を設け、いずれかを選択して利用することにより、階調表現を改善することができる。

ある実施の形態の表示制御装置は、入力データの値と所定のしきい値との大小関係に応じて、第１、第２フレームレートコントロール部の第１、第２出力データのいずれかを選択してもよい。
この場合、入力データの範囲によって、変化率を設定することができる。

ある実施の形態において、第１タイミングは、フレーム信号により規定されてもよい。この場合、単一のフレーム信号ごとにデータを切り替えてもよいし、複数のフレーム信号ごとにデータを切り替えてもよい。

ある実施の形態において、第１フレームレートコントロール部は、入力データＤ＿ＩＮに対する第１出力データＤ＿ＯＵＴ１により表現される輝度の変化率が１となるように第１出力データを生成し、第２フレームレートコントロール部は、入力データに対する第２出力データにより表現される輝度の傾きが１より小さくなるように第２出力データを生成してもよい。
第２フレームレートコントロール部の出力データの変化率を１より小さくすることにより、ｍビットの入力データをより効率的に利用して、多階調表現が可能となる。

第１フレームレートコントロール部は、入力データの下位ｋビットの値に応じて、入力データの上位ｎビットを補正した２^ｋ個のデータを生成し、２^ｋ回を１周期として時分割的に出力する第１フレームレートコントロール回路を含んでもよい。この場合、第１出力データを、入力データに対して１：１で増加させることができ、変化率１とすることができる。

第２フレームレートコントロール部は、第１所定値ｄ（ｄは整数）を表現する、２^ｋ個のｎビットの固定データを生成し、２^ｋ回を１周期として時分割的に出力する固定データ生成部と、入力データに所定の演算を施した中間データの下位ｋビットの値に応じて、中間データの上位ｎビットを補正した２^ｋ個のデータを生成し、２^ｋ回を１周期として時分割的に出力する第２フレームレートコントロール回路と、第２フレームレートコントロール回路からの第３出力データと、固定データ生成部からの固定データを受け、時分割的に切り替えて出力するセレクタと、を含んでもよい。
この場合、ｎビットの固定値と中間データの上位ｎビットが、時分割的に出力されるため、固定値と中間データの中間の階調を表現することができ、ひいては入力データに対する第２出力データの傾きを１より小さく設定することができる。

所定の演算は、第２所定値ｆ（ｆは整数）の加算もしくは減算であってもよい。
ｍ＝８、ｎ＝６、ｋ＝２であって、第１所定値はｄ＝２５２であり、所定の演算は、第２所定値ｆ＝３の減算であってもよい。
この場合、第２フレームレートコントロール部の第２出力データは、入力データの値２５５と、出力データの値２５２を通り、傾きが１より小さい輝度を表現することができる。

セレクタは、所定の第２タイミングごとに、第３出力データと固定データを交互に切り替えてもよい。この場合、入力データに対する第２出力データの変化率を１／２に設定することができる。
第２タイミングは、フレーム信号により規定してもよい。

第２フレームレートコントロール部は、マトリクス状に配置された複数の画素を複数の領域に分割し、領域ごとに第３出力データと固定データの切り替えの相を設定してもよい。

ある実施の形態において、第１、第２フレームレートコントロール部は、入力データに所定の演算を施した中間データを生成する中間データ生成部と、第１所定値ｄ（ｄは整数）と、前記中間データを時分割的に出力するセレクタと、セレクタの出力データまたは入力データのいずれか一方が第３データとして入力され、第３データの下位ｋビットの値に応じて、第３データの上位ｎビットを補正した複数のデータを生成し、所定の第１タイミングごとに時分割的に出力する、ひとつのフレームレートコントロール回路と、を共有して構成されてもよい。フレームレートコントロール回路に前記入力データを入力したときに第１フレームレートコントロール部として、フレームレートコントロール回路にセレクタの出力データを入力したときに第２フレームレートコントロール部として動作させてもよい。
この場合、ひとつのフレームレートコントロール回路の入力を切り替えることにより、入力データに対する変化率が異なる２つの出力データを、ひとつのフレームコントロール回路を利用して生成することができる。

所定の演算は、第２所定値ｆ（ｆは整数）の加算もしくは減算であってもよい。

ｍ＝８、ｎ＝６、ｋ＝２であって、第１所定値はｄ＝２５２であり、所定の演算は、第２所定値ｆ＝３の減算であってもよい。

ある実施の形態の表示制御装置は、ひとつの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。

本発明の別の実施の形態は、電子機器に関する。この電子機器は、画素がマトリクス状に配置された表示パネルと、表示パネルを駆動するドライバ回路と、表示パネルに表示すべき画像データを色ごとにｍビットで生成する信号処理部と、ｍビットの画像データを受け、ドライバ回路に対して、ｎビットの出力データを出力する上述のいずれかの実施の形態に係る表示制御装置と、を備える。
この態様によれば、表示パネルをｍビットのデータを有効に利用して多階調で駆動することができる。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る表示制御装置によれば、階調表現が改善される。

本発明の実施の形態に係る表示制御装置の構成を示すブロック図である。図１の表示制御装置が搭載される電子機器の構成を示すブロック図である。図１の表示制御装置の第１の構成例を示すブロック図である。入力データＤ＿ＩＮと表示制御装置内の各データの関係を示す図である。図５（ａ）〜（ｄ）は、画素領域ごとの第２フレームレートコントロール部の動作を示す図である。図１の表示制御装置の第２の構成例を示すブロック図である。図４の入出力特性の変形例を示す図である。変形例に係る第２フレームレートコントロール部の入出力特性を示すテーブルである。変形例に係る第２フレームレートコントロール部による時間的かつ空間的な輝度制御の様子を示す図である。変形例に係る第２フレームレートコントロール部の構成を示す回路図である。

符号の説明

１０第１フレームレートコントロール部、１２第１フレームレートコントロール回路、２０第２フレームレートコントロール部、２２固定データ生成部、２４第２フレームレートコントロール回路、２６減算器、２８セレクタ、３０セレクタ、４０中間データ生成部、４２セレクタ、４４セレクタ、４６フレームレートコントロール回路、５０制御部、１００表示制御装置、１０２入力端子、１０４出力端子、２００電子機器、２１０ＤＳＰ、２２０ドライバ回路、２３０表示パネル、Ｄ１第１階調データ、Ｄ２第２階調デー

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図１は、本発明の実施の形態に係る表示制御装置１００の構成を示すブロック図である。図２は、図１の表示制御装置１００が搭載される電子機器２００の構成を示すブロック図である。電子機器２００は、表示制御装置１００、ＤＳＰ（Digital Signal Processor）２１０、ドライバ回路２２０、表示パネル２３０を備える。電子機器２００は、表示パネルを備えた、ノート型のパーソナルコンピュータや、携帯電話端末、ＰＤＡ（Personal Digital Assistance）などである。

表示パネル２３０は、マトリクス状に配置された複数の画素を備えており、たとえば液晶パネルである。ドライバ回路２２０は、画素ごとの輝度を表すｎビットの輝度データを受け、表示パネル２３０を駆動する。ＤＳＰ２１０は、表示パネル２３０に表示すべき画像データを、各画素のＲＧＢごとの輝度をｍビットで生成する。ＤＳＰ２１０は、画像データを、表示制御装置１００に対して出力する。表示制御装置１００は、ＲＧＢの各色につきｍビットの入力輝度データ（以下、単に入力データＤ＿ＩＮという）を受ける。表示制御装置１００は、フレームレートコントロールを行い、ｍビットの入力データＤ＿ＩＮをｎビットの出力データＤ＿ＯＵＴに変換する。表示制御装置１００は、いわゆるタイミングコントローラ回路を含んでもよい。タイミングコントロール回路は、水平同期信号、垂直同期信号を生成し、これと同期して画素ごとのＲＧＢの出力データをドライバ回路２２０に対して出力する。
ＤＳＰ２１０と表示制御装置１００の間のデータ転送には、差動信号を利用してもよい。同様に、表示制御装置１００とドライバ回路２２０の間のデータ転送に、差動信号を利用してもよい。

図１に戻り、実施の形態に係る表示制御装置１００の構成について説明する。表示制御装置１００は、フレームレートコントロール（ＦＲＣ）を利用し、画素ごと（すなわちＲＧＢごと）の輝度を表すｍ（ｍは整数）ビットの入力データを、ｎ（ｎはｎ＜ｍの整数）ビットの出力データＤ＿ＯＵＴに変換して各画素の輝度を制御する。なお、本実施の形態において、画素とはＲＧＢごとのサブピクセルを意味する。以下の説明では、ｍ＝８、ｎ＝６であるとする。

表示制御装置１００は、第１フレームレートコントロール部１０、第２フレームレートコントロール部２０、セレクタ３０、制御部５０を備える。
第１フレームレートコントロール部１０は、フレームレートコントロールを利用し、入力データＤ＿ＩＮに応じて、複数の第１階調データＤ１を生成し、所定の第１タイミングごとに時分割的に出力する。また、第２フレームレートコントロール部２０は、フレームレートコントロールを利用し、入力データＤ＿ＩＮに応じて、複数の第２階調データＤ２を生成し、所定の第１タイミングごとに時分割的に出力する。所定の第１タイミングは、フレーム信号により規定される。
時分割的に出力される複数の第１階調データＤ１は、その時間平均によって、入力データＤ＿ＩＮが表現する輝度を擬似的に表している。第２階調データＤ２も同様である。

本実施の形態に係る表示制御装置１００では、入力データＤ＿ＩＮに対する第１階調データＤ１により表現される輝度の変化率ｇ１（＝ΔＤ１／ΔＤ＿ＩＮ）と、入力データＤ＿ＩＮに対する第２階調データＤ２により表現される輝度の変化率ｇ２（＝ΔＤ２／ΔＤ＿ＩＮ）とを異ならしめる。

セレクタ３０は、第１フレームレートコントロール部１０、第２フレームレートコントロール部２０からの第１階調データＤ１、第２階調データＤ２を受け、いずれかを選択して出力データＤ＿ＯＵＴとして出力し、各画素の輝度を制御する。制御部５０には、入力データＤ＿ＩＮが入力されており、入力データＤ＿ＩＮの値と所定のしきい値との大小関係に応じて、第１フレームレートコントロール部１０、第２フレームレートコントロール部２０の第１階調データＤ１、第２階調データＤ２のいずれかを選択して出力する。

図４は、入力データＤ＿ＩＮと表示制御装置１００a内の各データの関係を示す図である。図４の横軸（ｘ軸）は、ｍ＝８ビットの入力データＤ＿ＩＮの値を、縦軸（ｙ軸）はｎ＝６ビットの各データＤ＿ＯＵＴ、Ｄ１、Ｄ２、Ｄ３が擬似的に表す輝度を示している。また理解を容易とするために、縦軸および横軸を適宜拡大、縮小して示している。図４には、入力データＤ＿ＩＮに対して異なる変化率を有する第１階調データＤ１、第２階調データＤ２が示される。

従来の回路構成では、出力データＤ＿ＯＵＴ＝第１階調データＤ１となるため、入力データＤ＿ＩＮ＝２５２〜２５５の範囲に対して、出力データＤ＿ＯＵＴは２５２の一定値となり、８ビット分のデータが表現できなかった。これに対して、図１の表示制御装置１００によれば、２４９≦Ｄ＿ＩＮ≦２５５の範囲で、異なる変化率を有する第２階調データＤ２に切り替えることにより、出力データＤ＿ＯＵＴのレベルを、入力データＤ＿ＩＮに応じて変化させることができる。つまり、本実施の形態では、すべての全入力データの範囲において、出力データにより表現される輝度を変化させることができる。

以下、図１の表示制御装置１００の具体的な構成例について説明する。
図３は、図１の表示制御装置の第１の構成例を示すブロック図である。図３の表示制御装置１００ａにおいて、第１フレームレートコントロール部１０は、入力データＤ＿ＩＮに対する第１階調データＤ１により表現される輝度の変化率が１となるように第１階調データＤ１を生成する。一方、第２フレームレートコントロール部２０は、入力データＤ＿ＩＮに対する第２階調データＤ２により表現される輝度の変化率が１より小さくなるように第２階調データＤ２を生成する。

第１フレームレートコントロール部１０は、第１フレームレートコントロール回路１２を含む。第１フレームレートコントロール回路１２は、入力データＤ＿ＩＮの下位ｋ（＝ｍ−ｎ＝２）ビットの値に応じて、入力データＤ＿ＩＮの上位ｎビットを補正した２^ｋ（＝４）個の第１階調データＤ１［０〜４］を生成する。第１フレームレートコントロール回路１２は、２^ｋ（＝４）回を１周期として時分割的に出力する。

一例として第１フレームレートコントロール回路１２は、入力データＤ＿ＩＮの上位ｎビットで構成される第１のビット列ｂ１と、第１のビット列ｂ１に１を加えた第２のビット列ｂ２を用意する。そして、入力データＤ＿ＩＮの下位ｋ（＝２）ビットの値を十進数でｈ（＝０〜３）とするとき、Ｄ１［０〜４］のうち、ｈ個を第２のビット列ｂ２とし、残りの（２^ｋ−ｈ）を第１のビット列ｂ１とする。

具体的な数値を例示すれば、入力データＤ＿ＩＮの上位ｎビットが１１１１００である場合、第１のビット列ｂ１は、１１１１００となり、第２のビット列ｂ２は、これに１を加えた１１１１０１となる。このとき、入力データＤ＿ＩＮの下位ｋ（＝２）ビットが００であれば、ｈ＝０であるから、第１階調データＤ１［０〜３］のすべてが第１のビット列ｂ１＝１１１１００となる。
入力データＤ＿ＩＮの下位２ビットが０１であれば、ｈ＝１であるから、第１階調データＤ１［０〜３］のいずれかひとつが第２のビット列ｂ２となり、残りの３つが第１のビット列ｂ１となる。
入力データＤ＿ＩＮの下位２ビットが１０であれば、ｈ＝２であるから、第１階調データＤ１［０〜３］のうち、ふたつが第２のビット列ｂ２となり、残りの２つが第１のビット列ｂ１となる。
入力データＤ＿ＩＮの下位２ビットが１１であれば、ｈ＝３であるから、第１階調データＤ１［０〜３］のうち、３つが第２のビット列ｂ２となり、残りの１つが第１のビット列ｂ１となる。

なお、上位ｎビットが１１１１１１である場合、これに１を足すことはできない。このために、下位２ビットが００、０１、１１、１２のすべての場合で、Ｄ１［０］＝Ｄ１［１］＝Ｄ１［２］＝Ｄ１［３］＝１１１１１１となる。つまりフレームレートコントロールを用いた場合、表現できるのは輝度レベルが０から２^８−４＝２５６−４＝２５２までの２５３階調までとなる。より一般化すれば、フレームレートコントロールにより表現できる最大階調数は、ｍ、ｋを用いて、２^ｍ−２^ｋ＋１階調となる。

第２フレームレートコントロール部２０は、固定データ生成部２２、第２フレームレートコントロール回路２４、減算器２６、セレクタ２８を含む。
固定データ生成部２２は、第１所定値ｄ（ｄは整数）を表現する、２^ｋ個のｎビットの固定データを生成し、２^ｋ回を１周期として時分割的に出力する。本実施の形態において、ｄ＝２^ｍ−２^ｋ＝２５２である。第１所定値ｄ＝２５２を表現する２^ｋ（＝４）個のｎ（＝６）ビットの固定データＤｆｉｘは、全ビットが１であるビット列で構成される。すなわち、Ｄｆｉｘ[０]＝Ｄｆｉｘ[１]＝Ｄｆｉｘ[２]＝Ｄｆｉｘ[３]＝１１１１１１となる。固定データ生成部２２は、所定の第１タイミングごとに、Ｄｆｉｘ（＝１１１１１１）を出力する。

減算器２６は、入力データＤ＿ＩＮに所定の演算を施し、中間データＤ＿ＩＮＴを生成する。本実施の形態において、所定の演算は、第２所定値ｆ（ｆは整数）の加算もしくは減算である。さらに具体的には、第２所定値ｆ＝２^ｋ−１＝３の減算である。

第２フレームレートコントロール回路２４は、中間データＤ＿ＩＮＴの下位ｋ（＝２）ビットの値に応じて、中間データＤ＿ＩＮＴの上位ｎビットを補正した２^ｋ個の第３階調データＤ３を生成し、２^ｋ回を１周期として時分割的に出力する。つまり、第２フレームレートコントロール回路２４は、第１フレームレートコントロール回路１２と同等の機能を有している。

セレクタ２８は、第２フレームレートコントロール回路２４からの第３階調データＤ３［０〜３］と、固定データ生成部２２からの固定データＤｆｉｘ［０〜３］を受け、時分割的に切り替えて第２階調データＤ２として出力する。
セレクタ２８は、所定の第２タイミングごとに、第３階調データＤ３と固定データＤｆｉｘを交互に切り替える。第２タイミングは、フレーム信号ＦＲＭにより規定される。すなわち、本実施の形態では、１フレームごとに第３階調データＤ３と固定データＤｆｉｘが切り替えられる。

図３の表示制御装置１００aにおいて、制御部５０は、入力データＤ＿ＩＮの値を、所定のしきい値Ｊ＝（２^ｍ−２×２^ｋ＋１＝２４９）と比較し、Ｄ＿ＩＮ≦Ｊのとき第１階調データＤ１を選択し、Ｄ＿ＩＮ＞Ｊのとき第２階調データＤ２を選択する。

以上のように構成された図３の表示制御装置１００ａの動作について図４を参照して説明する。
図３の表示制御装置１００ａにおいて、第１フレームレートコントロール部１０から出力される第１階調データＤ１は、入力データＤ＿ＩＮに対して変化率ｇ１＝１で増加していき、Ｄ＿ＩＮ＝２５２となると飽和する。入力データＤ＿ＩＮ＝２５２〜２５５に対して第１階調データＤ１は２５２の一定値をとる。この点は既述した。すなわち、第１階調データＤ１について、
ｙ＝ｘ …（１）
が成り立つ。

図３の表示制御装置１００ａにおいて、第２フレームレートコントロール部２０から出力される第２階調データＤ２は、入力データＤ＿ＩＮに対して変化率ｇ２＝０．５で増加しており、（ｘ，ｙ）＝（２５５，２５２）を通る直線である。すなわち、第２階調データＤ２について、
ｙ＝０．５（ｘ−２５５）＋２５２ …（２）
が成り立つ。この第２階調データＤ２は、以下のようにして生成される。

第２フレームレートコントロール部２０において、第２フレームレートコントロール回路２４は、入力データＤ＿ＩＮから３を減じた中間データに対して、フレームレートコントロール処理を行う。したがって、第２フレームレートコントロール回路２４の出力である第３階調データＤ３は、第１階調データＤ１をｘ軸（横軸）方向に、３シフトした変化率１の直線となる。すなわち、第３階調データＤ３について、
ｙ＝ｘ−３ …（３）
が成り立つ。

固定データ生成部２２からの固定データＤｆｉｘが表現する輝度は、上述のように
ｙ＝２５２ …（４）
である。セレクタ２８はフレーム信号にもとづいて、第３階調データＤ３と固定データＤｆｉｘを交互に切り替える。したがって、第２階調データＤ２の時間平均により表現される輝度は、ＤｆｉｘとＤ３の平均値となる。すなわち、
Ｄ２＝（Ｄｆｉｘ＋Ｄ３）／２ …（５）
が成り立つ。式（５）に、式（３）、（４）を代入すれば、式（２）を得る。

このように図３の表示制御装置１００ａによれば、異なる輝度データを時分割的に切り替えることにより、傾きが１より低い第２階調データＤ２を生成し、中間階調を表現することができる。

さらに、図３の表示制御装置１００ａにおいて、第２フレームレートコントロール部２０は、マトリクス状に配置された複数の画素を複数の領域に分割し、領域ごとに第３階調データＤ３と固定データＤｆｉｘの切り替えの相をシフトして設定してもよい。
図５（ａ）〜（ｄ）は、画素領域ごとの第２フレームレートコントロール部２０の動作を示す図である。図５（ａ）〜（ｄ）は、マトリクス配置される複数の画素の一部を示しており、連続する４フレームの間のセレクタ２８の状態を示している。

図５（ａ）〜（ｄ）には、縦横４×８個の画素が示されており、複数の画素は、縦２×横４の領域Ｒ１〜Ｒ４に分割される。
第１領域Ｒ１、第４領域Ｒ４内の画素に着目すると、セレクタ２８は、偶数番目のフレームＮ、Ｎ＋２において、固定データＤｆｉｘを選択し、奇数番目のフレームＮ＋１、Ｎ＋３において、第３階調データＤ３を選択する。
一方、第２領域Ｒ２、第３領域Ｒ３内の画素に着目すると、セレクタ２８は、偶数番目のフレームＮ、Ｎ＋２において、第３階調データＤ３を選択し、奇数番目のフレームＮ＋１、Ｎ＋３において、固定データＤｆｉｘを選択する。

つまり、いくつかの領域Ｒ１、Ｒ４は、隣接する領域Ｒ２、Ｒ３と異なる相（逆相）で、第３階調データＤ３と固定データＤｆｉｘが切り替えられる。この手法を用いることにより、隣接する領域同士の輝度が平均化されることにより、中間輝度を表現することができる。なお、この処理を行う場合、セレクタ２８は、フレーム信号ＦＲＭに加えて、水平同期信号Ｈ＿ＳＹＮＣ、垂直同期信号Ｖ＿ＳＹＮＣにもとづいて、第３階調データＤ３と固定データＤｆｉｘを切り替えればよい。

図６は、図１の表示制御装置の第２の構成例を示すブロック図である。図６の表示制御装置１００ｂは、中間データ生成部４０、セレクタ４２、４４、フレームレートコントロール回路４６を備える。
中間データ生成部４０は、入力データＤ＿ＩＮに所定の演算を施した中間データＤ＿ＩＮＴを生成する。所定の演算は、たとえば、第２所定値ｆの減算である。上述のように、ｆ＝３に設定してもよい。

セレクタ４２は、第１所定値ｄ（たとえばｄ＝２５２）と、中間データＤ＿ＩＮＴを時分割的に出力する。セレクタ４２は、図３のセレクタ２８と同様にスイッチングされる。

セレクタ４４には、セレクタ４２の出力データＤｘ２および入力データＤ＿ＩＮが入力され、いずれか一方を選択し、第３データＤｘ３として出力する。セレクタ４４は、図３のセレクタ３０と同様に入力データＤ＿ＩＮの値にもとづいて制御される。たとえば、セレクタ４４は、Ｄ＿ＩＮ≦Ｊのとき入力データＤ＿ＩＮを選択し、Ｄ＿ＩＮ＞Ｊのときセレクタ４２の出力データＤｘ２を選択する。

フレームレートコントロール回路４６は、第３データＤｘ３の下位ｋビットの値に応じて、第３データＤｘ３の上位ｎビットを補正した複数の第３階調データＤ３を生成し、所定の第１タイミングごとに時分割的に出力する。フレームレートコントロール回路４６は図１の第１フレームレートコントロール回路１２、第２フレームレートコントロール回路２４に対応する。

図６の表示制御装置１００ｂは、図３の表示制御装置１００ａと信号処理の順番を入れ替えた回路となっている。つまり、図３の表示制御装置１００ａでは、フレームレートコントロール回路によって階調データを生成し、階調データをセレクタによって切り替える構成である。これに対して、図６の表示制御装置１００ｂでは、フレームレートコントロール回路の前処理において、セレクタでデータを切り替えている。

図６の回路は、フレームレートコントロール回路４６に入力データＤ＿ＩＮを入力したとき、図３の第１フレームレートコントロール部１０として機能する。また、フレームレートコントロール回路４６にセレクタ４２の出力データＤｘ２を入力したときに、図３の第２フレームレートコントロール部２０として動作する。

図６の表示制御装置１００ｂによれば、図３の表示制御装置１００ａと同等の機能を、単一のフレームレートコントロール回路により実現することができる。

図６の表示制御装置１００ｂにおいても、図５に示すように、画素を空間的に分割し、領域ごとに相をシフトさせてもよい。この場合、さらに隣合う複数の画素の平均輝度によって中間階調を表現することができる。

実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態で説明した図４の入出力特性は例示であり、その他の変形例も本発明の範囲に含まれる。図７は、図４の入出力特性の変形例を示す。図７の入出力特性は、以下のようにして得ることができる。
第１所定値ｄ＝０に設定する。０を表現する固定データＤｆｉｘ［０］〜［３］は全ビットが０となる。第２階調データＤ２は、固定データＤｆｉｘと第１階調データＤ１の平均となる。また、Ｊ＝６に設定する。セレクタ３０は、Ｄ＿ＩＮ＜Ｊのとき、第２階調データＤ２を選択し、Ｄ＿ＩＮ≧Ｊのとき、第３階調データＤ３を選択する。
そのほかにも、任意の複数の階調データを時分割的に切り替えることにより、中間階調の表現が可能となり、こうした変形例も本発明の範囲に含まれる。
時分割的な切替は２つの階調データに限定されず、３つ以上の階調データを時分割的に切り替えてもよい。また、実施の形態では、切り替えタイミングを、フレームごとに設定する場合について説明したが、複数のフレームごとに切り替えてもよい。

また、実施の形態では、時分割の時間比率が５０％の場合について説明したが、異なる時間比率を用いてもよい。たとえば、図３の回路において、セレクタ２８は、３フレームの間、第３階調データＤ３を選択し、１フレームの間、固定データＤｆｉｘを選択してもよい。この場合、入力データに対する、階調データにより表現される輝度の変化率を、より細かく設定することができる。

次に第２フレームレートコントロール部の変形例について説明する。第２フレームレートコントロール部２０ａは、第１固定値ＤｆｉｘＡと第２の固定値ＤｆｉｘＢの出現頻度を、入力データＤ＿ＩＮに応じて変化させることにより、中間階調を表現する。出現頻度は、空間的（面積的）および時間的のいずれか、あるいは両方の組み合わせである。第１固定値ＤｆｉｘＡは６ビット換算で６２（８ビット換算で２４８）に相当し、第２固定値ＤｆｉｘＢは６ビット換算で６３（８ビット換算で２５２）に相当する。

図８は、変形例に係る第２フレームレートコントロール部２０ａの入出力特性を示すテーブルである。入力データＤ＿ＩＮの階調が２５０以上の範囲において、第２フレームレートコントロール部２０ａは、設定された６ビット換算の輝度６２と輝度６３の出現比率に応じて、画素の輝度を設定する。

たとえば空間的な制御を行う場合、フレームレートコントロール部は、マトリクス状に配置された複数の画素を複数の領域に分割し、各領域に含まれる画素ごとに輝度を設定する。第２フレームレートコントロール部２０ａは、８画素を含む領域を単位として、第１固定値ＤｆｉｘＡ（＝６２）と、第２固定値ＤｆｉｘＢ（＝６３）の出現比率を変化させることにより、領域全体の平均輝度を入力データＤ＿ＩＮに対応した階調に設定する。
たとえば入力データＤ＿ＩＮ＝２５２のとき３：５の割合で、つまり８画素中３画素に第１固定値ＤｆｉｘＡ（＝６２）を出力し、残りの５画素に第２固定値ＤｆｉｘＢ（＝６３）を出力する。

時間的な制御のみを行う場合、各画素の輝度を、連続する８フレームを単位として設定する。たとえば入力データＤ＿ＩＮ＝２５２のとき３：５の割合で、つまり８フレーム中３フレームに第１固定値ＤｆｉｘＡ（＝６２）を出力し、残りの５フレームに第２固定値ＤｆｉｘＢ（＝６３）を出力する。

ある画素が時間的に連続して同じ輝度で点灯することが望ましくない場合、空間的な制御に時間的な制御を組み合わせてもよい。つまり、輝度６２と輝度６３の出現比率の空間的および時間的な平均値が、図８に規定される値に設定されればよい。８画素、８フレームを単位として階調制御を行う場合、のべ８×８画素全体として、輝度６２と輝度６３の出現比率が設定される。

図９は、変形例に係る第２フレームレートコントロール部２０ａによる時間的かつ空間的な輝度制御の様子を示す図である。図９は、入力階調が２５３の場合、輝度６２と輝度６３の出現頻度は２：６に設定される。輝度６２に設定される画素と、輝度６３に設定される画素の位置は空間的に固定されることなく、あらかじめ設定された規則にもとづいて擬似ランダム的に移動させることが望ましい。

図１０は、変形例に係る第２フレームレートコントロール部２０ａの構成を示す回路図である。第２フレームコントロール部２０ａは、セレクタ２８a、加算器２９を備える。セレクタ２８ａの第１入力端子Ｐ１には１が、第２入力端子Ｐ２には０が入力される。セレクタ２８ａには制御信号ＣＯＮＴとして３ビットのフレーム信号ＦＲＭ、画素領域内のピクセルの位置を示す３ビットのアドレス信号ＡＤＲ、入力データＤ＿ＩＮが入力されている。アドレス信号ＡＤＲは、１ビットの行アドレス信号ＲＯＷと２ビットの列アドレス信号ＣＯＬを含んでもよい。フレーム信号の３ビットは、８フレームを単位として輝度を設定することを意味している。また、３ビットのアドレス信号ＡＤＲは、８画素を単位として輝度を設定することを意味している。１ビットの行アドレス信号ＲＯＷは、画素領域が２行からなり、２ビットの列アドレスＣＯＬは、画素領域が４列からなることを意味している。

セレクタ２８ａは、合計１４ビットの制御信号の値に応じて、第１入力端子Ｐ１の１または第２入力端子Ｐ２の０のいずれかを選択する。セレクタ２８ａの選択規則は、図８に示す輝度６２と輝度６３の出現頻度を満たすように、予めテーブル（メモリ）に保持される。セレクタ２８ａは、テーブルを利用する代わりに、制御信号ＣＯＮＴの各ビットを演算した結果にもとづいて選択を行ってもよい。選択規則は、上述した時間的な処理であってもよいし、空間的な処理であってもよいし、これらの組み合わせにしたがってもよい。

加算器２９は、セレクタ２８ａの出力と、所定値６２を加算する。その結果第２フレームレートコントロール部２０ａの出力は、１４ビットの制御信号ＣＯＮＴの値に応じて、輝度６２または輝度６３のいずれかの値をとる。

なお、加算器２９を設ける代わりに、セレクタ２８ａの第１入力端子Ｐ１に輝度６２を、第２入力端子Ｐ２に輝度６３を入力してもよい。

図５に示すように画素領域を単位として輝度を設定する場合、画素領域ごとに輝度が異なるため、人によっては横縞や縦縞が見えるという問題が発生する。これに対して、変形例に係る第２フレームレートコントロール部２０ａの処理を採用すれば、横縞や縦縞の発生を抑制できる。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

本発明は、マトリクス型の表示パネルの駆動技術に利用できる。

Claims

フレームレートコントロールを利用し、画素ごとの輝度を表すｍ（ｍは整数）ビットの入力データを、ｎ（ｎはｎ＜ｍの整数）ビットの出力データに変換して各画素の輝度を制御する表示制御装置であって、
フレームレートコントロールを利用し、前記入力データに応じて、複数の第１階調データを生成し、所定の第１タイミングごとに時分割的に出力する第１フレームレートコントロール部と、
フレームレートコントロールを利用し、前記入力データに応じて、複数の第２階調データを生成し、所定の第１タイミングごとに時分割的に出力する第２フレームレートコントロール部と、
を備え、
前記入力データに対する前記第１階調データにより表現される輝度の変化率と、前記入力データに対する前記第２階調データにより表現される輝度の変化率とを異ならしめ、前記第１、第２フレームレートコントロール部からの第１、第２階調データのいずれかを選択して各画素の輝度を制御することを特徴とする表示制御装置。
前記入力データの値と所定のしきい値との大小関係に応じて、前記第１、第２フレームレートコントロール部の第１、第２階調データのいずれかを選択することを特徴とする請求項１に記載の表示制御装置。
前記第１タイミングは、フレーム信号により規定されることを特徴とする請求項１または２に記載の表示制御装置。
前記第１フレームレートコントロール部は、前記入力データに対する前記第１階調データにより表現される輝度の変化率が１となるように前記第１階調データを生成し、
前記第２フレームレートコントロール部は、前記入力データに対する前記第２階調データにより表現される輝度の変化率が１より小さくなるように前記第２階調データを生成することを特徴とする請求項１から３のいずれかに記載の表示制御装置。
前記第１フレームレートコントロール部は、
前記入力データの下位ｋビットの値に応じて、前記入力データの上位ｎビットを補正した２^ｋ個の第１階調データを生成し、２^ｋ回を１周期として時分割的に出力する第１フレームレートコントロール回路を含むことを特徴とする請求項１から３のいずれかに記載の表示制御装置。
前記第２フレームレートコントロール部は、
第１所定値ｄ（ｄは整数）を表現する、２^ｋ個のｎビットの固定データを生成し、２^ｋ回を１周期として時分割的に出力する固定データ生成部と、
前記入力データに所定の演算を施した中間データの下位ｋビットの値に応じて、前記中間データの上位ｎビットを補正した２^ｋ個の第３階調データを生成し、２^ｋ回を１周期として時分割的に出力する第２フレームレートコントロール回路と、
前記第２フレームレートコントロール回路からの第３階調データと、前記固定データ生成部からの固定データを受け、時分割的に切り替えて前記第２階調データとして出力するセレクタと、
を含むことを特徴とする請求項１から３のいずれかに記載の表示制御装置。
前記所定の演算は、第２所定値ｆ（ｆは整数）の加算もしくは減算であることを特徴とする請求項６に記載の表示制御装置。
前記第２所定値は、ｆ＝２^ｋ−１であることを特徴とする請求項７に記載の表示制御装置。
前記第１所定値ｄは、ｄ＝２^ｍ−２^ｋであり、２^ｋ個のｎビットの固定データは、全ビットが１であることを特徴とする請求項６に記載の表示制御装置。
ｍ＝８、ｎ＝６、ｋ＝２であって、前記第１所定値はｄ＝２５２であり、前記所定の演算は、前記第２所定値ｆ＝３の減算であることを特徴とする請求項６に記載の表示制御装置。
前記セレクタは、所定の第２タイミングごとに前記第３階調データと前記固定データを交互に切り替えることを特徴とする請求項６に記載の表示制御装置。
前記第２タイミングは、フレーム信号により規定されることを特徴とする請求項１１に記載の表示制御装置。
前記第２フレームレートコントロール部は、マトリクス状に配置された複数の画素を複数の領域に分割し、領域ごとに前記第３階調データと前記固定データの切り替えの相を設定することを特徴とする請求項６に記載の表示制御装置。
前記第１、第２フレームレートコントロール部は、
前記入力データに所定の演算を施した中間データを生成する中間データ生成部と、
第１所定値ｄ（ｄは整数）と、前記中間データを時分割的に出力するセレクタと、
前記セレクタの出力データまたは前記入力データのいずれか一方が第３データとして入力され、前記第３データの下位ｋビットの値に応じて、前記第３データの上位ｎビットを補正した複数の第３階調データを生成し、所定の第１タイミングごとに時分割的に出力する、ひとつのフレームレートコントロール回路と、
を共有して構成され、
前記フレームレートコントロール回路に前記入力データを入力したときに前記第１フレームレートコントロール部として、前記フレームレートコントロール回路に前記セレクタの出力データを入力したときに前記第２フレームレートコントロール部として動作することを特徴とする請求項１から３のいずれかに記載の表示制御装置。
前記所定の演算は、第２所定値ｆ（ｆは整数）の加算もしくは減算であることを特徴とする請求項１４に記載の表示制御装置。
前記第２所定値は、ｆ＝２^ｋ−１であることを特徴とする請求項１５に記載の表示制御装置。
前記第１所定値ｄは、ｄ＝２^ｍ−２^ｋであることを特徴とする請求項１４に記載の表示制御装置。
ｍ＝８、ｎ＝６、ｋ＝２であって、前記第１所定値はｄ＝２５２であり、前記所定の演算は、前記第２所定値ｆ＝３の減算であることを特徴とする請求項１４に記載の表示制御装置。
ひとつの半導体基板上に一体集積化されたことを特徴とする請求項１から３のいずれかに記載の表示制御装置。
表示パネルと、
前記表示パネルを駆動するドライバ回路と、
前記表示パネルに表示すべき画像データを色ごとにｍビットで生成する信号処理部と、
前記ｍビットの画像データを受け、前記ドライバ回路に対して、ｎビットの出力データを出力する請求項１から３のいずれかに記載の表示制御装置と、
を備えることを特徴とする電子機器。