JPWO2006131962A1 - アナログ／デジタル変換装置およびデジタル／アナログ変換装置 - Google Patents

Abstract

サンプリングクロックに含まれるジッタ量を検出するジッタ検出回路と、サンプリングクロックのジッタに因りアナログ／デジタル変換器でサンプリングの位相ずれが生じないように、検出されたジッタ量に基づいた遅延量をアナログ／デジタル変換対象のアナログ信号に対して与えるジッタ印加回路を備える。

Description

この発明は、変換精度の劣化を改善するアナログ／デジタル変換装置およびデジタル／アナログ変換装置に関するものである。

アナログ／デジタル変換装置においては、入力されるサンプリングクロックにジッタが含まれていると、これに因って変換対象信号のサンプリングされる位相が変化し、変換精度が劣化することが知られている。このジッタに起因する変換精度の劣化を抑える方法としては、ジッタ発生量の少ない発振器を用いてサンプリングクロックを生成することが一般的である。また、例えば特許文献１において、変換対象信号をデジタル信号に変換した後にジッタによる劣化の補正を行う方法が提案されている。
一方、デジタル／アナログ変換装置においても、ジッタに因る同様な変換精度の劣化が起こる。この装置の場合、アナログ値が一定値に保たれる期間とサンプリングクロックの周期が同一のため、ジッタによってアナログ値が一定値に保たれる期間が増減し、不要な周波数成分が重畳されるので、変換精度が劣化する。この場合も、変換精度の劣化を抑えるために、ジッタ発生量の少ない発振器を用いてサンプリングクロックを生成する方法を用いることが一般的であった。

特開平４−１５０３５４号公報

従来のアナログ／デジタル変換装置およびデジタル／アナログ変換装置は、変換精度の劣化を抑えるために以上のような方法を講じてきたが、ジッタ発生量の少ない発振器を用いる場合には精度が要求されるためコスト高となるという問題があった。また、特許文献１に記載されるような方法の場合には、変換精度の劣化の補正に複雑なデジタル処理を行う構成が必要とされるという問題があった。

この発明は、上記のような問題を解決するためになされたもので、サンプリングクロックにジッタが存在しても変換精度が劣化しないようにするアナログ／デジタル変換装置およびデジタル／アナログ変換装置を得ることを目的とする。

この発明に係るアナログ／デジタル変換装置は、アナログ信号をアナログ／デジタル変換するアナログ／デジタル変換器と、アナログ／デジタル変換器でアナログ信号をサンプリングするのに用いるサンプリングクロックを発生する発振器と、発生されたサンプリングクロックに含まれるジッタ量を検出するジッタ検出回路と、サンプリングクロックのジッタに因りアナログ／デジタル変換器でサンプリングの位相ずれが生じないように、検出されたジッタ量に基づいた遅延量をアナログ／デジタル変換対象のアナログ信号に対して与えるジッタ印加回路とを備えたものである。

このことによって、サンプリングクロックのジッタ量に追従して、変換前にアナログ／デジタル変換の対象となるアナログ信号の位相を変化させてサンプリングにおけるジッタに因る歪みを補償することができる効果がある。結果として、サンプリングクロックのジッタが存在していない理想的な状態と実質的に同じサンプリング値を得ることができ、精度の高いアナログ／デジタル変換を実現する効果がある。

この発明の実施形態１によるアナログ／デジタル変換装置の構成を示すブロック回路図である。 この発明の実施の形態１に係るジッタ検出回路の構成例を示すブロック回路図である。 この発明の実施の形態１に係るジッタ検出回路の出力例を示すタイムチャートである。 この発明の実施の形態１に係るジッタ印加回路の構成例を示すブロック回路図である。 理想的なサンプリングクロックによるサンプリング動作を示す説明図である。 ジッタを含むサンプリングクロックによる従来のサンプリング動作を示す説明図である。 この発明の実施の形態１に係るジッタを含むサンプリングクロックによるサンプリング動作を示す説明図である。 この発明の実施の形態２によるアナログ／デジタル変換装置の構成を示すブロック回路図である。 この発明の実施の形態３によるデジタル／アナログ変換装置の構成を示すブロック図である。 この発明の実施の形態３に係るジッタ印加回路の構成例を示すブロック回路図である。 理想的なサンプリングクロックによるデジタル／アナログ変換動作を示す説明図である。 ジッタを含むサンプリングクロックによる従来のデジタル／アナログ変換動作を示す説明図である。 この発明の実施の形態３に係るジッタを含むサンプリングクロックによるデジタル／アナログ変換後の補正動作を示す説明図である。 この発明の実施の形態４によるデジタル／アナログ変換装置の構成を示すブロック図である。

以下、この発明をより詳細に説明するために、この発明を実施するための最良の形態について、添付の図面に従って説明する。
実施の形態１．
図１はこの発明の実施の形態１によるアナログ／デジタル変換装置の構成を示すブロック回路図である。
図において、発振器１０は、サンプリングクロックを発生する発振器であるが、そのサンプリングクロックにはジッタ成分が含まれる可能性があるものとする。出力されたサンプリングクロックはジッタ検出回路２０とアナログ／デジタル変換器４０に入力される。ジッタ検出回路２０は、発振器１０で発生されたサンプリングクロックに含まれるジッタ量を検出し、ジッタ印加回路３０に出力する。ジッタ印加回路３０は、アナログ／デジタル変換器４０でアナログ／デジタル変換対象とするアナログ信号に対して、ジッタ検出回路２０で検出されたジッタ量に基づいた遅延量を与えて移相処理を行う。アナログ／デジタル変換器４０は、遅延量で移相処理されたアナログ／デジタル変換対象のアナログ信号をデジタル信号に変換する。遅延素子６０は、ジッタ検出回路２０およびジッタ印加回路３０の処理時間と同じ時間分の遅延量をアナログ／デジタル変換器４０に入力するサンプリングクロックに与える。

ジッタ検出回路２０は、例えば図２に示されるような構成を備えている。周波数／電圧変換回路２５は、発振器１０で発生されたサンプリングクロックが与えられると、その周波数を電圧信号に変換する。変換された電圧信号は減算回路２６において基準電圧２７と減算処理され、周波数変化分のみを表す電圧信号になる。ここで、発振器１０のサンプリングクロックの周波数を３０．７２ＭＨｚとし、この周波数（３０．７２ＭＨｚ）を中心としてジッタにより周波数が変化すると仮定した場合について考える。基準電圧２７が周波数／電圧変換した３０．７２ＭＨｚに相当する電圧とすれば、ジッタ検出回路２０の出力である検出電圧（ジッタ量）はジッタによる周波数の増減に応じて０Ｖを中心に増減する電圧となる。このように、ジッタ検出回路２０により検出されるジッタ量の例を図３に示す。横軸を時間軸として縦軸にジッタ量を周波数変化分Δｆで表す。

ジッタ印加回路３０は、例えば図４に示すような構成を備えている。タップ選択部３１は、ジッタ検出回路２０で検出されたジッタ量を表す周波数変化分Δｆが入力されると、予め設定された基準電圧（例えば、−Ｂ、−Ａ、０、Ａ、Ｂ）と比較する。周波数変化分Δｆは、その基準電圧との大小関係に応じたタップ選択信号に置き換えられ、タップ切り替え部３２に入力される。一方、アナログ／デジタル変換対象のアナログ信号は、複数の遅延素子３３の直列接続の一端に入力され、次のようにして遅延量が与えられる。直列接続された遅延素子３３の数を、例えば図のように４個（実際には多数個）とした場合、遅延出力は遅延素子の出力端子４個からそれぞれ引き出すことができる。これら遅延素子３３の各出力端子はタップ切り替え部３２の対応するタップに接続されている。各タップはタップ選択信号に応じて選択され、選択されたタップから得られる信号は、周波数変化分Δｆに応じた遅延量が与えられたアナログ／デジタル変換対象のアナログ信号となる。すなわち、アナログ／デジタル変換対象のアナログ信号は検出されたジッタ量に応じて移相処理されることになる。

次に、図１のアナログ／デジタル変換装置を用いた場合のサンプリング動作の詳細について説明する。
ジッタ成分が無い理想的なサンプリングクロックを用いた場合、アナログ／デジタル変換対象のアナログ信号は、図５に示されるように、位相変化を受けることが無いので定間隔でサンプリングされる。しかし、実際には、発振器１０から得られるサンプリングクロックにはジッタ成分が混入しやすいため、アナログ／デジタル変換器４０だけを用いた場合、アナログ／デジタル変換対象のアナログ信号はジッタ成分のあるサンプリングクロックによりサンプリングされて図６に示されるようになる。すなわち、サンプリングクロックはジッタに因りサンプリングする位相が本来の値に対して変化するので、サンプリング値は図５の場合と比較して異なった値となり、その分変換精度が劣化する。これに対し、この発明のアナログ／デジタル変換装置を適用した場合、図７に示されるように、アナログ／デジタル変換対象のアナログ信号は、検出したジッタ量に応じた遅延量が与えられてからアナログ／デジタル変換されるので、ジッタによる変換精度の劣化を補償することができる。この補償は、ジッタ印加回路３０において、アナログ／デジタル変換対象のアナログ信号に、検出されたジッタ量に応じた遅延量を加えることでなされる。その結果、アナログ／デジタル変換によって得られるサンプリング値は、ジッタが無い理想の状態における値と実質的に等しくなる。

以上のように、この実施の形態１によれば、ジッタ検出回路により、サンプリングクロックに含まれるジッタ量を検出し、ジッタ印加回路において、検出されたジッタ量に基づいた遅延量をアナログ／デジタル変換対象のアナログ信号に対して与えることで、サンプリングクロックのジッタに因りアナログ／デジタル変換器でサンプリングの位相ずれが生じないようにしたので、ジッタが存在していない理想的な状態と実質的に同じサンプリング値を得ることができ、精度の高いアナログ／デジタル変換が実現できる。

実施の形態２．
上記実施の形態１では、アナログ／デジタル変換対象となるアナログ信号の周波数帯域がサンプリングクロックの周波数の半分以下である、オーバーサンプリングの場合について述べた。この実施の形態２では、アンダーサンプリングを行う場合のアナログ／デジタル変換装置について述べる。
ここで、サンプリングクロックの周波数をｆｓ、アナログ／デジタル変換対象となるアナログ信号の周波数帯域における最も低い周波数をｆｍｉｎ、最も高い周波数をｆｍａｘとすると、
Ｎ×ｆｓ≦ｆｍｉｎ，ｆｍａｘ≦（Ｎ＋１）×ｆｓ （１）
となる信号をサンプリングクロック周波数ｆｓでサンプリングした場合、図６に示したサンプリングクロックのジッタに伴うサンプリングされる位相の変化は、Ｎ倍となる。図８はこの発明の実施の形態２によるアナログ／デジタル変換装置の構成を示すブロック回路図で、アンダーサンプリングを行う場合を考慮している。

図８において、図１と同じ構成部分に同一符号を付し、原則としてその説明は省略するものとする。この構成は、図１に対して、新たにジッタ逓倍回路５０と可変直流電圧源５５が加えられたものである。
ジッタ逓倍回路５０は、ジッタ検出回路２０の出力であるジッタ量をＮ倍に逓倍する回路である。このＮの値は可変直流電圧源５５の出力である、制御信号により可変されるようになっている。ジッタ逓倍回路５０で逓倍されたジッタ量はジッタ印加回路３０に入力される。ジッタ印加回路３０では、アナログ／デジタル変換対象のアナログ信号にＮ倍の位相の変化を与える遅延量を加えて出力する。

以上のように、実施の形態２によれば、ジッタ検出回路で検出されたジッタ量をジッタ量逓倍回路により逓倍し、ジッタ印加回路は、逓倍されたジッタ量に基づいた遅延量をアナログ／デジタル変換対象のアナログ信号に対して与えるようにしたので、アナログ／デジタル変換器で得られるサンプリング値は、ジッタが無い理想の状態における値と実質的に同等となり、アンダーサンプリングに対しても精度の高いアナログ／デジタル変換が実現できる。

実施の形態３.
図９はこの発明の実施の形態３によるデジタル／アナログ変換装置の構成を示すブロック回路図である。
図において、発振器２１０は、サンプリングクロックを発生する発振器であるが、そのサンプリングクロックにはジッタ成分が含まれる可能性があるものとする。発生されたサンプリングクロックはジッタ検出回路２２０およびデジタル／アナログ変換器２４０に入力される。ジッタ検出回路２２０は、発振器２１０で発生したサンプリングクロックに含まれるジッタ量を検出してジッタ印加回路２３０に出力する。ジッタ印加回路２３０は、デジタル／アナログ変換器２４０で変換された信号に対して、ジッタ検出回路２２０で検出されたジッタ量に基づいた遅延量で移相処理を行う。デジタル／アナログ変換器２４０は、サンプリングクロックに同期して、入力された変換対象のデジタル信号をデジタル／アナログ変換する。遅延素子２６０は、ジッタ検出回路２２０における処理時間と同じ時間分の遅延量をデジタル／アナログ変換された信号に与え、ジッタ印加回路２３０に出力する。

ここで、ジッタ検出回路２２０には、図２に示した回路２０と同一構成の回路を使用してもよい。また、ジッタ印加回路２３０は、回路構成としては図４に示した回路３０と同じもの使用できるが、移相処理される信号がデジタル／アナログ変換された信号となるため、図１０によりその動作を説明することにする。
タップ選択部２３１は、ジッタ検出回路２２０で検出されたジッタ量である周波数変化分Δｆが入力されると、予め設定された基準電圧（例えば、−Ｂ、−Ａ、０、Ａ、Ｂ）と比較する。周波数変化分Δfは、その基準電圧との大小関係応じたタップ選択信号に置き換えられ、タップ切り替え部２３２に出力される。一方、デジタル／アナログ変換された信号は、複数の遅延素子２３３からなる直列接続の一端に入力され、次のようにして遅延量が与えられる。直列接続された遅延素子２３３の数を、例えば図のように４個（実際には多数個）とした場合、遅延出力は遅延素子の出力端子４個からそれぞれ引き出すことができる。これら遅延素子２３３の各出力端子はタップ切り替え部２３２の対応するタップに接続されている。各タップはタップ選択信号に応じて選択され、選択されたタップから得られる信号は、デジタル／アナログ変換された信号に周波数変化分Δｆに応じた遅延量が与えられた信号となる。すなわち、デジタル／アナログ変換された信号は検出されたジッタ量に応じて移相処理されることになる。

次に、図９のデジタル／アナログ変換装置を用いた場合のサンプリング動作の特徴について説明する。
ジッタ成分が無い理想的なサンプリングクロックによりデジタル／アナログ変換器２４０でデジタル／アナログ変換された信号は、図１１に示されるように、位相変化を受けず定間隔でサンプリングされたステップ・パルス化アナログ波形となる。しかし、実際には、発振器２１０から得られるサンプリングクロックにはジッタ成分が混入しやすいため、そのジッタ成分のあるサンプリングクロックによりデジタル／アナログ変換された信号は、図１２に示されるようになる。すなわち、サンプリングクロックは、ジッタに伴いサンプリングする位相が本来の値に対して変化しているため、デジタル／アナログ変換によって得られたステップ・パルス化アナログ波形は、図１１のジッタが無い理想の場合と比較して歪んだ波形となる。これに対し、この発明のデジタル／アナログ変換装置を適用した場合、図１３に示されるように、デジタル／アナログ変換された信号は、位相変化分が補償されたステップ・パルス化アナログ波形となる。この補償は、デジタル／アナログ変換後の信号に、ジッタ印加回路２３０によって、ジッタ量に基づいた遅延量を加えることでなされる。その結果、デジタル／アナログ変換によって最終的に得られるアナログ値（図中、フィルタリングした信号）は、ジッタが無い理想の状態と実質的に同じ周期で得られる。

以上のように、この実施の形態３によれば、ジッタ検出回路によりサンプリングクロックに含まれるジッタ量を検出し、ジッタ印加回路において、検出されたジッタ量に基づいた遅延量をデジタル／アナログ変換後の信号に対して与えて、サンプリングクロックのジッタに因り生じたデジタル／アナログ変換後の位相ずれを補償するようにしたので、結果的に、ジッタが無い理想な状態と実質的に同じ周期でアナログ値が得られ、精度の高いデジタル／アナログ変換が実現される。

実施の形態４．
上記実施の形態３では、デジタル／アナログ変換後の信号の周波数帯域がサンプリングクロックの周波数の半分以下である、オーバーサンプリングの場合について述べた。この実施の形態４では、アンダーサンプリングを行う場合のデジタル／アナログ変換装置について述べる。
ここで、サンプリングクロックの周波数をｆｓ、デジタル／アナログ変換後の信号のエイリアシング（aliasing）成分のうち、最も低い周波数をｆ’ｍｉｎ、最も高い周波数をｆ’ｍａｘとすると、
Ｎ×ｆｓ≦ｆ’ｍｉｎ，ｆ’ｍａｘ≦（Ｎ＋１）×ｆｓ （２）
が成り立つ周波数帯域に現れるエイリアシング成分を使用する場合、そのｆ’ｍｉｎからｆ’ｍａｘの帯域は、サンプリングクロックのジッタのＮ倍の周波数で変移する。図１４は、このようなアンダーサンプリングを行う場合のデジタル／アナログ変換装置の構成を示すブロック回路図であり、デジタル／アナログ変換器の出力の高調波のエイリアシング成分をフィルタなどで抽出して使用する。

図１４において、図９と同じ構成部分に同一符号を付し、原則としてその説明は省略するものとする。この構成は、図９に対して、新たにジッタ逓倍回路２５０と可変直流電圧源２５５が加えられたものである。
ジッタ逓倍回路２５０は、ジッタ検出回路２２０の出力であるジッタ量をＮ倍に逓倍する回路であり、Ｎの値は可変直流電圧源２５５の出力である制御信号により可変されるようになっている。ジッタ逓倍回路２５０で逓倍されたジッタ量はジッタ印加回路２３０に入力される。ジッタ印加回路２３０では、デジタル／アナログ変換された信号にＮ倍のジッタ量に基づいた遅延量を与えてジッタに因る位相変化を補償する。

以上のように、この実施の形態４によれば、ジッタ量逓倍回路により、検出されたジッタ量を逓倍し、ジッタ印加回路において、逓倍されたジッタ量に基づいた遅延量をデジタル／アナログ変換後の信号に対して与えサンプリングクロックのジッタに因り生じた位相ずれを補償するようにしたので、アンダーサンプリングの場合においても、ジッタが無い理想の状態と実質的に同じ周期でアナログ値が得られ、精度の高いデジタル／アナログ変換が実現される。

以上のように、この発明に係るアナログ／デジタル変換装置およびデジタル／アナログ変換装置は、ジッタ成分を含むサンプリングクロックによる変換精度の劣化を防止することができるので、無線通信装置や計測器などのアナログ／デジタル変換やデジタル／アナログ変換に適用して有効である。

Claims (10)

1. アナログ信号をアナログ／デジタル変換するアナログ／デジタル変換器と、
   前記アナログ／デジタル変換器でアナログ信号をサンプリングするのに用いるサンプリングクロックを発生する発振器と、
   前記発生されたサンプリングクロックに含まれるジッタ量を検出するジッタ検出回路と、
   サンプリングクロックのジッタに因り前記アナログ／デジタル変換器でサンプリングの位相ずれが生じないように、前記検出されたジッタ量に基づいた遅延量をアナログ／デジタル変換対象のアナログ信号に対して与えるジッタ印加回路とを備えたことを特徴とするアナログ／デジタル変換装置。
2. ジッタ検出回路およびジッタ印加回路の処理時間と同じ時間の遅延量を、アナログ／デジタル変換器に入力するサンプリングクロックに与える遅延素子を備えたことを特徴とする請求項１記載のアナログ／デジタル変換装置。
3. ジッタ検出回路で検出されたジッタ量を逓倍するジッタ量逓倍回路
   を備え、
   ジッタ印加回路は、前記逓倍されたジッタ量に基づいた遅延量をアナログ／デジタル変換対象のアナログ信号に対して与えることを特徴とする請求項１記載のアナログ／デジタル変換装置。
4. ジッタ量逓倍回路は、逓倍量が制御信号により可変されるようにしたことを特徴とする請求項３記載のアナログ／デジタル変換装置。
5. ジッタ検出回路、ジッタ印加回路およびジッタ量逓倍回路の処理時間と同じ時間の遅延量を、アナログ／デジタル変換器に入力するサンプリングクロックに与える遅延素子を備えたことを特徴とする請求項３記載のアナログ／デジタル変換装置。
6. デジタル信号をデジタル／アナログ変換するデジタル／アナログ変換器と、
   前記デジタル／アナログ変換器で同期を取るのに用いるサンプリングクロックを発生する発振器と、
   前記発生されたサンプリングクロックに含まれるジッタ量を検出するジッタ検出回路と、
   サンプリングクロックのジッタに因りデジタル／アナログ変換後の信号に生じた位相ずれを補償するように、前記検出されたジッタ量に基づいた遅延量を前記デジタル／アナログ変換後の信号に対して与えるジッタ印加回路とを備えたことを特徴とするデジタル／アナログ変換装置。
7. ジッタ検出回路およびジッタ印加回路の処理時間と同じ時間の遅延量を、前記ジッタ印加回路に入力するデジタル／アナログ変換後の信号に与える遅延素子を備えたことを特徴とする請求項６記載のデジタル／アナログ変換装置。
8. ジッタ検出回路より検出されたジッタ量を逓倍するジッタ量逓倍回路
   を備え、
   ジッタ印加回路は、前記逓倍されたジッタ量に基づいた遅延量をデジタル／アナログ変換後の信号に対して与えることを特徴とする請求項６記載のデジタル／アナログ変換装置。
9. ジッタ量逓倍回路は、逓倍量が制御信号により可変されることを特徴とする、請求項８記載のデジタル／アナログ変換装置。
10. ジッタ検出回路、ジッタ量逓倍回路およびジッタ印加回路の処理時間と同じ時間の遅延量を、前記ジッタ印加回路に入力するデジタル／アナログ変換後の信号に与える遅延素子を備えたことを特徴とする請求項８記載のデジタル／アナログ変換装置。
    

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