JP2011078004A - ジッタ推定方法 - Google Patents
ジッタ推定方法 Download PDFInfo
- Publication number
- JP2011078004A JP2011078004A JP2009229670A JP2009229670A JP2011078004A JP 2011078004 A JP2011078004 A JP 2011078004A JP 2009229670 A JP2009229670 A JP 2009229670A JP 2009229670 A JP2009229670 A JP 2009229670A JP 2011078004 A JP2011078004 A JP 2011078004A
- Authority
- JP
- Japan
- Prior art keywords
- jitter
- clock
- signal
- conversion
- sampling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
【課題】A/D変換回路に用いられるサンプリングクロックのジッタ値を求める。
【解決手段】サンプリングクロックを用いるA/D変換器において、サンプリングクロックに含まれるジッタを推定する推定方法であり、第1のサンプリングクロックを用いて、A/D変換器によりジッタ推定用信号をA/D変換して第1のディジタル信号を取得し、次に、第2のサンプリングクロックを用いて、A/D変換器によりジッタ推定用信号をA/D変換して第2のディジタル信号を取得し、第1のディジタル信号を基準として、第2のディジタル信号を比較することで、第2のサンプリングクロックに含まれるジッタを推定するジッタ推定方法。
【選択図】図1
【解決手段】サンプリングクロックを用いるA/D変換器において、サンプリングクロックに含まれるジッタを推定する推定方法であり、第1のサンプリングクロックを用いて、A/D変換器によりジッタ推定用信号をA/D変換して第1のディジタル信号を取得し、次に、第2のサンプリングクロックを用いて、A/D変換器によりジッタ推定用信号をA/D変換して第2のディジタル信号を取得し、第1のディジタル信号を基準として、第2のディジタル信号を比較することで、第2のサンプリングクロックに含まれるジッタを推定するジッタ推定方法。
【選択図】図1
Description
この発明は、サンプリングクロックを用いるA/D変換回路に対して、当該サンプリングクロックに含まれるジッタ値を求めるジッタ推定方法に関する。
従来から、クロック信号を用いた電子機器装置において、クロック信号に含まれるジッタによって、電子機器装置の性能が低下することが知られている。このため、電子機器装置のクロック信号に含まれるジッタに基づく性能低下を改善する多くの技術が存在する。
特許文献1は、クロック信号を用いた液晶表示装置において、クロック信号のジッタにより、表示画像に滲み、ゆらぎ等が発生することを防止する技術が開示されている。
しかし、特許文献1の従来技術は、液晶表示装置のジッタに基づく表示画像の滲み、ゆらぎを解消するものであり、A/D変換回路のサンプリングクロックのジッタ値をどのように求めるかが判らない。
本発明は、A/D変換回路に用いられるサンプリングクロックのジッタ値を求めることを目的とする。
本発明は、A/D変換回路に用いられるサンプリングクロックのジッタ値を求めることを目的とする。
課題を解決する一実施形態は、
サンプリングクロックを用いるA/D変換器において、前記サンプリングクロックに含まれるジッタを推定する推定方法であり、
第1のサンプリングクロックを用いて、前記A/D変換器によりジッタ推定用信号をA/D変換して第1のディジタル信号を取得し、
前記第1のサンプリングクロックとは異なる第2のサンプリングクロックを用いて、前記A/D変換器によりジッタ推定用信号をA/D変換して第2のディジタル信号を取得し、
前記第1のディジタル信号を基準として、前記第2のディジタル信号を比較することで、前記第2のサンプリングクロックに含まれるジッタを推定することを特徴とするジッタ推定方法である。
サンプリングクロックを用いるA/D変換器において、前記サンプリングクロックに含まれるジッタを推定する推定方法であり、
第1のサンプリングクロックを用いて、前記A/D変換器によりジッタ推定用信号をA/D変換して第1のディジタル信号を取得し、
前記第1のサンプリングクロックとは異なる第2のサンプリングクロックを用いて、前記A/D変換器によりジッタ推定用信号をA/D変換して第2のディジタル信号を取得し、
前記第1のディジタル信号を基準として、前記第2のディジタル信号を比較することで、前記第2のサンプリングクロックに含まれるジッタを推定することを特徴とするジッタ推定方法である。
A/D変換器に供給するサンプリングクロックのジッタを原因とするA/D変換における精度劣化をディジタル信号処理により低減し、A/D変換の精度を向上させる。
以下、この発明の実施の形態について図面を参照して詳細に説明する。
本発明の一実施形態に係るA/D変換回路を図1を用いて、以下に説明する。A/D変換回路1は、与えられるアナログ信号(A/D変換の対象となる信号)をディジタル信号に変換するA/D変換部11と、一例として正弦波等の発振器12と、クロック素子13と、A/D変換部11の出力をジッタ補正するジッタ補正部14を有している。A/D変換部11は、アナログ入力信号のA/D変換後の出力をジッタ補正部14の補正部22に供給する。また、正弦波等の発振器12は、ジッタ推定用の信号をA/D変換部11に供給する。また、A/D変換部11は、ジッタ推定用信号のA/D変換後の信号をジッタ補正部14の推定部23に供給する。
本発明の一実施形態に係るA/D変換回路を図1を用いて、以下に説明する。A/D変換回路1は、与えられるアナログ信号(A/D変換の対象となる信号)をディジタル信号に変換するA/D変換部11と、一例として正弦波等の発振器12と、クロック素子13と、A/D変換部11の出力をジッタ補正するジッタ補正部14を有している。A/D変換部11は、アナログ入力信号のA/D変換後の出力をジッタ補正部14の補正部22に供給する。また、正弦波等の発振器12は、ジッタ推定用の信号をA/D変換部11に供給する。また、A/D変換部11は、ジッタ推定用信号のA/D変換後の信号をジッタ補正部14の推定部23に供給する。
このA/D変換回路1は、出荷時に工場等で図2に示すように、接続されているクロック素子13よりも高性能なクロック発振器21から、A/D変換部11に内蔵するスイッチ部15にクロックを供給する。また、ジッタ補正部14は、ジッタ補正を行なう補正部22と、ジッタ値を推定する推定部23と、推定部23に内蔵されているジッタ推定用信号のA/D変換結果(ジッタ推定用信号の時間関数)を格納するメモリ24を有している。
最初に、サンプリングクロックのジッタによるA/D変換の精度劣化について図3を用いて説明する。入力信号として振幅A、周波数fの正弦波(式1)について考えると、サンプリングクロックのジッタによる振幅誤差は信号関数の導関数(式2)として表すことができる。
v(t)=Asin(2πft) (1)
dv(t)/dt=A2πfcos(2πft) (2)
サンプリングクロックのジッタによるサンプリング誤差が最大になるのは(式2)の余弦関数が“1”になるとき、つまり、t=0である。
dv(t)/dt=A2πfcos(2πft) (2)
サンプリングクロックのジッタによるサンプリング誤差が最大になるのは(式2)の余弦関数が“1”になるとき、つまり、t=0である。
このようなサンプリングクロックのジッタによるA/D変換の精度劣化対策として、高価な低ジッタクロック源(水晶発振器、高性能PLL(Phase Lock Loop))や、クロックの近傍を除いた広帯域位相ノイズを低減するフィルタ回路を用い、A/D変換前のサンプリングクロックのジッタを低減する対策が知られている。しかしながら、低ジッタクロック源は高価であり、一般に、A/D変換回路1に実装することはコスト高や実装面積の増大を招くため、現実的ではない。
本実施形態では、図2で示すように、高性能な低ジッタクロック発信器をA/D変換回路1に実装するのではなく、工場において出荷時にA/D変換回路1に高性能な低ジッタクロック発信器21を接続して、この高性能な低ジッタクロック発信器12によるジッタのないサンプリングクロックにより取得した同じジッタ推定用信号のA/D変換結果をメモリに格納しておく。そして、A/D変換部11の1つのチャンネル(例えば0ch)にジッタ推定用信号(シングルトーン信号)を入力し、メモリに格納されたA/D変換結果と比較することにより、サンプリングクロックのジッタを推定するものである。
A/D変換器の1つのチャンネル(例えば0ch)にジッタ推定用信号(シングルトーン信号)を入力しそのA/D変換結果と、あらかじめジッタのないサンプリングクロックにて取得しておいた同じジッタ推定用信号のA/D変換結果を比較することにより、サンプリングクロックのジッタを推定する。この推定されたジッタを用い、ジッタ補正部において、本来A/D変換したい信号(例えば1ch)のA/D変換結果に対し、ディジタル信号処理によりジッタによる精度劣化を低減する処理を実施することができる。
すなわち、ジッタ補正部14の処理は、実際にサンプリングされたタイミングから、推定されたジッタの分だけ時間軸上を移動した理想サンプリングタイミングにおける補正サンプリング点を算出するものである。この処理には一般的な補間処理が適用でき、補間された点の中から、補正サンプリング点を摘出し、補正後のサンプリング点として出力する。
次に、図4のフローチャートを用いて、具体的なジッタの求め方、補正の仕方を以下に詳細に説明する。この実施形態では、ADC分解能14ビット、フルスケール2Vpp、200MSPS、fin100MHzまで、ジッタ推定用信号100MHzシングルトーンを用いた場合を例にとって説明する。
最初に、図2に示すように工場においてジッタ推定時に比較対象となるジッタ推定用信号のリファレンスとなるデータを取得する(ステップS11)。
この方法(図5)の一つは、図2に示すように、A/D変換回路1のA/D変換部11の内蔵するスイッチ部15のサンプリングクロックの経路を外部クロック入力に切り換え、高性能なクロック発振器21からジッタのないサンプリングクロックと、発振器12のPLLによって位相が調整され、最大振幅がサンプリングされるように外部クロックに同期する基板上に実装したジッタ推定用の信号をA/D変換部11に供給し、そのA/D変換結果の最大値と最小値から図5に示すように振幅Aを算出する。
この方法(図5)の一つは、図2に示すように、A/D変換回路1のA/D変換部11の内蔵するスイッチ部15のサンプリングクロックの経路を外部クロック入力に切り換え、高性能なクロック発振器21からジッタのないサンプリングクロックと、発振器12のPLLによって位相が調整され、最大振幅がサンプリングされるように外部クロックに同期する基板上に実装したジッタ推定用の信号をA/D変換部11に供給し、そのA/D変換結果の最大値と最小値から図5に示すように振幅Aを算出する。
もう一つの方法(図6)は、同様に図2に示すようにA/D変換回路1のA/D変換部11の内蔵するスイッチ部15のサンプリングクロックの経路を外部クロック入力に切り換え、高性能なクロック発振器21からジッタのないサンプリングクロックと、基板上に実装したジッタ推定用の信号をA/D変換部11に供給する。そして、外部から供給するジッタのないクロックの位相を変化させ、ジッタ推定用信号の各周期に対する実サンプリングタイミングをずらすことにより、波形の最大値と最小値をサンプリングする。そのA/D変換結果の最大値と最小値から振幅Aを算出する。
得られた振幅Aを用いて、ジッタ推定用信号の時間関数を(式5)とする。
v(t)=Asin(2πft) (5)
この式(5)をジッタ補正部14の推定部23のメモリ24に格納し、再度調整を行う時までこの式を保持する。
v(t)=Asin(2πft) (5)
この式(5)をジッタ補正部14の推定部23のメモリ24に格納し、再度調整を行う時までこの式を保持する。
次に、スイッチ部15のA/D変換部11に供給するサンプリングクロックの経路を基板上に実装した内部クロック入力に切り換え、PLLによって位相が調整され、振幅0付近(位相nπ付近(n=0.1.2...))がサンプリングされるように内部クロックに同期するジッタ推定用信号とともに、本来A/D変換を行いたい信号をA/D変換部11に入力し、図7に示すように、A/D変換を実施する(ステップS12)。
また、同時にPLLからπ/2だけ位相を進めた100MHzをジッタ補正部14へ送出する。このうちジッタ推定用信号のA/D変換結果をあらかじめ取得しておいた変換結果から算出した上述した時間関数(式5)と比較することにより、サンプリングクロックのジッタを算出する。
初めに、推定部23は、実サンプリングされたデータから基準となる値を選び出し(例えば最初のデータ)、その値を(式6)のv(t)に代入し、前記時間関数で同じ値がとれるタイミングtを算出する。このタイミングを図8に示すように基準点t0とする(ステップS13)。
フルスケール2Vpp、14bitADCで100MHzの正弦波をサンプリングした場合、時間領域の最小分解能は194fsとなる。
量子化間隔122uVより、1LSBに対応する時間分解能は、
dt=122×10−6/(2π×100×106)=194[fs]
この時間分解能はADCの量子化間隔、つまり分解能に制限される。
量子化間隔122uVより、1LSBに対応する時間分解能は、
dt=122×10−6/(2π×100×106)=194[fs]
この時間分解能はADCの量子化間隔、つまり分解能に制限される。
次に、推定部23は、上記した基準点t0から理想サンプリングタイミングを算出する。今、サンプリング周波数が200MHzなので、サンプリング周期は5nsである。よって、基準点t0を基準とした次の理想サンプリングタイミングt1は、(式7)のn=1のときである。つまり、t1=5.1nsとなる。
tn=t0+5×10−6×n (n=1,2,3…) (7)
次に、推定部23は、基準点t0の次の実サンプリングタイミングt1’までの経過時間を算出する。実サンプリングタイミングt1’における値を(式6)に代入し、t1’を算出する。このt1’とt1の差分がジッタ(式8)である。
tn=t0+5×10−6×n (n=1,2,3…) (7)
次に、推定部23は、基準点t0の次の実サンプリングタイミングt1’までの経過時間を算出する。実サンプリングタイミングt1’における値を(式6)に代入し、t1’を算出する。このt1’とt1の差分がジッタ(式8)である。
Jitter_t1=t1’−t1 (8)
例として、図8に示すように、あるジッタにより理想サンプリングタイミングからタイミングがずれ、振幅誤差が−600uVとなった場合について考える。このときの振幅は
v(t1’)=sin(2π×100MHz×5.1×10−9)−600×10−6
=−0.0633905195...[V] (9)
が量子化され丸め込まれた値−0.0633544922...[V]となる。
これを(式6)に代入すると、−100.8993810904...[ps]を得る。これにアークサインの角度を考慮し(式10)となる。
例として、図8に示すように、あるジッタにより理想サンプリングタイミングからタイミングがずれ、振幅誤差が−600uVとなった場合について考える。このときの振幅は
v(t1’)=sin(2π×100MHz×5.1×10−9)−600×10−6
=−0.0633905195...[V] (9)
が量子化され丸め込まれた値−0.0633544922...[V]となる。
これを(式6)に代入すると、−100.8993810904...[ps]を得る。これにアークサインの角度を考慮し(式10)となる。
t1’=10000/2−(−100.8993810904)
=5100.8993810904...[ps] (10)
したがって、t1のジッタは、理想サンプリングタイミング5.1nsとの差であり、
Jitter_t1=t1’−t1=5100.8993810904[ps]−5.1[ns]=0.8993810904...[ps]
となる。ここで、量子化による真値との差は0.0574547828...[ps]である(ステップS16)。
=5100.8993810904...[ps] (10)
したがって、t1のジッタは、理想サンプリングタイミング5.1nsとの差であり、
Jitter_t1=t1’−t1=5100.8993810904[ps]−5.1[ns]=0.8993810904...[ps]
となる。ここで、量子化による真値との差は0.0574547828...[ps]である(ステップS16)。
さらに、推定部23は、次の理想サンプリングタイミングt2は(式7)のn=2のときなので、実サンプリングにおける値を(式6)に代入し、t2’を算出する。これらを上記のJitter_t1と同様に計算し、Jitter_t2=t1−t2を得る。
以上の要領で、推定部23は、各実サンプリングタイミングの理想サンプリングタイミングに対するジッタを算出する。
次に、図9に示すように、補正部22は、本来A/D変換したい信号の実サンプリングデータに対してX倍インターポレーション(0挿入補間)を行い、実サンプリングポイントの間を補完処理する。ここで、X倍インターポレーションとしているのは、入力波形一周期に対して8ポイント以上のデータがないと、補間を行った時の精度が悪いためである。このインターポレーション後のデータ列に対してスプライン補間を実施し、実サンプリングタイミングから、推定されたジッタ分だけ時間軸上を移動した理想サンプリングタイミングにおける補正後の振幅とし、データクロックとともに後段に出力する(ステップS17)。
次に、図9に示すように、補正部22は、本来A/D変換したい信号の実サンプリングデータに対してX倍インターポレーション(0挿入補間)を行い、実サンプリングポイントの間を補完処理する。ここで、X倍インターポレーションとしているのは、入力波形一周期に対して8ポイント以上のデータがないと、補間を行った時の精度が悪いためである。このインターポレーション後のデータ列に対してスプライン補間を実施し、実サンプリングタイミングから、推定されたジッタ分だけ時間軸上を移動した理想サンプリングタイミングにおける補正後の振幅とし、データクロックとともに後段に出力する(ステップS17)。
ここでは簡単のために、本来、A/D変換したい信号を50MHzの正弦波として説明する。200MSPSで50MHzの正弦波をサンプリングした場合、一周期に対して4点を得る。この点列に対して2倍インターポレーションを行い、データ数を2倍にし、入力波形一周期に対して8点を得る。このデータ列に対してスプライン補間処理を実施し、実サンプリングタイミングからジッタ分だけ時間軸上を移動した点の値を算出する。
基準点t0と、理想サンプリングタイミングから1ps遅れたサンプリングタイミングt1’間で2倍インターポレーションを行った場合、図9で示すように、補間されたポイント時間は(t0+t1’)/2である。ジッタが含まれるポイントからインターポレーションでデータを増やしているので、増えたポイントにもジッタが含まれており、理想サンプリングタイミングに対するジッタが各点にも含まれる。補正部22は、これらのジッタを考慮し、スプライン補間をすることで実サンプリングから、推定されたジッタ分だけ時間軸上を移動した点を理想サンプリングにおける補正後の振幅とし、データクロックとともに後段に出力する。ジッタ補正部14は、実装においては、例えばDSP(Digital Signal Processor)にて実現される。
以上、本発明の一実施形態によれば、A/D変換回路において、供給するサンプリングクロックのジッタを検出し、ジッタを原因とするA/D変換における精度劣化をディジタル信号処理により低減し、A/D変換の精度を向上させることができる。
以上記載した様々な実施形態は複数同時に実施することが可能であり、これらの記載により、当業者は本発明を実現することができるが、更にこれらの実施形態の様々な変形例を思いつくことが当業者によって容易であり、発明的な能力をもたなくとも様々な実施形態へと適用することが可能である。従って、本発明は、開示された原理と新規な特徴に矛盾しない広範な範囲に及ぶものであり、上述した実施形態に限定されるものではない。
以上記載した様々な実施形態は複数同時に実施することが可能であり、これらの記載により、当業者は本発明を実現することができるが、更にこれらの実施形態の様々な変形例を思いつくことが当業者によって容易であり、発明的な能力をもたなくとも様々な実施形態へと適用することが可能である。従って、本発明は、開示された原理と新規な特徴に矛盾しない広範な範囲に及ぶものであり、上述した実施形態に限定されるものではない。
なお、次に、本発明の一実施形態に係る従属請求項の一例を以下に示す。
請求項1記載のジッタ推定方法を用いてジッタ推定を行い、A/D変換後の実サンプリングデータ列に対して、必要に応じてX倍インターポレーション(0挿入補間)を行い、入力信号に含まれる最高周波数の1周期に対して8ポイント以上のデータを得てから、補間により前記推定したジッタ分だけ時間軸上を移動したポイントの値を算出することによりジッタ補正を行なうことを特徴とするジッタ補正方法。
請求項1記載のジッタ推定方法を用いてジッタ推定を行い、A/D変換後の実サンプリングデータ列に対して、必要に応じてX倍インターポレーション(0挿入補間)を行い、入力信号に含まれる最高周波数の1周期に対して8ポイント以上のデータを得てから、補間により前記推定したジッタ分だけ時間軸上を移動したポイントの値を算出することによりジッタ補正を行なうことを特徴とするジッタ補正方法。
1…A/D変換回路、11…A/D変換部、12…発振器、13…クロック素子、14…ジッタ補正部、15…スイッチ部、21…高性能なクロック発振器、22…補正部、23…推定部、24…メモリ。
Claims (1)
- サンプリングクロックを用いるA/D変換器において、前記サンプリングクロックに含まれるジッタを推定する推定方法であり、
第1のサンプリングクロックを用いて、前記A/D変換器によりジッタ推定用信号をA/D変換して第1のディジタル信号を取得し、
前記第1のサンプリングクロックとは異なる第2のサンプリングクロックを用いて、前記A/D変換器によりジッタ推定用信号をA/D変換して第2のディジタル信号を取得し、
前記第1のディジタル信号を基準として、前記第2のディジタル信号を比較することで、前記第2のサンプリングクロックに含まれるジッタを推定することを特徴とするジッタ推定方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009229670A JP2011078004A (ja) | 2009-10-01 | 2009-10-01 | ジッタ推定方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009229670A JP2011078004A (ja) | 2009-10-01 | 2009-10-01 | ジッタ推定方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011078004A true JP2011078004A (ja) | 2011-04-14 |
Family
ID=44021451
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009229670A Withdrawn JP2011078004A (ja) | 2009-10-01 | 2009-10-01 | ジッタ推定方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011078004A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016008972A (ja) * | 2014-06-24 | 2016-01-18 | テクトロニクス・インコーポレイテッドTektronix,Inc. | 試験測定装置及びノイズ低減方法 |
-
2009
- 2009-10-01 JP JP2009229670A patent/JP2011078004A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016008972A (ja) * | 2014-06-24 | 2016-01-18 | テクトロニクス・インコーポレイテッドTektronix,Inc. | 試験測定装置及びノイズ低減方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8203472B2 (en) | Compensation of clock jitter in analog-digital converter applications | |
US9281834B1 (en) | N-path interleaving analog-to-digital converter (ADC) with offset gain and timing mismatch calibration | |
US7148828B2 (en) | System and method for timing calibration of time-interleaved data converters | |
US7808408B2 (en) | Minimizing adverse effects of skew between two analog-to-digital converters | |
US20060012505A1 (en) | Adc background calibration timing | |
JP4648380B2 (ja) | 分数周波数シンセサイザ | |
JP2008244576A (ja) | アナログ・デジタル(ad)変換器及びアナログ・デジタル変換方法 | |
US20100134335A1 (en) | Apparatus for compensating for error of time-to-digital converter | |
TW200835162A (en) | Digitally controlled analog frequency synthesizer | |
JP4650790B2 (ja) | 標本化装置 | |
JP4451486B2 (ja) | アナログ/デジタル変換装置およびデジタル/アナログ変換装置 | |
TWI263407B (en) | Digitizing device, waveform generating device, converting method, waveform generating method and recording medium for recording a program thereof | |
JPWO2007099917A1 (ja) | 測定装置、測定方法、試験装置、試験方法、及び電子デバイス | |
WO2010047005A1 (ja) | デジタルpll回路及び通信装置 | |
JP2011078004A (ja) | ジッタ推定方法 | |
US20110164702A1 (en) | Polar transmitter | |
JP2012054720A (ja) | 受信回路 | |
TWI777418B (zh) | 用以將信號在數位與類比間轉換之電路及方法、測試設備以及電腦程式 | |
JP4132714B2 (ja) | 映像信号サンプリング装置、表示装置、及び映像信号サンプリング方法 | |
JP4752424B2 (ja) | 標本化装置 | |
JP7503100B2 (ja) | 位相ノイズ影響除去用の補正システムとそれを含むアナログ・デジタル変換装置 | |
US20240137034A1 (en) | Time-interleaved adc skew correction | |
JP4972907B2 (ja) | ドットクロック再生回路 | |
CN113162622B (zh) | 模拟数字转换器装置以及时脉偏斜校正方法 | |
JP4606112B2 (ja) | 等間隔パルス列生成装置および生成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20121204 |