JP2011078004A - ジッタ推定方法 - Google Patents

Abstract

【課題】Ａ／Ｄ変換回路に用いられるサンプリングクロックのジッタ値を求める。
【解決手段】サンプリングクロックを用いるＡ／Ｄ変換器において、サンプリングクロックに含まれるジッタを推定する推定方法であり、第１のサンプリングクロックを用いて、Ａ／Ｄ変換器によりジッタ推定用信号をＡ／Ｄ変換して第１のディジタル信号を取得し、次に、第２のサンプリングクロックを用いて、Ａ／Ｄ変換器によりジッタ推定用信号をＡ／Ｄ変換して第２のディジタル信号を取得し、第1のディジタル信号を基準として、第２のディジタル信号を比較することで、第２のサンプリングクロックに含まれるジッタを推定するジッタ推定方法。
【選択図】図１

Description

この発明は、サンプリングクロックを用いるＡ／Ｄ変換回路に対して、当該サンプリングクロックに含まれるジッタ値を求めるジッタ推定方法に関する。

従来から、クロック信号を用いた電子機器装置において、クロック信号に含まれるジッタによって、電子機器装置の性能が低下することが知られている。このため、電子機器装置のクロック信号に含まれるジッタに基づく性能低下を改善する多くの技術が存在する。

特許文献１は、クロック信号を用いた液晶表示装置において、クロック信号のジッタにより、表示画像に滲み、ゆらぎ等が発生することを防止する技術が開示されている。

特開平１０−１３３６３２号公報

しかし、特許文献１の従来技術は、液晶表示装置のジッタに基づく表示画像の滲み、ゆらぎを解消するものであり、Ａ／Ｄ変換回路のサンプリングクロックのジッタ値をどのように求めるかが判らない。
本発明は、Ａ／Ｄ変換回路に用いられるサンプリングクロックのジッタ値を求めることを目的とする。

課題を解決する一実施形態は、
サンプリングクロックを用いるＡ／Ｄ変換器において、前記サンプリングクロックに含まれるジッタを推定する推定方法であり、
第１のサンプリングクロックを用いて、前記Ａ／Ｄ変換器によりジッタ推定用信号をＡ／Ｄ変換して第１のディジタル信号を取得し、
前記第１のサンプリングクロックとは異なる第２のサンプリングクロックを用いて、前記Ａ／Ｄ変換器によりジッタ推定用信号をＡ／Ｄ変換して第２のディジタル信号を取得し、
前記第1のディジタル信号を基準として、前記第２のディジタル信号を比較することで、前記第２のサンプリングクロックに含まれるジッタを推定することを特徴とするジッタ推定方法である。

Ａ／Ｄ変換器に供給するサンプリングクロックのジッタを原因とするＡ／Ｄ変換における精度劣化をディジタル信号処理により低減し、Ａ／Ｄ変換の精度を向上させる。

本発明の一実施形態に係るＡ／Ｄ変換回路の構成の一例を示すブロック図。 同じくＡ／Ｄ変換回路の工場出荷時のサンプリングデータの供給処理の一例を示す説明図。 同じくＡ／Ｄ変換回路のジッタ値に基づくデジタルデータ補正処理の一例を示すタイミングチャート。 同じくＡ／Ｄ変換回路の理想サンプリングタイミングと実サンプリングタイミングの違いを説明するグラフ。 同じくＡ／Ｄ変換回路のジッタ推定用信号の振幅検出方法の一例を示すグラフ。 同じくＡ／Ｄ変換回路の第２のジッタ推定用信号の振幅検出方法の一例を示すグラフ。 同じくＡ／Ｄ変換回路の実サンプリングにおける基準点位置検出方法の一例を示すグラフ。 同じくＡ／Ｄ変換回路の振幅誤差からのジッタ推定方法の一例を示すグラフ。 同じくＡ／Ｄ変換回路の補間処理を用いたジッタ補正の一例を示すグラフ。

以下、この発明の実施の形態について図面を参照して詳細に説明する。
本発明の一実施形態に係るＡ／Ｄ変換回路を図１を用いて、以下に説明する。Ａ／Ｄ変換回路１は、与えられるアナログ信号（Ａ／Ｄ変換の対象となる信号）をディジタル信号に変換するＡ／Ｄ変換部１１と、一例として正弦波等の発振器１２と、クロック素子１３と、Ａ／Ｄ変換部１１の出力をジッタ補正するジッタ補正部１４を有している。Ａ／Ｄ変換部１１は、アナログ入力信号のＡ／Ｄ変換後の出力をジッタ補正部１４の補正部２２に供給する。また、正弦波等の発振器１２は、ジッタ推定用の信号をＡ／Ｄ変換部１１に供給する。また、Ａ／Ｄ変換部１１は、ジッタ推定用信号のＡ／Ｄ変換後の信号をジッタ補正部１４の推定部２３に供給する。

このＡ／Ｄ変換回路１は、出荷時に工場等で図２に示すように、接続されているクロック素子１３よりも高性能なクロック発振器２１から、Ａ／Ｄ変換部１１に内蔵するスイッチ部１５にクロックを供給する。また、ジッタ補正部１４は、ジッタ補正を行なう補正部２２と、ジッタ値を推定する推定部２３と、推定部２３に内蔵されているジッタ推定用信号のＡ／Ｄ変換結果（ジッタ推定用信号の時間関数）を格納するメモリ２４を有している。

最初に、サンプリングクロックのジッタによるＡ／Ｄ変換の精度劣化について図３を用いて説明する。入力信号として振幅Ａ、周波数ｆの正弦波（式１）について考えると、サンプリングクロックのジッタによる振幅誤差は信号関数の導関数（式２）として表すことができる。

ｖ（ｔ）＝Ａｓｉｎ（２πｆｔ） （１）
ｄｖ（ｔ）／ｄｔ＝Ａ２πｆｃｏｓ（２πｆｔ） （２）
サンプリングクロックのジッタによるサンプリング誤差が最大になるのは（式２）の余弦関数が“１”になるとき、つまり、ｔ＝０である。

ｄｖ（ｔ）＝Ａ２πｆｄｔ （４）
（式４）が示すように、振幅誤差ｄｖ（ｔ）は入力信号の振幅Ａと周波数ｆ、サンプリングクロックのジッタｄｔに比例して増大する。

このようなサンプリングクロックのジッタによるＡ／Ｄ変換の精度劣化対策として、高価な低ジッタクロック源（水晶発振器、高性能ＰＬＬ（Phase Lock Loop））や、クロックの近傍を除いた広帯域位相ノイズを低減するフィルタ回路を用い、Ａ／Ｄ変換前のサンプリングクロックのジッタを低減する対策が知られている。しかしながら、低ジッタクロック源は高価であり、一般に、Ａ／Ｄ変換回路１に実装することはコスト高や実装面積の増大を招くため、現実的ではない。

本実施形態では、図２で示すように、高性能な低ジッタクロック発信器をＡ／Ｄ変換回路１に実装するのではなく、工場において出荷時にＡ／Ｄ変換回路１に高性能な低ジッタクロック発信器２１を接続して、この高性能な低ジッタクロック発信器１２によるジッタのないサンプリングクロックにより取得した同じジッタ推定用信号のＡ／Ｄ変換結果をメモリに格納しておく。そして、Ａ／Ｄ変換部１１の１つのチャンネル（例えば０ｃｈ）にジッタ推定用信号（シングルトーン信号）を入力し、メモリに格納されたＡ／Ｄ変換結果と比較することにより、サンプリングクロックのジッタを推定するものである。

Ａ／Ｄ変換器の１つのチャンネル（例えば０ｃｈ）にジッタ推定用信号（シングルトーン信号）を入力しそのＡ／Ｄ変換結果と、あらかじめジッタのないサンプリングクロックにて取得しておいた同じジッタ推定用信号のＡ／Ｄ変換結果を比較することにより、サンプリングクロックのジッタを推定する。この推定されたジッタを用い、ジッタ補正部において、本来Ａ／Ｄ変換したい信号（例えば１ｃｈ）のＡ／Ｄ変換結果に対し、ディジタル信号処理によりジッタによる精度劣化を低減する処理を実施することができる。

すなわち、ジッタ補正部１４の処理は、実際にサンプリングされたタイミングから、推定されたジッタの分だけ時間軸上を移動した理想サンプリングタイミングにおける補正サンプリング点を算出するものである。この処理には一般的な補間処理が適用でき、補間された点の中から、補正サンプリング点を摘出し、補正後のサンプリング点として出力する。

次に、図４のフローチャートを用いて、具体的なジッタの求め方、補正の仕方を以下に詳細に説明する。この実施形態では、ＡＤＣ分解能１４ビット、フルスケール２Ｖｐｐ、２００ＭＳＰＳ、ｆｉｎ１００ＭＨｚまで、ジッタ推定用信号１００ＭＨｚシングルトーンを用いた場合を例にとって説明する。

最初に、図２に示すように工場においてジッタ推定時に比較対象となるジッタ推定用信号のリファレンスとなるデータを取得する（ステップＳ１１）。
この方法（図５）の一つは、図２に示すように、Ａ／Ｄ変換回路１のＡ／Ｄ変換部１１の内蔵するスイッチ部１５のサンプリングクロックの経路を外部クロック入力に切り換え、高性能なクロック発振器２１からジッタのないサンプリングクロックと、発振器１２のＰＬＬによって位相が調整され、最大振幅がサンプリングされるように外部クロックに同期する基板上に実装したジッタ推定用の信号をＡ／Ｄ変換部１１に供給し、そのＡ／Ｄ変換結果の最大値と最小値から図５に示すように振幅Ａを算出する。

もう一つの方法（図６）は、同様に図２に示すようにＡ／Ｄ変換回路１のＡ／Ｄ変換部１１の内蔵するスイッチ部１５のサンプリングクロックの経路を外部クロック入力に切り換え、高性能なクロック発振器２１からジッタのないサンプリングクロックと、基板上に実装したジッタ推定用の信号をＡ／Ｄ変換部１１に供給する。そして、外部から供給するジッタのないクロックの位相を変化させ、ジッタ推定用信号の各周期に対する実サンプリングタイミングをずらすことにより、波形の最大値と最小値をサンプリングする。そのＡ／Ｄ変換結果の最大値と最小値から振幅Ａを算出する。

得られた振幅Ａを用いて、ジッタ推定用信号の時間関数を（式５）とする。
ｖ（ｔ）＝Ａｓｉｎ（２πｆｔ） （５）
この式（５）をジッタ補正部１４の推定部２３のメモリ２４に格納し、再度調整を行う時までこの式を保持する。

次に、スイッチ部１５のＡ／Ｄ変換部１１に供給するサンプリングクロックの経路を基板上に実装した内部クロック入力に切り換え、ＰＬＬによって位相が調整され、振幅０付近（位相ｎπ付近（ｎ＝０.１.２...））がサンプリングされるように内部クロックに同期するジッタ推定用信号とともに、本来Ａ／Ｄ変換を行いたい信号をＡ／Ｄ変換部１１に入力し、図７に示すように、Ａ／Ｄ変換を実施する（ステップＳ１２）。

また、同時にＰＬＬからπ／２だけ位相を進めた１００ＭＨｚをジッタ補正部１４へ送出する。このうちジッタ推定用信号のＡ／Ｄ変換結果をあらかじめ取得しておいた変換結果から算出した上述した時間関数（式５）と比較することにより、サンプリングクロックのジッタを算出する。

初めに、推定部２３は、実サンプリングされたデータから基準となる値を選び出し（例えば最初のデータ）、その値を（式６）のｖ（ｔ）に代入し、前記時間関数で同じ値がとれるタイミングtを算出する。このタイミングを図８に示すように基準点ｔ_０とする（ステップＳ１３）。

ただし、アークサインの角度範囲は（−π/２〜π/２）であるが、実際の正弦波一周期の、ある振幅に対して角度は二点とれるため、どちらかに確定しなければならない。上記のＰＬＬ出力の１００ＭＨｚはジッタ推定用信号に対して位相がπ／２進んでいるので、この１００ＭＨｚがＨｉの時にＡ／Ｄ変換されたデータはジッタ推定用信号において、位相０付近をサンプリングしたものであり、Ｌｏｗの時にＡ／Ｄ変換されたデータは位相π付近をサンプリングしたものである。したがって、例えばＡ／Ｄ変換結果５１４（０.０６２７９０５１９５...［Ｖ］）がＨｉの時にサンプリングされたならば、ｔ_０は角度が−π／２〜π／２の範囲にあり、正弦波の０°を０秒とすると、ｔ_０＝０．１ｎｓと一意に定めることができる。また、Ｌｏｗの時（つまり、アークサインの範囲外（π／２〜３π／２））にサンプリングされた（ｔ，−５１４（−０.０６２７９０５１９５...［Ｖ］））を（式６）で計算するとtは−０．１ｎｓとなるが、π／２〜３π／２の範囲にあることがわかっているので、ｔ_１＝１０／２−（−０．１）＝５．１ｎｓと算出することができる（ステップＳ１４）。

フルスケール２Ｖｐｐ、１４bitＡＤＣで１００ＭＨｚの正弦波をサンプリングした場合、時間領域の最小分解能は１９４ｆｓとなる。
量子化間隔１２２ｕＶより、１ＬＳＢに対応する時間分解能は、
ｄｔ＝１２２×１０^−６／（２π×１００×１０^６）＝１９４［ｆｓ］
この時間分解能はＡＤＣの量子化間隔、つまり分解能に制限される。

次に、推定部２３は、上記した基準点ｔ_０から理想サンプリングタイミングを算出する。今、サンプリング周波数が２００ＭＨｚなので、サンプリング周期は５ｎｓである。よって、基準点ｔ_０を基準とした次の理想サンプリングタイミングt_１は、（式７）のｎ＝１のときである。つまり、t_１＝５．１ｎｓとなる。
ｔ_ｎ＝ｔ_０＋５×１０^−６×ｎ （ｎ＝１，２，３…） （７）
次に、推定部２３は、基準点ｔ_０の次の実サンプリングタイミングt_１’までの経過時間を算出する。実サンプリングタイミングt_１’における値を（式６）に代入し、t_１’を算出する。このt_１’とt_１の差分がジッタ（式８）である。

Jitter＿ｔ_１＝ｔ_１’−ｔ_１ （８）
例として、図８に示すように、あるジッタにより理想サンプリングタイミングからタイミングがずれ、振幅誤差が−６００ｕＶとなった場合について考える。このときの振幅は
ｖ（ｔ_１’）＝ｓｉｎ（２π×１００ＭＨｚ×５．１×１０^−９）−６００×１０^−６
＝−０．０６３３９０５１９５．．．［Ｖ］ （９）
が量子化され丸め込まれた値−０.０６３３５４４９２２...［Ｖ］となる。
これを（式６）に代入すると、−１００.８９９３８１０９０４...［ｐｓ］を得る。これにアークサインの角度を考慮し（式１０）となる。

ｔ_１’＝１００００／２−（−１００．８９９３８１０９０４）
＝５１００．８９９３８１０９０４．．．［ｐｓ］ （１０）
したがって、ｔ_１のジッタは、理想サンプリングタイミング５．１nsとの差であり、
Jitter＿ｔ_１＝ｔ_１’−ｔ_１＝５１００．８９９３８１０９０４［ｐｓ］−５．１［ｎｓ］＝０.８９９３８１０９０４...［ｐｓ］
となる。ここで、量子化による真値との差は０.０５７４５４７８２８...［ｐｓ］である（ステップＳ１６）。

さらに、推定部２３は、次の理想サンプリングタイミングt_２は（式７）のｎ＝２のときなので、実サンプリングにおける値を（式６）に代入し、t_２’を算出する。これらを上記のJitter_t_１と同様に計算し、Jitter_t_２＝t_１−t_２を得る。

以上の要領で、推定部２３は、各実サンプリングタイミングの理想サンプリングタイミングに対するジッタを算出する。
次に、図９に示すように、補正部２２は、本来Ａ／Ｄ変換したい信号の実サンプリングデータに対してＸ倍インターポレーション（０挿入補間）を行い、実サンプリングポイントの間を補完処理する。ここで、Ｘ倍インターポレーションとしているのは、入力波形一周期に対して８ポイント以上のデータがないと、補間を行った時の精度が悪いためである。このインターポレーション後のデータ列に対してスプライン補間を実施し、実サンプリングタイミングから、推定されたジッタ分だけ時間軸上を移動した理想サンプリングタイミングにおける補正後の振幅とし、データクロックとともに後段に出力する（ステップＳ１７）。

ここでは簡単のために、本来、Ａ／Ｄ変換したい信号を５０ＭＨｚの正弦波として説明する。２００ＭＳＰＳで５０ＭＨｚの正弦波をサンプリングした場合、一周期に対して４点を得る。この点列に対して２倍インターポレーションを行い、データ数を２倍にし、入力波形一周期に対して８点を得る。このデータ列に対してスプライン補間処理を実施し、実サンプリングタイミングからジッタ分だけ時間軸上を移動した点の値を算出する。

基準点t_０と、理想サンプリングタイミングから１ｐｓ遅れたサンプリングタイミングt_１’間で２倍インターポレーションを行った場合、図９で示すように、補間されたポイント時間は（t_０＋t_１’）／２である。ジッタが含まれるポイントからインターポレーションでデータを増やしているので、増えたポイントにもジッタが含まれており、理想サンプリングタイミングに対するジッタが各点にも含まれる。補正部２２は、これらのジッタを考慮し、スプライン補間をすることで実サンプリングから、推定されたジッタ分だけ時間軸上を移動した点を理想サンプリングにおける補正後の振幅とし、データクロックとともに後段に出力する。ジッタ補正部１４は、実装においては、例えばＤＳＰ（Digital Signal Processor）にて実現される。

以上、本発明の一実施形態によれば、Ａ／Ｄ変換回路において、供給するサンプリングクロックのジッタを検出し、ジッタを原因とするＡ／Ｄ変換における精度劣化をディジタル信号処理により低減し、Ａ／Ｄ変換の精度を向上させることができる。
以上記載した様々な実施形態は複数同時に実施することが可能であり、これらの記載により、当業者は本発明を実現することができるが、更にこれらの実施形態の様々な変形例を思いつくことが当業者によって容易であり、発明的な能力をもたなくとも様々な実施形態へと適用することが可能である。従って、本発明は、開示された原理と新規な特徴に矛盾しない広範な範囲に及ぶものであり、上述した実施形態に限定されるものではない。

なお、次に、本発明の一実施形態に係る従属請求項の一例を以下に示す。
請求項１記載のジッタ推定方法を用いてジッタ推定を行い、Ａ／Ｄ変換後の実サンプリングデータ列に対して、必要に応じてＸ倍インターポレーション（０挿入補間）を行い、入力信号に含まれる最高周波数の１周期に対して８ポイント以上のデータを得てから、補間により前記推定したジッタ分だけ時間軸上を移動したポイントの値を算出することによりジッタ補正を行なうことを特徴とするジッタ補正方法。

１…Ａ／Ｄ変換回路、１１…Ａ／Ｄ変換部、１２…発振器、１３…クロック素子、１４…ジッタ補正部、１５…スイッチ部、２１…高性能なクロック発振器、２２…補正部、２３…推定部、２４…メモリ。

Claims (1)

1. サンプリングクロックを用いるＡ／Ｄ変換器において、前記サンプリングクロックに含まれるジッタを推定する推定方法であり、
   第１のサンプリングクロックを用いて、前記Ａ／Ｄ変換器によりジッタ推定用信号をＡ／Ｄ変換して第１のディジタル信号を取得し、
   前記第１のサンプリングクロックとは異なる第２のサンプリングクロックを用いて、前記Ａ／Ｄ変換器によりジッタ推定用信号をＡ／Ｄ変換して第２のディジタル信号を取得し、
   前記第1のディジタル信号を基準として、前記第２のディジタル信号を比較することで、前記第２のサンプリングクロックに含まれるジッタを推定することを特徴とするジッタ推定方法。

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