JPWO2006027831A1 - Ｐｌｌ周波数シンセサイザ - Google Patents

Ｐｌｌ周波数シンセサイザ Download PDF

Info

Publication number
JPWO2006027831A1
JPWO2006027831A1 JP2006534942A JP2006534942A JPWO2006027831A1 JP WO2006027831 A1 JPWO2006027831 A1 JP WO2006027831A1 JP 2006534942 A JP2006534942 A JP 2006534942A JP 2006534942 A JP2006534942 A JP 2006534942A JP WO2006027831 A1 JPWO2006027831 A1 JP WO2006027831A1
Authority
JP
Japan
Prior art keywords
output
switch
frequency
frequencies
pll
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006534942A
Other languages
English (en)
Other versions
JP4094045B2 (ja
Inventor
勝也 下村
勝也 下村
公利 韮塚
公利 韮塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of JPWO2006027831A1 publication Critical patent/JPWO2006027831A1/ja
Application granted granted Critical
Publication of JP4094045B2 publication Critical patent/JP4094045B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
    • H03L7/141—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted the phase-locked loop controlling several oscillators in turn
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1075—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the loop filter, e.g. changing the gain, changing the bandwidth
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

ロックアップタイムを短縮し、回路面積を抑制する。電圧制御発振器（１７ａ），（１７ｂ）は制御電圧により発振周波数が制御され、周波数（ｆ１），（ｆ２）の出力信号を出力する。スイッチ（１８）は出力信号を選択出力する。分周器（１９）は分周比を切替えでき出力信号を分周する。位相比較器（１３）は出力信号と出力信号に対応した基準信号との位相差を出力する。スイッチ（１５）は位相差の出力経路を切替える。ＬＰＦ（１６ａ），（１６ｂ）は電圧制御発振器（１７ａ），（１７ｂ）に対応して設けられ位相差を制御電圧に変換し、時定数が切替えられる。コントロール回路（２０）は周波数（ｆ１），（ｆ２）の出力信号が常時出力されるようにスイッチ（１５），（１８）と分周器（１９）の動作を順次切替え、電源投入後、全周波数（ｆ１），（ｆ２）の出力信号が安定して出力されるようになった後、ＬＰＦ（１６ａ），（１６ｂ）の時定数を切替える。

Description

本発明はＰＬＬ周波数シンセサイザに関し、特に複数の周波数の出力信号を出力するＰＬＬ周波数シンセサイザに関する。
ＰＬＬ（Phase Locked Loop）周波数シンセサイザにおいて、同時に複数の周波数の出力信号を出力するには、複数のＰＬＬ回路を用意していた。
図８は、従来のＰＬＬ周波数シンセサイザのブロック図である。
図に示すようにＰＬＬ周波数シンセサイザは、基準信号発生器１０１ａ，１０１ｂ、リファレンスカウンタ１０２ａ，１０２ｂ、位相比較器１０３ａ，１０３ｂ、チャージポンプ１０４ａ，１０４ｂ、ＬＰＦ（Low Pass Filter）１０５ａ，１０５ｂ、電圧制御発振器１０６ａ，１０６ｂ、およびプログラマブルカウンタ１０７ａ，１０７ｂを有している。
基準信号発生器１０１ａ、リファレンスカウンタ１０２ａ、位相比較器１０３ａ、チャージポンプ１０４ａ、ＬＰＦ１０５ａ、電圧制御発振器１０６ａ、およびプログラマブルカウンタ１０７ａで、１つのＰＬＬ回路を構成している。また、基準信号発生器１０１ｂ、リファレンスカウンタ１０２ｂ、位相比較器１０３ｂ、チャージポンプ１０４ｂ、ＬＰＦ１０５ｂ、電圧制御発振器１０６ｂ、およびプログラマブルカウンタ１０７ｂで、１つのＰＬＬ回路を構成している。この２つのＰＬＬ回路により、２つの周波数ｆ１，ｆ２の出力信号を出力する。
基準信号発生器１０１ａ，１０１ｂは、基準信号を出力する。リファレンスカウンタ１０２ａ，１０２ｂは、基準信号発生器１０１ａ，１０１ｂから出力される基準信号を分周し、周波数ｆｒ１，ｆｒ２の基準信号を出力する。位相比較器１０３ａ，１０３ｂは、プログラマブルカウンタ１０７ａ，１０７ｂから出力される信号の位相と、リファレンスカウンタ１０２ａ，１０２ｂから出力される基準信号の位相との位相差を出力する。チャージポンプ１０４ａ，１０４ｂは、位相比較器１０３ａ，１０３ｂから出力される位相差に比例した電流を流入／流出する。ＬＰＦ１０５ａ，１０５ｂは、チャージポンプ１０４ａ，１０４ｂからの電流を平滑し、直流電圧（制御電圧）を発生する。電圧制御発振器１０６ａ，１０６ｂは、ＬＰＦ１０５ａ，１０５ｂから出力される制御電圧に応じて、周波数ｆ１，ｆ２の出力信号を出力する。プログラマブルカウンタ１０７ａ，１０７ｂは、電圧制御発振器１０６ａ，１０６ｂから出力される周波数ｆ１，ｆ２の出力信号を分周し、位相比較器１０３ａ，１０３ｂに出力する。
基準信号発生器１０１ａ，１０１ｂからは、異なる周波数の基準信号が出力される。よって、電圧制御発振器１０６ａ，１０６ｂからは、異なる周波数ｆ１，ｆ２の信号が出力される。このように、複数のＰＬＬ回路を用意することによって、複数の周波数の出力信号を同時に得る。
しかし、図８に示すＰＬＬ周波数シンセサイザでは、複数のＰＬＬ回路を用意する必要があるため部品点数が多くなり、回路面積が大きくなるという問題点がある。そこで、ＰＬＬ回路の一部を共有することによって、部品点数を低減し、回路面積を抑制したＰＬＬ周波数シンセサイザがある（例えば、特許文献１参照）。
図９は、他のＰＬＬ周波数シンセサイザのブロック図である。
図に示すようにＰＬＬ周波数シンセサイザは、位相比較器１１１、スイッチ１１２，１１５、ＬＰＦ１１３ａ，１１３ｂ、電圧制御発振器１１４ａ，１１４ｂ、プログラマブルカウンタ１１６、およびコントローラ１１７を有している。
位相比較器１１１は、周波数ｆｒの基準信号が入力され、この基準信号の位相とプログラマブルカウンタ１１６から出力される信号の位相との位相差を出力する。スイッチ１１２は、コントローラ１１７によって制御され、位相比較器１１１から出力される位相差をＬＰＦ１１３ａ，１１３ｂに出力する。ＬＰＦ１１３ａ，１１３ｂは、スイッチ１１２から出力される位相差を平滑し、制御電圧を生成する。電圧制御発振器１１４ａ，１１４ｂは、ＬＰＦ１１３ａ，１１３ｂから出力される制御信号に応じて、周波数ｆ１，ｆ２の出力信号を出力する。スイッチ１１５は、コントローラ１１７によって制御され、電圧制御発振器１１４ａ，１１４ｂから出力される出力信号をプログラマブルカウンタ１１６に出力する。プログラマブルカウンタ１１６は、コントローラ１１７によって制御され、スイッチ１１５から出力される出力信号に応じて、出力信号を分周する。
コントローラ１１７は、周波数ｆ１，ｆ２の出力信号が同時に出力されるようにスイッチ１１２，１１５、プログラマブルカウンタ１１６を制御する。コントローラ１１７は、周波数ｆ１の出力信号を出力するとき、位相比較器１１１とＬＰＦ１１３ａが接続されるようにスイッチ１１２を制御し、電圧制御発振器１１４ａとプログラマブルカウンタ１１６が接続されるようにスイッチ１１５を制御する。周波数ｆ２の出力信号を出力するとき、位相比較器１１１とＬＰＦ１１３ｂが接続されるようにスイッチ１１２を制御し、電圧制御発振器１１４ｂとプログラマブルカウンタ１１６が接続されるようにスイッチ１１５を制御する。また、周波数ｆ１，ｆ２の出力信号が出力されるようにプログラマブルカウンタ１１６の分周比を制御する。このように、位相比較器１１１とプログラマブルカウンタ１１６を共有するとともに、コントローラ１１７を設けることによって、部品点数を低減し、回路面積の増大を抑制している。
なお、各チャネルデータで設定された周波数にロックし、そのときの電圧制御発振器の制御電圧を予め記憶しておき、各チャネルに応じた周波数の信号を出力するとき、記憶している制御電圧を電圧制御発振器に出力することによって、ロックアップタイムを短縮するＰＬＬシンセサイザがある（例えば、特許文献２参照）。
特開昭６３−２０９２２３号公報（第２，３頁、第１図） 特開平７−９５０６９号公報（段落番号〔００１８〕〜〔００２２〕、第１図）
しかし、特許文献１に示すＰＬＬ周波数シンセサイザでは、電源投入時の出力信号の安定のために、ＬＰＦの時定数を大きくする必要があり、ロックアップタイムが長くなるという問題点があった。
また、特許文献２に示すＰＬＬシンセサイザでは、制御電圧を記憶する記憶回路や、制御電圧をＡ／Ｄ、Ｄ／Ａ変換する変換器を有し、部品点数が多く、回路面積が大きくなるという問題点があった。
本発明はこのような点に鑑みてなされたものであり、ロックアップタイムを短縮し、回路面積の増大を抑制したＰＬＬ周波数シンセサイザを提供することを目的とする。
本発明では上記問題を解決するために、図１に示すような複数の周波数ｆ１，ｆ２の出力信号を出力するＰＬＬ周波数シンセサイザにおいて、出力信号を出力する、制御電圧によって発振周波数が制御される複数の電圧制御発振器１７ａ，１７ｂと、出力信号を選択して出力する第１のスイッチ１８と、第１のスイッチ１８によって選択された出力信号を分周する分周比が切替え可能な分周器１９と、分周器１９によって分周された出力信号の位相と基準信号の位相との位相差を出力する位相比較器１３と、位相差の出力経路を切替える第２のスイッチ１５と、複数の電圧制御発振器１７ａ，１７ｂに対応して設けられ、第２のスイッチ１５によって出力経路が切替えられた位相差を制御電圧に変換する時定数が切替え可能な複数のローパスフィルタ（ＬＰＦ）１６ａ，１６ｂと、複数の周波数ｆ１，ｆ２の出力信号が常時出力されるように、第１のスイッチ１８、第２のスイッチ１５、および分周器１９の動作を順次切替えるとともに、電源投入後全ての周波数ｆ１，ｆ２の出力信号が安定して出力されるようになった後、ＬＰＦ１６ａ，１６ｂの時定数を切替えるコントロール回路２０と、を有することを特徴とするＰＬＬ周波数シンセサイザが提供される。
このようなＰＬＬ周波数シンセサイザによれば、電源投入後全ての周波数ｆ１，ｆ２の出力信号が安定して出力されるようになった後、ＬＰＦ１６ａ，１６ｂの時定数を切替える。また、制御電圧を記憶する記憶回路や、制御電圧をＡ／Ｄ、Ｄ／Ａ変換する変換器が不要である。
本発明のＰＬＬ周波数シンセサイザでは、電源投入後全ての周波数の出力信号が安定して出力されるようになった後、ローパスフィルタの時定数を切替えるように構成した。これによって、ロックアップタイプを短縮することができる。また、制御電圧を記憶する記憶回路や、制御電圧をＡ／Ｄ、Ｄ／Ａ変換する変換器が不要となるように構成した。これによって、回路面積を抑えることができる。
本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
第１の実施の形態に係るＰＬＬ周波数シンセサイザのブロック図である。 ＬＰＦの回路図である。 ＬＰＦの他の回路図である。 ＬＰＦの制御タイミングを説明する図である。 ロックアップタイムを説明する図である。 リファレンスカウンタから出力される基準信号の波形とスイッチの端子の接続状態を示した図である。 第２の実施の形態に係るＰＬＬ周波数シンセサイザのブロック図である。 従来のＰＬＬ周波数シンセサイザのブロック図である。 他のＰＬＬ周波数シンセサイザのブロック図である。
以下、本発明の第１の実施の形態を、図面を参照して詳細に説明する。
図１は、第１の実施の形態に係るＰＬＬ周波数シンセサイザのブロック図である。
携帯電話は、８００ＭＨｚ帯と１．５ＧＨｚ帯のデュアルバンドで使用できるものがある。また、携帯電話は、ＧＰＳなど様々な機能を具備している。そのため、携帯電話は、複数の周波数の信号（クロック）を必要とする。図に示すＰＬＬ周波数シンセサイザは、このような携帯電話に適用され、複数の周波数の信号を出力する。
図に示すようにＰＬＬ周波数シンセサイザは、基準信号発生器１１、リファレンスカウンタ１２、位相比較器１３、チャージポンプ１４、スイッチ１５，１８、ローパスフィルタ（ＬＰＦ）１６ａ，１６ｂ、電圧制御発振器１７ａ，１７ｂ、分周器１９、およびコントロール回路２０を有している。
基準信号発生器１１は、基準信号を発生し、リファレンスカウンタ１２に出力する。基準信号発生器１１は、例えば、水晶発振器である。
リファレンスカウンタ１２は、基準信号発生器１１から出力される基準信号を分周する。リファレンスカウンタ１２は、２つの分周比を有し、コントロール回路２０の制御によって、基準信号発生器１１から出力される基準信号を周波数ｆｒ１，ｆｒ２に分周する。リファレンスカウンタ１２は、周波数ｆｒ１，ｆｒ２の基準信号を位相比較器１３に出力する。
位相比較器１３は、リファレンスカウンタ１２から出力される基準信号の位相と、分周器１９から出力される信号の位相との位相差をチャージポンプ１４に出力する。
チャージポンプ１４は、位相比較器１３から出力される位相差に比例する電流を流入／流出する。例えば、位相が遅れている場合、電流を流入し、位相が進んでいる場合、電流を流出する。また、位相差の大きさによって電流値を増減する。位相差が０である場合は、電流値を０にする。
スイッチ１５は、端子Ｔ１〜Ｔ３を有している。端子Ｔ１は、チャージポンプ１４に接続されている。端子Ｔ２は、ＬＰＦ１６ａに接続されている。端子Ｔ３は、ＬＰＦ１６ｂに接続されている。スイッチ１５は、コントロール回路２０の制御によって、端子Ｔ１と端子Ｔ２、端子Ｔ１と端子Ｔ３と接続を切替え、チャージポンプ１４からの電流の出力経路をＬＰＦ１６ａ，１６ｂと切替える。
ＬＰＦ１６ａ，１６ｂは、周波数ｆ１，ｆ２の出力信号を出力する電圧制御発振器１７ａ，１７ｂに対応するように設けられている。ＬＰＦ１６ａ，１６ｂの入力は、スイッチ１５の端子Ｔ２，Ｔ３に接続されている。ＬＰＦ１６ａ，１６ｂは、スイッチ１５の端子Ｔ２，Ｔ３から出力されるチャージポンプ１４の電流を平滑し、電圧制御発振器１７ａ，１７ｂの発振周波数を制御するための制御電圧を出力する。
ＬＰＦ１６ａ，１６ｂのそれぞれは、２つの時定数を有している。ＬＰＦ１６ａ，１６ｂは、この時定数をコントロール回路２０によって切替えられるようになっている。
図２は、ＬＰＦの回路図である。
図に示すようにＬＰＦ１６ａは、スイッチ３１およびＬＰＦ３２，３３を有している。スイッチ３１は、スイッチ１５の端子Ｔ２からチャージポンプ１４の電流が流入／流出される。スイッチ３１は、コントロール回路２０の制御によって、この電流の出力経路をＬＰＦ３２，３３と切替える。
スイッチ３１は、端子Ｔ２１〜端子Ｔ２３を有している。端子Ｔ２１は、スイッチ１５の端子Ｔ２に接続されている。端子Ｔ２２は、ＬＰＦ３２に接続されている。端子Ｔ２３は、ＬＰＦ３３に接続されている。スイッチ３１は、コントロール回路２０の制御によって、端子Ｔ２１と端子Ｔ２２、端子Ｔ２１と端子Ｔ２３と接続を切替え、チャージポンプ１４からの電流の出力経路をＬＰＦ３２，３３と切替える。
ＬＰＦ３２は、抵抗Ｒ１〜Ｒ４およびコンデンサＣ１〜Ｃ３を有している。抵抗Ｒ１，Ｒ２，Ｒ４は、直列接続され、スイッチ３１の端子Ｔ２２と電圧制御発振器１７ａの間に接続されている。抵抗Ｒ１と抵抗Ｒ２の接続点には、一端がグランドに接続されたコンデンサＣ１が接続されている。抵抗Ｒ２と抵抗Ｒ４の接続点には、抵抗Ｒ３が接続されている。抵抗Ｒ３には、一端がグランドに接続されたコンデンサＣ２が接続されている。抵抗Ｒ４と電圧制御発振器１７ａの接続点には、一端がグランドに接続されたコンデンサＣ３が接続されている。
ＬＰＦ３３は、抵抗Ｒ５，Ｒ６、コンデンサＣ４，Ｃ５を有している。抵抗Ｒ６は、スイッチ３１の端子Ｔ２３と電圧制御発振器１７ａの間に接続されている。端子Ｔ２３と抵抗Ｒ６の接続点には、抵抗Ｒ５が接続されている。抵抗Ｒ５には、一端がグランドに接続されたコンデンサＣ４が接続されている。抵抗Ｒ６と電圧制御発振器１７ａの接続点には、一端がグランドに接続されたコンデンサＣ５が接続されている。
ＬＰＦ３２は、ＬＰＦ３３に対し、抵抗Ｒ１、コンデンサＣ１からなるＬＰＦが接続されている分、時定数が大きい。スイッチ３１の端子Ｔ２１と端子Ｔ２２、端子Ｔ２１と端子Ｔ２３の接続を切替えることによってチャージポンプ１４の電流が、時定数の異なるＬＰＦ３２，３３に出力されるようになっている。なお、ＬＰＦ１６ｂも図２のＬＰＦ１６ａと同様の構成を有する。ただし、ＬＰＦ１６ｂが有する２つの時定数は、ＬＰＦ１６ａの有する２つの時定数と異なる。
ＬＰＦ１６ａの他の例について説明する。図３は、ＬＰＦの他の回路図である。
図に示すようにＬＰＦ１６ａは、抵抗Ｒ１１〜Ｒ１４、コンデンサＣ１１〜Ｃ１３、およびスイッチ４１を有している。
抵抗Ｒ１１，Ｒ１２，Ｒ１４は、直列接続され、スイッチ１５の端子Ｔ２と電圧制御発振器１７ａの間に接続されている。抵抗Ｒ１１と抵抗Ｒ１２の接続点には、一端がグランドに接続されたコンデンサＣ１１が接続されている。抵抗Ｒ１２と抵抗Ｒ１４の接続点には、抵抗Ｒ１３が接続されている。抵抗Ｒ１３には、一端がグランドに接続されたコンデンサＣ１２が接続されている。抵抗Ｒ１４と電圧制御発振器１７ａの接続点には、一端がグランドに接続されたコンデンサＣ１３が接続されている。
スイッチ４１は、一端が端子Ｔ２と抵抗Ｒ１１の接続点に接続され、他端が抵抗Ｒ１２と抵抗Ｒ１４の接続点に接続されている。スイッチ４１は、コントロール回路２０によって、オン／オフ制御される。スイッチ４１がオンすると、抵抗Ｒ１１，Ｒ１２間が短絡される。抵抗Ｒ１１，Ｒ１２が短絡されると、抵抗Ｒ１３，Ｒ１４、コンデンサＣ１２，Ｃ１３からなるＬＰＦとなり、抵抗Ｒ１１〜Ｒ１４およびコンデンサＣ１１〜Ｃ１３からなるＬＰＦに対し、時定数が小さくなる。なお、ＬＰＦ１６ｂも図３のＬＰＦ１６ａと同様の構成を有する。ただし、ＬＰＦ１６ｂが有する２つの時定数は、ＬＰＦ１６ａの有する２つの時定数と異なる。
図１の説明に戻る。電圧制御発振器１７ａ，１７ｂは、周波数ｆ１，ｆ２の出力信号を出力する。電圧制御発振器１７ａ，１７ｂは、ＬＰＦ１６ａ，１６ｂから出力される制御電圧によって周波数ｆ１，ｆ２が制御される。
スイッチ１８は、端子Ｔ１１〜Ｔ１３を有している。端子Ｔ１２は、電圧制御発振器１７ａの出力に接続されている。端子Ｔ１３は、電圧制御発振器１７ｂの出力に接続されている。端子Ｔ１１は、分周器１９に接続されている。スイッチ１８は、コントロール回路２０の制御によって、端子Ｔ１１と端子Ｔ１２、端子Ｔ１１と端子Ｔ１３と接続を切替え、電圧制御発振器１７ａ，１７ｂの一方の出力信号を分周器１９に出力する。
分周器１９は、スイッチ１８によって選択された電圧制御発振器１７ａ，１７ｂの出力信号を分周する。分周器１９は、コントロール回路２０の制御によって、分周比がＮ１，Ｎ２と切替えられるプログラマブルカウンタである。分周器１９によって分周された出力信号は、位相比較器１３に出力される。分周器１９は、出力信号を整数分周する分周器であってもよく、非整数分周する分周器であってもよい。整数分周する分周器であれば、インテジャＰＬＬ周波数シンセサイザとなる。非整数分周する分周器であれば、フラクショナルＰＬＬ周波数シンセサイザとなる。
コントロール回路２０は、電圧制御発振器１７ａ，１７ｂから出力信号が常時出力されるように、リファレンスカウンタ１２の分周比、スイッチ１５，１８の接続、および分周器１９の分周比を順次切替える。また、コントロール回路２０は、電圧制御発振器１７ａ，１７ｂから安定した出力信号が出力されるようになると、ＬＰＦ１６ａ，１６ｂの時定数を大きい値の時定数から小さい値の時定数に切替える。
周波数ｆ１の出力信号を出力するとき、コントロール回路２０は、周波数ｆｒ１の基準信号が出力されるようにリファレンスカウンタ１２を制御する。また、チャージポンプ１４から出力される電流がＬＰＦ１６ａに出力されるようにスイッチ１５を制御する。また、電圧制御発振器１７ａの出力信号が分周器１９、位相比較器１３とフィードバックされるようにスイッチ１８を制御する。また、分周比がＮ１となるように分周器１９を制御する。これによって、周波数ｆｒ１の基準周波数を出力するリファレンスカウンタ１２、位相比較器１３、チャージポンプ１４、ＬＰＦ１６ａ、電圧制御発振器１７ａ、および分周比Ｎ１の分周器１９のＰＬＬ回路が構成され、電圧制御発振器１７ａから周波数ｆ１の出力信号が出力される。
周波数ｆ２の出力信号を出力するとき、コントロール回路２０は、周波数ｆｒ２の基準信号が出力されるようにリファレンスカウンタ１２を制御する。また、チャージポンプ１４から出力される電流がＬＰＦ１６ｂに出力されるようにスイッチ１５を制御する。また、電圧制御発振器１７ｂの出力信号が分周器１９、位相比較器１３とフィードバックされるようにスイッチ１８を制御する。また、分周比がＮ２となるように分周器１９を制御する。これによって、周波数ｆｒ２の基準周波数を出力するリファレンスカウンタ１２、位相比較器１３、チャージポンプ１４、ＬＰＦ１６ｂ、電圧制御発振器１７ｂ、および分周比Ｎ２の分周器１９のＰＬＬ回路が構成され、電圧制御発振器１７ｂから周波数ｆ２の出力信号が出力される。
コントロール回路２０は、電圧制御発振器１７ａ，１７ｂから出力信号が常時出力されるように、リファレンスカウンタ１２の分周比、スイッチ１５の端子Ｔ１と端子Ｔ２、端子Ｔ１と端子Ｔ３の接続、スイッチ１８の端子Ｔ１１と端子Ｔ１２、端子Ｔ１１と端子Ｔ１３の接続、分周器１９の分周比Ｎ１，Ｎ２を交互に切替える。なお、この切替えによって構成されるＰＬＬ回路の一方は、フローティング状態となるが、ＬＰＦ１６ａ，１６ｂの時定数により、制御電圧は一定時間保持されて（リーク電流により多少変動する）電圧制御発振器１７ａ，１７ｂに出力される。よって、電圧制御発振器１７ａ，１７ｂは、周波数ｆ１，ｆ２の出力信号を出力し続けることができる。
また、コントロール回路２０は、電源投入後、全ての周波数ｆ１，ｆ２の出力信号が所定回数出力されるようにリファレンスカウンタ１２、スイッチ１５，１８、分周器１９の動作を切替えた後、ＬＰＦ１６ａ，１６ｂの時定数を大きい値の時定数から小さい値の時定数に切替える。
図４は、ＬＰＦの制御タイミングを説明する図である。
図に示すように、コントロール回路２０は、電源投入後、全ての周波数ｆ１，ｆ２の出力信号が１回出力されるようにリファレンスカウンタ１２の動作を切替えた後、ＬＰＦ１６ａ，１６ｂの時定数を大きい値の時定数から小さい値の時定数に切替える。もちろん、コントロール回路２０は、周波数ｆｒ１の基準信号を出力するようにリファレンスカウンタ１２を制御するとき、電圧制御発振器１７ａから周波数ｆ１の出力信号が出力されるようにスイッチ１５，１８の接続を制御している。また、出力信号を分周比Ｎ１で分周するように分周器１９を制御している。周波数ｆｒ２の基準信号を出力するようにリファレンスカウンタ１２を制御するとき、電圧制御発振器１７ｂから周波数ｆ２の出力信号が出力されるようにスイッチ１５，１８の接続を制御している。また、出力信号を分周比Ｎ２で分周するように分周器１９を制御している。
電源投入後は、電圧制御発振器１７ａ，１７ｂの制御電圧の電圧変化が大きく（０Ｖから所定電圧まで変化する）、この制御電圧を安定させるためにＬＰＦ１６ａ，１６ｂの時定数を大きくする必要がある。一方、出力信号が安定してくると、制御電圧も安定し、時定数を小さい値の時定数に切替えることができる。出力信号が安定してくると、制御電圧の変動は、例えば、ＬＰＦ１６ａ，１６ｂのリーク電流や、出力信号の周波数ｆ１，ｆ２のずれを修正するものであり、小さいからである。このように、電源投入後、周波数ｆ１，ｆ２の出力信号が安定して出力されるようになった後、ＬＰＦ１６ａ，１６ｂの時定数を小さい値の時定数に切替える。そして、ロックアップタイムを短縮する。
なお、図では、電源投入後、全ての周波数ｆ１，ｆ２の出力信号が１回出力されるようにリファレンスカウンタ１２の動作を切替えた後、ＬＰＦ１６ａ，１６ｂの時定数を小さい値の時定数に切替えるようにしているが、出力信号の安定に時間がかかる場合、リファレンスカウンタ１２の周波数をｆｒ１，ｆｒ２，ｆｒ１，ｆｒ２と、周波数ｆ１，ｆ２の出力信号が２回出力されるように切替えた後、ＬＰＦ１６ａ，１６ｂの時定数を小さい値の時定数に切替えるようにしてもよい。また、２回以上切替えを行った後、ＬＰＦ１６ａ，１６ｂの時定数を小さい値の時定数に切替えるようにしてもよい。
ロックアップタイムについて説明する。図５は、ロックアップタイムを説明する図である。図に示す波形５１は、ＬＰＦ１６ａ，１６ｂの時定数が大きい場合の周波数ｆ１の変化を示している、波形５２は、ＬＰＦ１６ａ，１６ｂの時定数が小さい場合の周波数ｆ１の変化を示している。なお、波形５１のロックアップタイムはｔ３−ｔ１、波形５２のロックアップタイムはｔ２−ｔ１である。
図に示すように時間ｔ１において出力信号の周波数ｆ１がずれており、周波数ｆ１１になっているとする。周波数ｆ１１から周波数ｆ１に戻るとき、ＬＰＦ１６ａ，１６ｂの時定数が大きいと、波形５１に示すようにロックアップタイムが長くなる。一方、ＬＰＦ１６ａ，１６ｂの時定数が小さいと、波形５２に示すようにロックアップタイムが短くなる。つまり、ＬＰＦ１６ａ，１６ｂの時定数が大きいと、周波数ｆ１１から所望の周波数ｆ１に戻る時間が長くなってしまう。そこで、上記でも説明したように、電源投入後、ＬＰＦ１６ａ，１６ｂの時定数を大きい値とし、その後、出力信号が安定してくると、時定数を小さい値にする。これによって、ロックアップタイムを短くする。なお、時定数が大きいと、ロックアップタイムは長くなるが、信号の変動に対しては強くなる。
以下、図１の動作について説明する。
電源投入後、出力信号の電圧変動が大きいので、コントロール回路２０は、ＬＰＦ１６ａ，１６ｂの時定数の大きい方を選択する。また、周波数ｆｒ１の基準信号を出力するように、リファレンスカウンタ１２を制御する。スイッチ１５の端子Ｔ１を端子Ｔ２に接続し、スイッチ１８の端子Ｔ１１を端子Ｔ１２に接続するように制御する。分周器１９の分周比をＮ１となるように制御する。これによって、周波数ｆｒ１の基準信号を出力するリファレンスカウンタ１２、位相比較器１３、チャージポンプ１４、ＬＰＦ１６ａ、電圧制御発振器１７ａ、および分周比Ｎ１の分周器１９からなるＰＬＬ回路が構成され、電圧制御発振器１７ａからは、ｆ１＝Ｎ１・ｆｒ１の周波数の出力信号が出力される。
周波数ｆ１が安定してくると、コントロール回路２０は、周波数ｆｒ２の基準信号を出力するように、リファレンスカウンタ１２を制御する。スイッチ１５の端子Ｔ１を端子Ｔ３に接続し、スイッチ１８の端子Ｔ１１を端子Ｔ１３に接続するように制御する。分周器１９の分周比をＮ２となるように制御する。これによって、周波数ｆｒ２の基準信号を出力するリファレンスカウンタ１２、位相比較器１３、チャージポンプ１４、ＬＰＦ１６ｂ、電圧制御発振器１７ｂ、および分周比Ｎ２の分周器１９からなるＰＬＬ回路が構成され、電圧制御発振器１７ｂからは、ｆ２＝Ｎ２・ｆｒ２の周波数の出力信号が出力される。
周波数ｆ１，ｆ２の出力信号が安定すると、制御電圧も安定してくる。そこで、コントロール回路２０は、ＬＰＦ１６ａ，１６ｂの時定数を小さい値に変更する。また、コントロール回路２０は、周波数ｆｒ１の基準信号を出力するように、リファレンスカウンタ１２を制御する。スイッチ１５の端子Ｔ１を端子Ｔ２に接続し、スイッチ１８の端子Ｔ１１を端子Ｔ１２に接続するように制御する。分周器１９の分周比をＮ１となるように制御する。
スイッチ１５の端子Ｔ１は、端子Ｔ２に接続されているので、ＬＰＦ１６ｂを具備する側のＰＬＬ回路は、フローティング状態となる。これによって、ＬＰＦ１６ｂから出力される制御電圧は、リーク電流により少し低下するが、ＬＰＦ１６ｂの有する時定数によって保持されるので、電圧制御発振器１７ｂからは、周波数ｆｒ２の出力信号が出力され続ける。
コントロール回路２０は、周波数ｆｒ２の基準信号を出力するように、リファレンスカウンタ１２を制御する。スイッチ１５の端子Ｔ１を端子Ｔ３に接続し、スイッチ１８の端子Ｔ１１を端子Ｔ１３に接続するように制御する。分周器１９の分周比をＮ２となるように制御する。
スイッチ１５の端子Ｔ１は、端子Ｔ３に接続されているので、ＬＰＦ１６ａを具備する側のＰＬＬ回路は、フローティング状態となる。これによって、ＬＰＦ１６ａから出力される制御電圧は、リーク電流により少し低下するが、ＬＰＦ１６ａの有する時定数によって保持されるので、電圧制御発振器１７ａからは、周波数ｆｒ１の出力信号が出力され続ける。以後、コントロール回路２０は、ＬＰＦ１６ａ，１６ｂの時定数を小さい値の時定数としたままで、リファレンスカウンタ１２の分周比を交互に切替え、スイッチ１５，１８の端子間の接続を交互に切替える。また、分周器１９の分周比を交互に切替える。なお、小さい値の時定数は、スイッチ１５，１８が切替えられる間、制御電圧を保持できる値となるように設定する。
図６は、リファレンスカウンタから出力される基準信号の波形とスイッチの端子の接続状態を示した図である。
図には、リファレンスカウンタ１２から出力される周波数ｆｒ１，ｆｒ２の基準信号の波形が示してある。また、スイッチ１５，１８の端子Ｔ１〜Ｔ３，Ｔ１１〜Ｔ１３の接続状態が示してある。図に示す両矢印は、その期間、スイッチ１５，１８の端子Ｔ１〜Ｔ３，Ｔ１１〜Ｔ１３が接続されていることを示す。
時間ｔ０において、電源が投入されたとする。コントロール回路２０は、周波数ｆｒ１の基準信号を出力するようにリファレンスカウンタ１２を制御する。また、端子Ｔ１と端子Ｔ２が接続されるようにスイッチ１５を制御する。端子Ｔ１１と端子Ｔ１２が接続されるようにスイッチ１８を制御する。
時間ｔ１になると、コントロール回路２０は、周波数ｆｒ２の基準信号を出力するようにリファレンスカウンタ１２を制御する。また、端子Ｔ１と端子Ｔ３が接続されるようにスイッチ１５を制御する。端子Ｔ１１と端子Ｔ１３が接続されるようにスイッチ１８を制御する。
時間ｔ０から時間ｔ２の間、コントロール回路２０は、ＬＰＦ１６ａ，１６ｂの大きいほうの時定数を選択している。時間ｔ２後は、周波数ｆ１，ｆ２の出力信号が安定して出力されるので、ＬＰＦ１６ａ，１６ｂの時定数の値を小さくなるように制御する。
時間ｔ２になると、コントロール回路２０は、周波数ｆｒ１の基準信号を出力するようにリファレンスカウンタ１２を制御する。また、端子Ｔ１と端子Ｔ２が接続されるようにスイッチ１５を制御する。端子Ｔ１１と端子Ｔ１２が接続されるようにスイッチ１８を制御する。
時間ｔ３になると、コントロール回路２０は、周波数ｆｒ２の基準信号を出力するようにリファレンスカウンタ１２を制御する。また、端子Ｔ１と端子Ｔ３が接続されるようにスイッチ１５を制御する。端子Ｔ１１と端子Ｔ１３が接続されるようにスイッチ１８を制御する。以後、時間ｔ２〜時間ｔ３と時間ｔ３〜時間ｔ４の動作を繰り返す。
このように、電源投入後全ての周波数ｆ１，ｆ２の出力信号が安定して出力されるようになった後、ＬＰＦ１６ａ，１６ｂの時定数を切替えるように構成した。これによって、ロックアップタイプを短縮することができる。
また、ロックアップタイムを短縮することによって、周波数ｆ１，ｆ２の切替えに対する変化に対して、高速に対応することができる。
また、制御電圧を記憶する記憶回路や、制御電圧をＡ／Ｄ、Ｄ／Ａ変換する変換器が不要となるように構成した。これによって、回路面積を抑えることができる。
また、リファレンスカウンタ１２、位相比較器１３、チャージポンプ１４、および分周器１９を共有することにより、回路面積を抑えることができる。
なお、図１では、２つの周波数ｆ１，ｆ２を出力するようにＰＬＬ周波数シンセサイザを構成しているが、３つ以上の周波数を出力するように構成することもできる。この場合、リファレンスカウンタ１２は、３つ以上の分周比を切替えることができ、３つ以上の周波数の基準信号を出力できるようにする。スイッチ１５は、チャージポンプ１４の電流の出力経路を３つ以上選択できるようにする。また、電圧制御発振器を３つ以上設け、ＬＰＦをそれぞれに対応するように設ける。スイッチ１８は、３つ以上の各電圧制御発振器から出力される出力信号を選択して分周器１９に出力できるようにする。分周器１９は、３つ以上の分周比で、出力信号を分周できるようにする。コントロール回路２０は、各回路の動作を順に切替えるように制御する。
次に、本発明の第２の実施の形態を図面を参照して詳細に説明する。
図７は、第２の実施の形態に係るＰＬＬ周波数シンセサイザのブロック図である。
第２の実施の形態では、基準信号を発生する基準信号発生器を複数設け、複数の基準信号発生器から出力される基準信号をスイッチで選択してリファレンスカウンタ、位相比較器へと出力する。図７において、図２と同じものには同じ符号を付し、その説明を省略する。
基準信号発生器６１ａ，６１ｂは、基準信号を発生し、スイッチ６２に出力する。基準信号発生器６１ａ，６１ｂは、例えば、水晶発振器である。基準信号発生器６１ａ，６１ｂは、異なった周波数の基準信号を出力する。
スイッチ６２は、コントロール回路６４の制御によって、基準信号発生器６１ａ，６１ｂから出力される基準電圧を選択し、リファレンスカウンタ６３に出力する。スイッチ６２は、端子Ｔ３１〜Ｔ３３を有している。端子Ｔ３２は、基準信号発生器６１ａに接続されている。端子Ｔ３２は、基準信号発生器６１ｂに接続されている。端子Ｔ３１は、リファレンスカウンタ６３に接続されている。スイッチ６２は、コントロール回路６４の制御によって、端子Ｔ３１と端子Ｔ３２、端子Ｔ３１と端子Ｔ３３と接続が切替えられる。
リファレンスカウンタ６３は、基準信号発生器６１ａ，６１ｂから出力される基準信号を分周し、位相比較器１３に出力する。
コントロール回路６４は、コントロール回路２０と同様の制御を行うが、さらに、スイッチ６２の接続を制御する。周波数ｆ１の出力信号を出力するように、スイッチ１５，１８、分周器１９を制御するとき、端子Ｔ３２と端子Ｔ３１を接続するようにスイッチ６２を制御する。周波数ｆ２の出力信号を出力するように、スイッチ１５，１８、分周器１９を制御するとき、端子Ｔ３３と端子Ｔ３１を接続するようにスイッチ６２を制御する。
このように、複数の基準信号発生器６１ａ，６１ｂを設け、複数の基準電圧を発生するようにしても、ロックアップタイプを短縮し、回路面積を抑えることができる。
上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。
 符号の説明
１１，６１ａ，６１ｂ 基準信号発生器
１２，６３ リファレンスカウンタ
１３ 位相比較器
１４ チャージポンプ
１５，１８，６２ スイッチ
１６ａ，１６ｂ ローパスフィルタ（ＬＰＦ）
１７ａ，１７ｂ 電圧制御発振器
１９ 分周器
２０，６４ コントロール回路
本発明では上記問題を解決するために、図１に示すような複数の周波数ｆ１，ｆ２の出力信号を出力するＰＬＬ周波数シンセサイザにおいて、出力信号を出力する、制御電圧によって発振周波数が制御される複数の電圧制御発振器１７ａ，１７ｂと、出力信号を選択して出力する第１のスイッチ１８と、第１のスイッチ１８によって選択された出力信号を分周する分周比が切替え可能な分周器１９と、分周器１９によって分周された出力信号の位相と基準信号の位相との位相差を出力する位相比較器１３と、位相差の出力経路を切替える第２のスイッチ１５と、複数の電圧制御発振器１７ａ，１７ｂに対応して設けられ、第２のスイッチ１５によって出力経路が切替えられた位相差を制御電圧に変換するそれぞれが時定数の切替えが可能な複数のローパスフィルタ（ＬＰＦ）１６ａ，１６ｂと、複数の周波数ｆ１，ｆ２の出力信号が常時出力されるように、第１のスイッチ１８、第２のスイッチ１５、および分周器１９の動作を順次切替えるとともに、電源投入後全ての周波数ｆ１，ｆ２の出力信号が安定して出力されるようになった後、複数のＬＰＦ１６ａ，１６ｂのそれぞれの時定数を切替えるコントロール回路２０と、を有することを特徴とするＰＬＬ周波数シンセサイザが提供される。
このようなＰＬＬ周波数シンセサイザによれば、電源投入後全ての周波数ｆ１，ｆ２の出力信号が安定して出力されるようになった後、複数のＬＰＦ１６ａ，１６ｂのそれぞれの時定数を切替える。また、制御電圧を記憶する記憶回路や、制御電圧をＡ／Ｄ、Ｄ／Ａ変換する変換器が不要である。
本発明のＰＬＬ周波数シンセサイザでは、電源投入後全ての周波数の出力信号が安定して出力されるようになった後、複数のローパスフィルタのそれぞれの時定数を切替えるように構成した。これによって、ロックアップタイムを短縮することができる。また、制御電圧を記憶する記憶回路や、制御電圧をＡ／Ｄ、Ｄ／Ａ変換する変換器が不要となるように構成した。これによって、回路面積を抑えることができる。

Claims (9)

  1. 複数の周波数の出力信号を出力するＰＬＬ周波数シンセサイザにおいて、
    前記出力信号を出力する、制御電圧によって発振周波数が制御される複数の電圧制御発振器と、
    前記出力信号を選択して出力する第１のスイッチと、
    前記第１のスイッチによって選択された前記出力信号を分周する分周比が切替え可能な分周器と、
    前記分周器によって分周された前記出力信号の位相と基準信号の位相との位相差を出力する位相比較器と、
    前記位相差の出力経路を切替える第２のスイッチと、
    前記複数の電圧制御発振器に対応して設けられ、前記第２のスイッチによって出力経路が切替えられた前記位相差を前記制御電圧に変換する時定数が切替え可能な複数のローパスフィルタと、
    複数の周波数の前記出力信号が常時出力されるように、前記第１のスイッチ、前記第２のスイッチ、および前記分周器の動作を順次切替えるとともに、電源投入後全ての周波数の前記出力信号が安定して出力されるようになった後、前記ローパスフィルタの前記時定数を切替えるコントロール回路と、
    を有することを特徴とするＰＬＬ周波数シンセサイザ。
  2. 前記ローパスフィルタは、少なくとも２つの異なる前記時定数を有し、
    前記コントロール回路は、前記時定数を大きい方から小さい方に切替えることを特徴とする請求の範囲第１項記載のＰＬＬ周波数シンセサイザ。
  3. 前記コントロール回路は、複数の周波数の前記出力信号が全て出力されるように前記切替えを１回行った後、前記時定数を切替えることを特徴とする請求の範囲第１項記載のＰＬＬ周波数シンセサイザ。
  4. 前記ローパスフィルタは、前記時定数の異なる２つのローパスフィルタ回路を有し、前記ローパスフィルタ回路の一方を選択することによって前記時定数が切替えられることを特徴とする請求の範囲第１項記載のＰＬＬ周波数シンセサイザ。
  5. 前記ローパスフィルタは、回路の一部がショートされ、前記時定数が切替えられることを特徴とする請求の範囲第１項記載のＰＬＬ周波数シンセサイザ。
  6. 基準信号発生器と、
    前記コントロール回路によって分周比が切替えられる、前記基準信号発生器から出力される信号を分周して前記基準信号を出力するリファレンス分周器と、
    を有することを特徴とする請求の範囲第１項記載のＰＬＬ周波数シンセサイザ。
  7. 前記基準信号を出力するための複数の基準信号発生器を有することを特徴とする請求の範囲第１項記載のＰＬＬ周波数シンセサイザ。
  8. 前記分周器は、前記出力信号を整数分周することを特徴とする請求の範囲第１項記載のＰＬＬ周波数シンセサイザ。
  9. 前記分周器は、前記出力信号を非整数分周することを特徴とする請求の範囲第１項記載のＰＬＬ周波数シンセサイザ。
JP2006534942A 2004-09-08 2004-09-08 Ｐｌｌ周波数シンセサイザ Expired - Fee Related JP4094045B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2004/013041 WO2006027831A1 (ja) 2004-09-08 2004-09-08 Ｐｌｌ周波数シンセサイザ

Publications (2)

Publication Number Publication Date
JPWO2006027831A1 true JPWO2006027831A1 (ja) 2008-05-08
JP4094045B2 JP4094045B2 (ja) 2008-06-04

Family

ID=36036128

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006534942A Expired - Fee Related JP4094045B2 (ja) 2004-09-08 2004-09-08 Ｐｌｌ周波数シンセサイザ

Country Status (4)

Country Link
US (1) US7405627B2 (ja)
JP (1) JP4094045B2 (ja)
CN (1) CN101015124B (ja)
WO (1) WO2006027831A1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102130765A (zh) * 2007-01-05 2011-07-20 华为技术有限公司 调整锁相环的方法
WO2009101792A1 (ja) 2008-02-12 2009-08-20 Panasonic Corporation シンセサイザとこれを用いた受信装置
JP2009194428A (ja) * 2008-02-12 2009-08-27 Panasonic Corp シンセサイザと、これを用いた受信装置、および電子機器
EP2169828B1 (en) * 2008-09-25 2017-03-22 ams AG Variable capacitance circuit and method for providing a variable capacitance
JP2011188114A (ja) * 2010-03-05 2011-09-22 Toshiba Corp 半導体集積回路
JP2013217670A (ja) * 2012-04-04 2013-10-24 Canon Inc 計測装置及び計測方法
US20140062605A1 (en) * 2012-08-31 2014-03-06 Motorola Solutions, Inc. Method and apparatus for a synthesizer architecture
CN102946249A (zh) * 2012-12-10 2013-02-27 北京中科飞鸿科技有限公司 一种频率综合器
US11095216B2 (en) * 2014-05-30 2021-08-17 Qualcomm Incorporated On-chip dual-supply multi-mode CMOS regulators
US10345787B2 (en) * 2014-09-29 2019-07-09 Fuji Corporation Automatic control device
CN105045177A (zh) * 2015-07-08 2015-11-11 中国科学院国家授时中心 多路选择滤波频率输出装置
CN105846670B (zh) * 2016-03-22 2018-08-03 成都芯源系统有限公司 时钟电路及其控制方法
RU2724635C1 (ru) 2016-12-19 2020-06-25 Телефонактиеболагет Лм Эрикссон (Пабл) Системы и способы для переключения опорных кварцевых генераторов для приемопередатчика беспроводного устройства
US10496127B1 (en) * 2018-06-04 2019-12-03 Linear Technology Holding Llc Multi-chip timing alignment to a common reference signal
CN111641409B (zh) * 2020-05-18 2024-03-08 成都锐成芯微科技股份有限公司 一种电荷泵锁相环电路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5227342A (en) * 1975-08-27 1977-03-01 Sony Corp Signal generator
JPS5843632A (ja) * 1981-09-01 1983-03-14 テクトロニツクス・インコ−ポレイテツド 位相固定回路
JPH07162303A (ja) * 1993-12-10 1995-06-23 Kenwood Corp Ｐｌｌ周波数シンセサイザ
JP2004282223A (ja) * 2003-03-13 2004-10-07 Matsushita Electric Ind Co Ltd 周波数シンセサイザ

Also Published As

Publication number Publication date
US20070152758A1 (en) 2007-07-05
US7405627B2 (en) 2008-07-29
CN101015124B (zh) 2011-04-20
CN101015124A (zh) 2007-08-08
JP4094045B2 (ja) 2008-06-04
WO2006027831A1 (ja) 2006-03-16

Similar Documents

Publication Publication Date Title
JP4094045B2 (ja) Ｐｌｌ周波数シンセサイザ
US8008955B2 (en) Semiconductor device
US7834705B2 (en) Frequency synthesizer having multi-band voltage controlled oscillator
JP2006295343A (ja) スイッチトキャパシタフィルタ及びフィードバックシステム
US20150381191A1 (en) Variable delay component ring oscillator with phase shifting select switch
JP2001016103A (ja) Ｐｌｌシンセサイザ
JP2007300486A (ja) Ｐｌｌシンセサイザ
KR100901400B1 (ko) Ｐｌｌ 주파수 신시사이저
US6556087B2 (en) Fractional frequency division frequency synthesizer having rounded phase control value
JP4735870B2 (ja) 電圧制御発振器、周波数シンセサイザおよび発振周波数制御方法
JP4520380B2 (ja) クロック生成回路
WO2019171585A1 (ja) Ｐｌｌ回路
JPH0758636A (ja) 周波数シンセサイザ
JP2000148281A (ja) クロック選択回路
JP3772668B2 (ja) 位相同期ループを用いた発振回路
JP2002280897A (ja) フルディジタルｐｌｌ回路
JP2018113501A (ja) 電圧制御発振回路及び電圧制御発振回路の制御方法
JP2005102115A (ja) 同期発振器、ｐｌｌ回路、これを用いた発振回路及び電子機器
JP2000040959A (ja) Ｐｌｌ周波数シンセサイザ
US10305493B2 (en) Phase-locked loop and frequency synthesizer
JP2003243980A (ja) Ｐｌｌ回路
JPH10270999A (ja) 半導体装置
JP2001308703A (ja) Ｐｌｌ回路
JPH06164387A (ja) 位相同期式周波数シンセサイザ
JP2018061117A (ja) 周波数シンセサイザ

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080304

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080304

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4094045

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110314

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120314

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130314

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140314

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees