JPH07162303A - Ｐｌｌ周波数シンセサイザ - Google Patents

Abstract

(57)【要約】 【目的】 周波数切り換え時におけるロックアップタイ
ムがきわめて短いＰＬＬ周波数シンセサイザを提供す
る。 【構成】 基準発振器１の出力の周波数を分周する分周
器２と、電圧制御発振器５の出力の周波数を分周する分
周比可変の分周器４と、分周器２および４の出力の位相
を位相比較する位相比較器３の位相比較出力を入力とし
出力を電圧制御発振器５に周波数制御電圧として供給す
るループフィルタ７−１およびループフィルタ７−１よ
り時定数の小さいループフィルタ７−２と、ループフィ
ルタ７−１とループフィルタ７−２の一方を選択するた
めのスイッチ８−ａ〜８−ｄと、スイッチ８−ａ〜８−
ｄを制御して出力周波数の切り換えと同期してループフ
ィルタ７−１または７−２を選択させ、かつ出力周波数
を切り換えた際に分周器２および４を同時に動作状態に
制御する制御回路６とを備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は周波数発振器またはチャ
ンネル選択用ローカル発振器として用いられるＰＬＬ周
波数シンセサイザに関する。

【０００２】

【従来の技術】従来のＰＬＬ周波数シンセサイザは図１
２に示すように、ループフィルタ２８は抵抗Ｒ１〜Ｒ
４、コンデンサＣと、抵抗Ｒ１、Ｒ３を夫々選択的に短
絡するアナログスイッチ等からなるスイッチ２８ｅと２
８ｆを備えて、周波数切り換え時に制御回路２７の制御
のもとにまずスイッチ２８ｅおよび２８ｆを閉じること
によってループフィルタ２８の時定数を小さくしてロッ
クアップタイムを短縮し、ロックした時点でスイッチ２
８ｅおよび２８ｆを開くことによりループフィルタ２８
の帯域幅を狭くしてＣ／Ｎの改善および分周器２６によ
って分周された基準周波数発振器２５の出力における基
準周波数ｆｒのリークによるスプリアス出力の抑制を行
っている。

【０００３】

【発明が解決しようとする課題】しかしながら、上記し
た従来のＰＬＬ周波数シンセサイザによるときは、基準
周波数ｆｒが小さく、かつ周波数のホッピング幅が大き
いときには、ロックアップタイムが充分短くならないと
いう問題点があった。

【０００４】さらに周波数のホッピング幅が小さいとき
であってもループフィルタの時定数を大きくするために
スイッチを開いた際に、過度応答によりロックはずれが
生じたりすることがあるという問題点があった。そのた
め、時分割多重アクセス方式による通信のように周波数
の高速切り換えが必要な通信に適用する場合に充分では
ないという問題点があった。

【０００５】本発明は、周波数切り換え時におけるロッ
クアップタイムがきわめて短いＰＬＬ周波数シンセサイ
ザを提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明のＰＬＬ周波数シ
ンセサイザは、基準発振器の出力の周波数を分周する第
１分周器と、電圧制御発振器と、電圧制御発振器の出力
の周波数を分周する分周比可変の第２の分周器と、第１
および第２の分周器の出力の位相を位相比較する位相比
較器と、位相比較器の位相比較出力を入力とし出力を電
圧制御発振器に周波数制御電圧として供給する第１のル
ープフィルタおよび第１のループフィルタより時定数の
小さい第２のループフィルタと、第１のループフィルタ
と第２のループフィルタの一方を選択するための選択手
段と、第２の分周器の分周比の変更に同期して選択手段
を作動させる制御手段を備えたことを特徴とする。

【０００７】本発明のＰＬＬ周波数シンセサイザにおけ
る制御手段は、第２の分周器の分周比の変更に同期して
選択手段を作動させると共に第１の分周器を同時に動作
状態にするように制御することを特徴とする。

【０００８】本発明のＰＬＬ周波数シンセサイザにおけ
る制御手段は、複数の出力周波数に所定時間間隔で順次
移動する場合に選択手段が常に第２のループフィルタを
選択するように制御することを特徴とする。

【０００９】本発明のＰＬＬ周波数シンセサイザにおけ
る制御手段は、第１の出力周波数の発振中には第１のル
ープフィルタを選択させ、第１の出力周波数の発振終了
時に直ちに第１のループフィルタに代わって第２のルー
プフィルタを選択させて、第２の出力周波数の発振に切
り換え、電圧制御発振器の発振周波数が第２の出力周波
数にロックした後に第２ループフィルタに代わって第１
のループフィルタを選択させ、再び第１の出力周波数の
発振をさせることを特徴とする。

【００１０】本発明のＰＬＬ周波数シンセサイザにおけ
る制御手段は、第１の出力周波数の発振を間歇的に行う
ときには常に第１のループフィルタを選択させ、第１の
出力周波数の発振前に予め基準発振器および電圧制御発
振器の電源を立上げ、その後所定時間経過時に位相比較
器と第１および第２の分周器とを動作状態に制御するこ
とを特徴とする。

【００１１】本発明のＰＬＬ周波数シンセサイザにおい
て、第２の分周器は、制御手段によりリセットされると
共に第１の分周器をリセットし、かつ第１の分周器およ
び第２の分周器の出力信号の立上りが同期するように構
成したことを特徴とする。

【００１２】

【作用】本発明のＰＬＬ周波数シンセサイザは、制御手
段によってスイッチが制御されて出力周波数の切り換え
と同期して第１または第２のループフィルタが選択さ
れ、かつ出力周波数を切り換えた際に第１および第２の
分周器が同時に動作状態に制御される。しかるに、第２
のループフィルタの時定数は小さく、第１のループフィ
ルタは周波数切り換え前の状態に維持されているうえ、
出力周波数切り換え時における第１および第２の分周器
の出力の位相差は小さいので、位相比較器の位相比較出
力の変化も少ないために、第１のループフィルタの時定
数が大きくても短いロックアップタイムですみ、高速で
出力周波数切り換えができることになる。

【００１３】本発明のＰＬＬ周波数シンセサイザは、複
数の出力周波数に所定時間間隔で順次移動する場合に常
に第２のループフィルタが選択される。

【００１４】本発明のＰＬＬ周波数シンセサイザは、第
１の出力周波数の発振を間歇的に行うときには常に第１
のループフィルタが選択され、第１の出力周波数の発振
前に予め基準発振器および電圧制御発振器の電源が立上
げられ、その後所定時間経過時に位相比較器と第１およ
び第２の分周器とが動作状態に制御されるときは、高速
で第１の出力周波数にロックすると共に、消費電力が少
なくてすむ。

【００１５】

【実施例】以下、本発明を実施例により説明する。図１
は本発明にかかるＰＬＬ周波数シンセサイザの一実施例
の構成を示すブロック図である。

【００１６】本実施例のＰＬＬ周波数シンセサイザ１０
は、基準発振器１と、基準発振器１の出力の周波数を分
周する一定分周比の分周器２と、プログラマブルデバイ
ダからなる分周器４と、分周器２の出力と分周器４の出
力とを位相比較する位相比較器３と、ループフィルタ７
−１と、時定数がループフィルタ７−１の時定数より小
さいループフィルタ７−２と、位相比較器３の位相比較
出力を夫々ループフィルタ７−１、７−２へ各別に選択
的に供給するアナログスイッチからなるスイッチ８−
ａ、８−ｃと、出力を分周器４へ供給する電圧制御発振
器５と、ループフィルタ７−１、７−２の出力を電圧制
御発振器５へ周波数制御電圧として選択的に供給するア
ナログスイッチからなるスイッチ８−ｂ、８−ｄと、分
周器４に分周データおよびリセット信号を供給すると共
に、位相比較器３におけるロック検出出力を受け、スイ
ッチ８−ａ〜８−ｄの開閉を制御するための制御回路６
とを備えている。

【００１７】制御回路６は図２に示すようにナンドゲー
ト１１、Ｄフリップフロップ１２、抵抗Ｒとコンデンサ
Ｃ１とダイオードＤとからなる時定数回路１３、排他論
理和回路１４とを含み、そのまま出力される分周デー
タ、ローアクティブのスキャン信号（ＳＣＡＮ）および
Ｔｘ−Ｒｘ信号とからなる周波数データと、データラッ
チパルスと、受信回路電源からの電圧が印加される。

【００１８】制御回路６に供給されたは分周データはそ
のまま分周器４へ分周データとして出力する。スキャン
信号はＤフリップフロップ１２にプリセット信号として
供給すると共に、Ｔｘ−Ｒｘ信号とナンドゲート１１に
供給しナンドゲート１１の出力はＤフリップフロップ１
２のクリア信号として供給する。データラッチパルスは
Ｄフリップフロップ１２にクロックパルスとして供給す
ると共に、データラッチパルスとして分周器４へ供給す
る。

【００１９】データラッチパルスと時定数回路１３を介
して受信回路電源からの電圧とは排他論理和回路１４に
供給し、排他論理和回路１４からの出力はリセット信号
として分周器４へ供給する。Ｄ−フリップフロップ１２
のＱ端子からの出力および反転Ｑ端子からの出力はスイ
ッチ８−ａ〜８−ｄへの切り換えのためのスイッチ制御
信号ＡおよびＢとして出力する。

【００２０】分周器２は図３に示すように、バッファ増
幅器１５、アンドゲート１６、カウンタ１７からなり、
基準発振器１からの出力をアンドゲート１６を介して受
けてカウンタ１７において分周する。アンドゲート１６
は分周器４からのリセット信号を受けてアンドゲート１
６を制御し、後記するように分周器４の分周開始と同期
して分周開始をするように構成してある。

【００２１】分周器４は図４に示すように、バッファ増
幅器１８、アンドゲート１９、カウンタ２０、インバー
タ２１、ナンドゲート２２および２３からなるＲ−Ｓフ
リップフロップ２４とからなり電圧制御発振器５からの
発振出力はバッファ増幅器１８に供給して増幅し、増幅
出力はアンドゲート１９を介してカウンタ２０に供給し
てデータラッチパルスによってラッチされた分周データ
に基づく分周比で分周して、分周出力を位相比較器３へ
送出する。カウンタ２０の分周出力はインバータ２１に
おいて反転した出力でフリップフロップ２４をセット
し、フリップフロップ２４の出力をリセット信号として
分周器２に供給する。

【００２２】上記した本実施例のＰＬＬ周波数シンセサ
イザ１０の作用を、図５に示す順序により通信を行う場
合を例に説明する。図５において、受信Ａは受信信号の
復調を行う期間を示し、受信Ｂではこの期間中の一部の
期間だけ受信信号強度の測定を行う期間を示し、送信は
データの送信を行う期間を示している。通信は図５に示
す受信Ａ、受信Ｂおよび送信を１単位とし、この１単位
が繰り返して行われるものとする。またｆ１およびｆ２
は電圧制御発振器５の発振周波数を示している。この場
合において、送受信機の図６に示す周波数変換段を想定
しており、周波数ｆ１、ｆ２と実際の送受信周波数の関
係は次のとおりである。図６においてＭ１、Ｍ２はミキ
サを示している。

【００２３】受信周波数をｆｒｒｆ、受信側の中間周波
数をｆｒｉｆ、送信周波数をｆｔｒｆ、送信側の中間周
波数をｆｔｉｆとしたとき、 送信周波数 ｆｔｒｆ＝ｆ１−ｆｔｉｆ （式
１） 受信Ａ周波数 ｆｒｒｆ＝ｆ１−ｆｒｉｆ （式
２） 受信Ｂ周波数 ｆｒｒｆ＝ｆ２−ｆｒｉｆ （式
３） である。

【００２４】次に、上記した分周器２と分周器４との分
周開始が同期することについて図７によって説明する。

【００２５】制御回路６から出力される図７（ａ）に示
す波形のリセット信号が低電位となるとナンドゲート１
９によって電圧制御発振器５からの発振出力はカウンタ
２０に導かれず、カウンタ２０は低電位出力を発生す
る。このため、インバータ２１を介してセットされるフ
リップフロップ２４はは低電位出力を発生し、分周器２
はリセットされてその分周出力は低電位に固定される。
図７（ｂ）は分周器４からの分周出力の波形を示し、図
７（ｃ）は分周器４から分周器２へのリセット信号の波
形を示している。図７（ｆ）は図７（ａ）のリセット信
号の立上り部分の拡大図、図７（ｇ）は分周器４の出力
の図７（ｆ）に対応する部分の拡大図、図７（ｈ）は分
周器４から分周器２へのリセット信号の図７（ｆ）に対
応する部分の拡大図である。図７（ｅ）は分周器２の分
周出力の波形を示す。

【００２６】制御回路６から出力されるリセット信号が
高電位に変化すると電圧制御発振器５の発振出力はバッ
ファ増幅器１８、アンドゲート１９を介してカウンタ２
０に供給され分周される。カウンタ２０から出力された
分周出力は位相比較器３に供給されて分周器２から出力
される分周出力と位相比較される。このときにカウンタ
２０から出力された分周出力の最初の出力の立上りによ
ってフリップフロップ２４の出力は高電位に変化し、こ
の高電位への変化によって分周器２はリセットが解除さ
れて分周を開始する。すなわち、分周器２は分周器４が
上記の分周を開始した時の分周出力の立上りに同期して
分周を開始することになる。

【００２７】この場合において図７（ｄ）に示す電圧制
御発振器５の発振出力の立上りと、図７（ｅ）に示す分
周器２の分周出力の最初の立上りとは、夫々の拡大図で
ある図７（ｉ）、図７（ｊ）に示すように、完全に位相
が一致しているとは限らず、時間ｔ７の位相差を有する
ことがある。しかし、一般に、電圧制御発振器５の発振
周波数≫分周器２の分周出力の周波数、電圧制御発振器
５の発振周波数≫分周器４の分周出力の周波数であるた
め時間ｔ７はきわめて短い値となり、分周器４の分周開
始時の出力の立上りと分周器２の分周開始時の出力の立
上りとは位相が一致していると見做せて、初期位相同期
が掛けられた状態となる。

【００２８】次に、制御回路６の動作に基づいて本実施
例の作用について説明する。図８は受信Ａ→受信Ｂ→送
信→受信Ａ……と状態が変化する場合における図１の各
部の信号のタイミング図を示す。Ｔｘ−Ｒｘ信号は受信
Ｂの期間のみ低電位となり、それ以外では高電位となる
信号である。Ｔｘ−Ｒｘ信号は複数の周波数に順次移動
する後記の図９に示す場合および間歇動作を行う後記の
図１０に示す場合も、常に図８に示すタイミングと同じ
タイミングで発生する。

【００２９】受信Ａ、受信Ｂと図８において示すように
順次状態が変わる場合においてはスキャン信号は高電位
に設定されている。この順次状態が変わる場合におい
て、受信Ａの状態では制御回路６の制御のもとにスイッ
チ８−ａおよび８−ｂは閉成され、スイッチ８−ｃおよ
び８−ｄは開放されるため、時定数の大きいループフィ
ルタ７−１が接続されている。

【００３０】受信Ｂの期間に入ると同時に制御回路６は
データラッチパルスＤＬ１を受けてその前に供給されて
いた発振周波数ｆ２に対応する分周データを分周器４に
送出する。また、分周器４はデータラッチパルスＤＬ１
の反転信号を制御回路６からリセット信号として受けて
分周動作を停止すると共に分周器２をリセットし分周器
２の分周動作を停止させる。

【００３１】制御回路６から分周器４に送られたリセッ
ト信号の立上りにより分周器４は周波数シンセサイザ１
０の発振周波数をｆ２にする分周を開始し、さらにその
出力の立上りに同期するように分周器２における分周を
開始させる。したがって、分周器４から出力される分周
出力の位相と分周器２から出力される分周出力の初期位
相は前記したように同期している。また、受信Ｂの期間
の始まりと同時のデータラッチパルスＤＬ１の立上りで
制御回路６はスイッチ制御信号Ｂを低電位から高電位に
変化させ、スイッチ制御信号Ａを高電位から低電位に変
化させる。

【００３２】ここで、スイッチ制御信号Ａ、Ｂが高電位
のときはスイッチ８−ａ〜８−ｄは閉成され、低電位の
ときはスイッチ８−ａ〜８−ｄは開放される。スイッチ
制御信号Ｂが低電位から高電位に変化され、スイッチ制
御信号Ａが高電位から低電位に変化されたことによっ
て、ループフィルタ７−２がＰＬＬループ中に挿入さ
れ、ループフィルタ７−１は電圧制御発振器５が周波数
ｆ１の発振をする発振周波数制御電圧を保持した状態で
ＰＬＬループから開放される。ループフィルタ７−２は
時定数がループフィルタ７−１の時定数より小さく設定
されているため高速で周波数切り換えが行われることに
なる。

【００３３】受信Ｂの期間の開始から期間ｔ１（ループ
フィルタ７−２でのロックアップタイム＜ｔ１）を経過
したとき、すなわち位相比較器３から制御回路６へロッ
ク出力が出力されたとき、図示しない受信回路は期間ｔ
２において受信信号強度を測定する。このときにおいて
測定される受信信号強度は周波数ｆ２に対応する受信Ｂ
の受信信号の強度である。制御回路６はデータラッチパ
ルスＤＬ１の立上りから期間（ｔ１＋ｔ２）経過したと
きにデータラッチパルスＤＬ２を受け、データラッチパ
ルスＤＬ２を受けて電圧制御発振器５の発振周波数を再
び周波数ｆ１にするための分周データを分周器４に送出
する。同時にデータラッチパルスＤＬ２の反転信号をリ
セット信号として受けて分周器４は分周動作を停止する
と共に分周器２をリセットして分周器２の分周動作を停
止させる。

【００３４】また、データラッチパルスＤＬ２の立上り
により制御回路６はスイッチ制御信号Ｂを高電位から低
電位に変化させ、スイッチ制御信号Ａを低電位から高電
位に変化させて、ＰＬＬループ中に再びループフィルタ
７−１が挿入され、ループフィルタ７−２はＰＬＬルー
プから開放される。制御回路６から分周器４に送られた
リセット信号の立上りにより分周器４は周波数シンセサ
イザ１１の発振周波数をｆ１にする分周を開始し、さら
にその出力の立上りと同期するように分周器２の動作を
開始させる。

【００３５】そこで、分周器２の出力の立上りと分周器
４の出力の立上りが揃った状態で位相比較器３に供給さ
れることになって、そのときの位相差は僅かでありかつ
時定数が大きいループフィルタ７−１が電圧制御発振器
５を周波数ｆ１の発振周波数で発振させる発振周波数制
御電圧で保持されている状態でＰＬＬループに接続され
るため、きわめて高速でＰＬＬループはロックされるこ
とになる。また、送信時の電圧制御発振器５の出力信号
のＣ／Ｎ特性が良好で基準周波数ｆｒのリークによるス
プリアス出力も抑圧されたものとなるため、通信品質の
高い通信を行うことができる。

【００３６】送信のあとに受信Ａとなるが、このときも
ループフィルタ７−１が送信時から引き続きＰＬＬルー
プに接続されているため高通信品質を保つことができ
る。なお、データラッチパルスＤＬ２の後の分周データ
は次の受信Ｂの期間で受信信号強度強度を測定する周波
数に対応する分周データである。

【００３７】なお、図８において受信Ａの期間中に受信
信号強度測定が常に行われているように表示されている
が、これは受信Ａの期間中の任意の時間に１回または複
数回受信信号強度測定を行う動作があっても差し支えな
く、復調動作と同時に行われるためである。

【００３８】次に、図９に示すように受信Ｂの期間のみ
繰り返し、つまり複数の周波数の受信信号強度の測定を
連続して行う場合の動作を説明する。受信Ｂの期間のみ
繰り返す場合はスキャン信号は低電位に設定される。

【００３９】この場合には電圧制御発振器５の発振周波
数は受信Ｂの各期間ごとに別々のものとなるので上記の
動作では対応できない。しかし、受信信号の復調および
送信は行わないためきわめて高Ｃ／Ｎの電圧制御発振器
５の出力である必要はない。このため、狭い帯域幅のル
ープフィルタでなくても、広い帯域幅のループフィルタ
でも使用可能となる。

【００４０】スキャン信号は低電位であるため、時定数
がループフィルタ７−１の時定数よりも小さいループフ
ィルタ７−２を常にＰＬＬループに接続するように低電
位のスイッチ制御信号Ａおよび高電位のスイッチ制御信
号Ｂが制御回路６から出力されて、ループフィルタ７−
２がＰＬＬループに接続された状態となる。図９では、
受信Ｂの各期間に２周波数の受信信号強度の測定を行う
場合にタイミングを示している。この場合、ロックアッ
プタイムがｔ３以下の時間となるループフィルタ７−２
が必要となるが、ｔ１（図８参照）≧ｔ３なのでタイミ
ングの問題はなく、図９に示すｔ４の期間において受信
信号強度の測定を行う。

【００４１】図９に示す場合は、受信Ｂの期間の始まり
と同期して出力されるデータラッチパルスを受けて制御
回路６はデータラッチパルス直前の分周データを読み込
んで分周器４に供給し、該分周データに対応する周波数
ｆｉ（ｉ＝１、２、３……）に電圧制御発振器５の発振
周波数が制御される。受信Ｂの期間の開始から時間ｔ３
を経過したとき、引き続く時間ｔ４の期間に周波数ｆｉ
に対応する周波数の受信信号強度の測定が行われる。ｔ
４の期間経過時に次のデータラッチパルスが出力され
て、このデータラッチパルスを受けて同様に動作して次
の周波数ｆ（ｉ＋１）に対応する周波数の受信信号強度
が測定される。図９の例では２つの引き続く２周波数の
受信信号強度が受信Ｂの期間に行われることは前記のと
おりである。

【００４２】次に同一周波数で受信Ａの状態を間歇的に
繰り返す場合について、図１０にしたがって説明する。
この場合はスキャン信号は高電位に、データラッチパル
スは低電位に設定される。受信回路の電源は送受信機の
主電源と独立し、主電源がオン状態でかつ間歇受信以外
は常にオン状態にされているとする。

【００４３】この場合は、受信Ａの期間が始まる時期か
ら期間ｔ６だけ前に受信回路の電源を立上げ、受信Ａの
期間終了と同時に受信回路の電源を遮断することによっ
て、受信休止中の消費電力の低減を図っている。

【００４４】受信Ａの期間であるため、受信信号の復調
を行う必要があり、ＰＬＬループには帯域幅の狭い、す
なわち時定数の大きいループフィルタ７−１を接続して
通信品質を上げる必要がある。このため、受信回路電源
の立上りより時間ｔ５を経過したときリセット信号を立
上げ、受信Ａの期間終了と同時にリセット信号を立下げ
る。リセット信号の立上がる前にスイッチ制御信号Ａは
高電位となって、ループフィルタ７−１がＰＬＬループ
に接続され、その後に、初期位相同期が掛けられ、か
つ、ループフィルタ７−１は時定数は大きいが、ＰＬＬ
ループロック時の状態における電圧が保持されたままの
状態であり、位相比較器３から変化の少ない位相比較出
力がループフィルタ７−１に入力されてもＰＬＬループ
をきわめて高速にロック状態にさせることができる。す
なわち、高速でロックさせることができることになる。

【００４５】リセット信号を立上げたときに分周器４は
分周動作を開始し、さらにその出力信号と同期するよう
に分周器２の動作を開始させる。そこで、位相比較器３
に立上りが揃えられた分周器２、４からの周波数ｆｒ、
ｆｖの出力が入力されるために、この揃えられた立上り
を有する分周器２、４からの次の出力間の位相差は微小
であり、位相比較器３の出力の変化も少ない。

【００４６】ここで、リセット信号を受信回路電源より
も時間ｔ５だけ遅らせる理由は、受信回路電源に使用さ
れるリプルフィルタなどの静電容量の影響によって受信
回路電源電圧が規定電圧に達するまでに時間がかかり、
この間の電圧変動による基準発振器１および電圧制御発
振器５の発振周波数変動を極力抑えるためである。また
受信Ａの期間が終了すると同時にリセット信号を立下げ
るのは、リセット信号を低電位にすることによって分周
器２および４の分周動作を停止させ、受信Ａの期間以外
での消費電力を極力減少させるためである。

【００４７】また、この場合においてはループフィルタ
７−２がＰＬＬループから開放されていて、ループフィ
ルタ７−１は常にＰＬＬループに挿入されていても、受
信回路電源がオン時またはリセット信号が高電位のとき
だけＰＬＬループに挿入されていてもよい。高速でロッ
ク状態になることが可能なため、受信Ａの期間以外の休
止時における受信回路電源がオンとなる時間ｔ６を短縮
することができて、消費電力の低減が可能となる。

【００４８】なお、上記した一実施例においてループフ
ィルタ７−１と７−２との切り換えにアナログスイッチ
等からなる単極単投のスイッチ８−ａ〜８−ｄを用いた
場合を例示したが、図１１に示すように示すように、例
えばマルチプレクサ等からなる双極単投のスイッチ８−
ｅ、８−ｆを用いてもよい。

【００４９】

【発明の効果】以上説明した如く本発明のＰＬＬ周波数
シンセサイザによれば、制御手段によってスイッチを制
御して出力周波数の切り換えと同期して第１または第２
ループフィルタを選択し、かつ出力周波数を切り換えた
際に第１および第２分周器が同時に動作状態になるよう
に制御するため、第２ループフィルタの時定数は小さ
く、周波数切り換え直後においては第１ループフィルタ
は周波数切り換え前の状態に維持されているうえ、出力
周波数を切り換えた時における第１および第２分周器の
出力の位相差は少なくてすみ、位相比較器の出力位相比
較出力の変化も小さくなり、第１ループフィルタの時定
数が大きくても短いロックアップタイムですみ、高速で
出力周波数切り換えができる効果がある。

【００５０】さらに、第１の出力周波数の発振を間歇的
に行うときには常に第１ループフィルタを選択し、第１
の出力周波数の発振前に予め基準発振器および電圧制御
発振器の電源を立上げ、その後所定時間経過時に位相比
較器と第１および２分周器とを動作状態に制御したとき
は、高速で出力周波数が切り換えられると共に、消費電
力が少なくてすむ効果がある。

【図面の簡単な説明】

【図１】本発明に係るＰＬＬ周波数シンセサイザの一実
施例の構成を示すブロック図である。

【図２】本発明に係るＰＬＬ周波数シンセサイザの一実
施例における制御回路の構成を示すブロック図である。

【図３】本発明に係るＰＬＬ周波数シンセサイザの一実
施例における分周器（２）の構成を示すブロック図であ
る。

【図４】本発明に係るＰＬＬ周波数シンセサイザの一実
施例における分周器（４）の構成を示すブロック図であ
る。

【図５】本発明のＰＬＬ周波数シンセサイザの一実施例
を用いた送受信機における送受信動作時のタイミング図
である。

【図６】本発明のＰＬＬ周波数シンセサイザの一実施例
を用いた送受信機における周波数変換段の構成を示すブ
ロック図である。

【図７】本発明に係るＰＬＬ周波数シンセサイザの一実
施例における分周器の作用の説明に供するタイミング図
であり、図中（ｆ）〜（ｊ）は（ａ）〜（ｅ）に夫々対
応し、かつ（ａ）の立上り付近の時間軸を拡大して示し
たものである。

【図８】本発明に係るＰＬＬ周波数シンセサイザの一実
施例を用いた送受信機における送受信動作時のタイミン
グ図である。

【図９】本発明に係るＰＬＬ周波数シンセサイザの一実
施例を用いた送受信機における受信信号強度測定の場合
のタイミング図である。

【図１０】本発明に係るＰＬＬ周波数シンセサイザの一
実施例を用いた送受信機における間歇受信の場合のタイ
ミング図である。

【図１１】本発明のＰＬＬ周波数シンセサイザの一実施
例におけるスイッチ部分の変形例を示すブロック図であ
る。

【図１２】従来のＰＬＬ周波数シンセサイザの構成を示
すブロック図である。

【符号の説明】

１ 基準発振器 ２および４ 分周器 ３ 位相比較器 ５ 電圧制御発振器 ６ 制御回路 ７−１および７−２ ループフィルタ ８−ａ〜８−ｆ スイッチ １１ ナンドゲート １２ Ｄフリップフロップ １３ 時定数回路 １４ 排他論理和回路 １５および１８ バッファ増幅器 １６および１９ アンドゲート １７および２０ カウンタ ２１ インバータ ２４ Ｒ−Ｓフリップフロップ

Claims (6)

【特許請求の範囲】
1. 【請求項１】基準発振器の出力の周波数を分周する第１
   分周器と、電圧制御発振器と、電圧制御発振器の出力の
   周波数を分周する分周比可変の第２の分周器と、第１お
   よび第２の分周器の出力の位相を位相比較する位相比較
   器と、位相比較器の位相比較出力を入力とし出力を電圧
   制御発振器に周波数制御電圧として供給する第１のルー
   プフィルタおよび第１のループフィルタより時定数の小
   さい第２のループフィルタと、第１のループフィルタと
   第２のループフィルタの一方を選択するための選択手段
   と、第２の分周器の分周比の変更に同期して選択手段を
   作動させる制御手段を備えたことを特徴とするＰＬＬ周
   波数シンセサイザ。
2. 【請求項２】請求項１記載のＰＬＬ周波数シンセサイザ
   において、制御手段は、第２の分周器の分周比の変更に
   同期して選択手段を作動させると共に第１の分周器を同
   時に動作状態にするように制御することを特徴とするこ
   とを特徴とするＰＬＬ周波数シンセサイザ。
3. 【請求項３】請求項１または請求項２記載のＰＬＬ周波
   数シンセサイザにおいて、制御手段は、複数の出力周波
   数に所定時間間隔で順次移動する場合に選択手段が常に
   第２のループフィルタを選択するように制御することを
   特徴とするＰＬＬ周波数シンセサイザ。
4. 【請求項４】請求項１または請求項２記載のＰＬＬ周波
   数シンセサイザにおいて、制御手段は、第１の出力周波
   数の発振中には第１のループフィルタを選択させ、第１
   の出力周波数の発振終了時に直ちに第１のループフィル
   タに代わって第２のループフィルタを選択させて、第２
   の出力周波数の発振に切り換え、電圧制御発振器の発振
   周波数が第２の出力周波数にロックした後に第２ループ
   フィルタに代わって第１のループフィルタを選択させ、
   再び第１の出力周波数の発振をさせることを特徴とする
   ＰＬＬ周波数シンセサイザ。
5. 【請求項５】請求項１、請求項２または請求項４記載の
   ＰＬＬ周波数シンセサイザにおいて、制御手段は、第１
   の出力周波数の発振を間歇的に行うときには常に第１の
   ループフィルタを選択させ、第１の出力周波数の発振前
   に予め基準発振器および電圧制御発振器の電源を立上
   げ、その後所定時間経過時に位相比較器と第１および第
   ２の分周器とを動作状態に制御することを特徴とするＰ
   ＬＬ周波数シンセサイザ。
6. 【請求項６】請求項１、請求項２、請求項４または請求
   項５記載のＰＬＬ周波数シンセサイザにおいて、第２の
   分周器は、制御手段によりリセットされると共に第１の
   分周器をリセットし、かつ第１の分周器および第２の分
   周器の出力信号の立上りが同期するように構成したこと
   を特徴とするＰＬＬ周波数シンセサイザ。