JPH0774671A - 送受信機の発振回路及びｐｌｌｉｃ - Google Patents
送受信機の発振回路及びｐｌｌｉｃInfo
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- JPH0774671A JPH0774671A JP5220174A JP22017493A JPH0774671A JP H0774671 A JPH0774671 A JP H0774671A JP 5220174 A JP5220174 A JP 5220174A JP 22017493 A JP22017493 A JP 22017493A JP H0774671 A JPH0774671 A JP H0774671A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
- H04B1/40—Circuits
- H04B1/403—Circuits using the same oscillator for generating both the transmitter frequency and the receiver local oscillator frequency
- H04B1/405—Circuits using the same oscillator for generating both the transmitter frequency and the receiver local oscillator frequency with multiple discrete channels
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
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- H03—ELECTRONIC CIRCUITRY
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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- Transmitters (AREA)
- Circuits Of Receivers In General (AREA)
Abstract
(57)【要約】
【目的】 ＰＬＬが待ち受け状態でも安定した周波数の
発振を行うことができ、１ＰＬＬ方式のＴＤＭＡ方式の
通信機に用いて好適な高周波数精度の発振回路を提供す
る。 【構成】 発振回路は、ＰＬＬ周波数シンセサイザ回路
により構成されている。フリップフロップ９は、送受信
機全体を制御するＣＰＵからのパワーセーブ信号ＰＳと
ＰＬＬＩＣ１からのロック検出パルスＬＯＣＫＤＥＴが
入力され、パワーセーブ信号ＰＳとロック検出パルスＬ
ＯＣＫＤＥＴとが同時に入力されたとき、パワーセーブ
信号をロック検出パルスＬＯＣＫＤＥＴの終了後に出力
しており、これにより、図示発振回路は、ＶＣＯ３の動
作を不安定にすることなく待ち受け状態に制御される。
発振を行うことができ、１ＰＬＬ方式のＴＤＭＡ方式の
通信機に用いて好適な高周波数精度の発振回路を提供す
る。 【構成】 発振回路は、ＰＬＬ周波数シンセサイザ回路
により構成されている。フリップフロップ９は、送受信
機全体を制御するＣＰＵからのパワーセーブ信号ＰＳと
ＰＬＬＩＣ１からのロック検出パルスＬＯＣＫＤＥＴが
入力され、パワーセーブ信号ＰＳとロック検出パルスＬ
ＯＣＫＤＥＴとが同時に入力されたとき、パワーセーブ
信号をロック検出パルスＬＯＣＫＤＥＴの終了後に出力
しており、これにより、図示発振回路は、ＶＣＯ３の動
作を不安定にすることなく待ち受け状態に制御される。
Description
【０００１】
【産業上の利用分野】本発明は、送受信機の発振回路及
びＰＬＬＩＣに係り、特に、コードレス電話システムの
送受信機に使用して好適な発振回路及びＰＬＬＩＣに関
する。
びＰＬＬＩＣに係り、特に、コードレス電話システムの
送受信機に使用して好適な発振回路及びＰＬＬＩＣに関
する。
【０００２】
【従来の技術】一般に、コードレス電話システム、例え
ば、ヨーロッパ地域で使用されているＤＥＣＴ方式のデ
ィジタルコードレス電話システムは、１０ｍ秒の通話チ
ャネル用のフレームを２４個のタイムスロット（約４１
７μ秒）に分割してこれらのタイムスロットの２つを通
話スロットとして使用している。この分割されたタイム
スロットは、その１つが親スロットとして親機から子機
への送信に使用され、もう１つが子スロットとして子機
から親機への送信に使用されて通話が行われる。親スロ
ットと子スロットとは、１２タイムスロット離れて配置
され、例えば、第１番目のスロットを親スロットとした
場合には、第１３番目のスロットが子スロットとして使
用される。
ば、ヨーロッパ地域で使用されているＤＥＣＴ方式のデ
ィジタルコードレス電話システムは、１０ｍ秒の通話チ
ャネル用のフレームを２４個のタイムスロット（約４１
７μ秒）に分割してこれらのタイムスロットの２つを通
話スロットとして使用している。この分割されたタイム
スロットは、その１つが親スロットとして親機から子機
への送信に使用され、もう１つが子スロットとして子機
から親機への送信に使用されて通話が行われる。親スロ
ットと子スロットとは、１２タイムスロット離れて配置
され、例えば、第１番目のスロットを親スロットとした
場合には、第１３番目のスロットが子スロットとして使
用される。
【０００３】通話をどのチャネルのどのスロットを使用
して行うかは親機がフレーム毎に決定し、子機は、自機
に割り当てられた通話スロット以外の時間に全てのチャ
ネルの全てのスロットを監視している。そして、通話
は、その内容をディジタル信号に変換した後に時間圧縮
して送信し、受信側で、時間圧縮された信号を元の信号
に伸張することにより、実質的に同時双方向通信として
行われる。
して行うかは親機がフレーム毎に決定し、子機は、自機
に割り当てられた通話スロット以外の時間に全てのチャ
ネルの全てのスロットを監視している。そして、通話
は、その内容をディジタル信号に変換した後に時間圧縮
して送信し、受信側で、時間圧縮された信号を元の信号
に伸張することにより、実質的に同時双方向通信として
行われる。
【０００４】ところで、前述のようなコードレス電話シ
ステムにおける電話機は、送信用と受信用とに発振器を
備える必要があるが、特に、子機においては、軽量化、
低消費電力化、低コスト化が要求されているため、１つ
のＶＣＯと１つのＰＬＬとにより構成される１つの発振
器を、受信用の局部発振器と送信用の搬送波発振器とに
兼用させるような回路構成が用いられている。
ステムにおける電話機は、送信用と受信用とに発振器を
備える必要があるが、特に、子機においては、軽量化、
低消費電力化、低コスト化が要求されているため、１つ
のＶＣＯと１つのＰＬＬとにより構成される１つの発振
器を、受信用の局部発振器と送信用の搬送波発振器とに
兼用させるような回路構成が用いられている。
【０００５】このような回路構成を有する電話機におい
て、ＶＣＯを局部発振器から搬送波発振器に切り替える
ときには、その発振周波数を変更する必要がある。そし
て、前述したＤＥＣＴ方式のシステムは、この切り替え
時のロックアップ時間として、子スロットの直前の１ス
ロットを許容している。このため、前述の回路構成は、
高速ロックアップ型のＰＬＬを使用して実現されてい
る。
て、ＶＣＯを局部発振器から搬送波発振器に切り替える
ときには、その発振周波数を変更する必要がある。そし
て、前述したＤＥＣＴ方式のシステムは、この切り替え
時のロックアップ時間として、子スロットの直前の１ス
ロットを許容している。このため、前述の回路構成は、
高速ロックアップ型のＰＬＬを使用して実現されてい
る。
【０００６】そして、前述の構成の電話機は、送信状態
のとき、ＶＣＯを搬送波発振器として動作させ、送信す
べきディジタル信号とＰＬＬからの周波数制御信号とを
共にＶＣＯに加えて、ＶＣＯがＦＳＫ変調波を出力する
ようにされているが、ＰＬＬが高速ロックアップ型であ
るため、ＦＳＫ変調がＰＬＬからの周波数制御信号によ
って打ち消されてしまう。
のとき、ＶＣＯを搬送波発振器として動作させ、送信す
べきディジタル信号とＰＬＬからの周波数制御信号とを
共にＶＣＯに加えて、ＶＣＯがＦＳＫ変調波を出力する
ようにされているが、ＰＬＬが高速ロックアップ型であ
るため、ＦＳＫ変調がＰＬＬからの周波数制御信号によ
って打ち消されてしまう。
【０００７】このため、前述の電話機は、ＶＣＯを搬送
波発振器として動作させるときには、ＰＬＬを待ち受け
状態にして周波数制御信号を出力させず、ループフィル
タに保持されている電圧によってのみＶＣＯの発振周波
数の制御を行っている。
波発振器として動作させるときには、ＰＬＬを待ち受け
状態にして周波数制御信号を出力させず、ループフィル
タに保持されている電圧によってのみＶＣＯの発振周波
数の制御を行っている。
【０００８】以下、本発明及び従来技術による発振器が
適用される無線送受信機、及び、従来技術による発振器
について図面により説明する。
適用される無線送受信機、及び、従来技術による発振器
について図面により説明する。
【０００９】図４は本発明及び従来技術による発振器が
適用される無線送受信機の構成を示すブロック図、図５
は従来技術による発振回路の構成を示すブロック図、図
６はパワーセーブ信号によるＰＬＬの切り替えを説明す
る図である。図４、図５において、１はＰＬＬＩＣ、２
はループフィルタ、３は電圧制御発振器、４は水晶発振
器、５は制御用マイコン、６はプリスケーラ、７はＰＬ
Ｌ制御回路、８はチャージポンプ回路である。
適用される無線送受信機の構成を示すブロック図、図５
は従来技術による発振回路の構成を示すブロック図、図
６はパワーセーブ信号によるＰＬＬの切り替えを説明す
る図である。図４、図５において、１はＰＬＬＩＣ、２
はループフィルタ、３は電圧制御発振器、４は水晶発振
器、５は制御用マイコン、６はプリスケーラ、７はＰＬ
Ｌ制御回路、８はチャージポンプ回路である。
【００１０】図４に示す送受信機は、送信時の搬送波発
振器と受信時の局部発振器とを兼用する発振回路とし
て、水晶発振器４、電圧制御発振器（以下、ＶＣＯとい
う）３、ＰＬＬＩＣ１、及び、ループフィルタ（以下、
ＬＰＦという）２を有するＰＬＬ周波数シンセサイザ回
路による発振回路を備えて構成されている。ＰＬＬＩＣ
１は、プリスケーラ６とＰＬＬ制御回路７とチャージポ
ンプ回路８とにより構成され、ＰＬＬ制御回路７に水晶
発振器４からの基準周波数信号及び制御用マイコン（以
下、ＣＰＵという）５からの各種制御信号が与えられて
動作し、チャージポンプ回路８の出力である同期パルス
Ｄ０をＬＰＦ２を介してＶＣＯ３に与えることにより、
ＶＣＯ３の発振周波数を制御している。
振器と受信時の局部発振器とを兼用する発振回路とし
て、水晶発振器４、電圧制御発振器（以下、ＶＣＯとい
う）３、ＰＬＬＩＣ１、及び、ループフィルタ（以下、
ＬＰＦという）２を有するＰＬＬ周波数シンセサイザ回
路による発振回路を備えて構成されている。ＰＬＬＩＣ
１は、プリスケーラ６とＰＬＬ制御回路７とチャージポ
ンプ回路８とにより構成され、ＰＬＬ制御回路７に水晶
発振器４からの基準周波数信号及び制御用マイコン（以
下、ＣＰＵという）５からの各種制御信号が与えられて
動作し、チャージポンプ回路８の出力である同期パルス
Ｄ０をＬＰＦ２を介してＶＣＯ３に与えることにより、
ＶＣＯ３の発振周波数を制御している。
【００１１】なお、前述以外の図示回路部分は、本願の
発明と直接関係するものではなく、また、その構成及び
動作が周知のものであるのでその説明を省略する。
発明と直接関係するものではなく、また、その構成及び
動作が周知のものであるのでその説明を省略する。
【００１２】前述したＰＬＬ周波数シンセサイザ回路に
よる発振回路の構成の詳細が図５に示されている。図示
回路において、ＶＣＣは、各機器に対する電源供給端
子、ＶＰはチャージポンプ回路に対する電源供給端子で
あり、ＰＬＬＩＣ１は、図４に示すＣＰＵ５からのＰＬ
ＬＣＬＫ、ＰＬＬＳＴＢ、ＰＬＬＤＡＴＡの各制御信号
を受けて、チャージポンプ回路８からＶＣＯ３に対する
周波数制御信号である同期パルスＤ０を出力し、ＬＰＦ
２を介してＶＣＯ３の発振周波数を制御している。
よる発振回路の構成の詳細が図５に示されている。図示
回路において、ＶＣＣは、各機器に対する電源供給端
子、ＶＰはチャージポンプ回路に対する電源供給端子で
あり、ＰＬＬＩＣ１は、図４に示すＣＰＵ５からのＰＬ
ＬＣＬＫ、ＰＬＬＳＴＢ、ＰＬＬＤＡＴＡの各制御信号
を受けて、チャージポンプ回路８からＶＣＯ３に対する
周波数制御信号である同期パルスＤ０を出力し、ＬＰＦ
２を介してＶＣＯ３の発振周波数を制御している。
【００１３】前記同期パルスＤ０は、ＰＬＬＩＣ１内に
含まれる位相比較器に入力される基準周波数信号に等し
い周波数で出力される。図４に示す無線送受信機におい
て、この周波数は、チャネル間隔に等しい１．７２８Ｍ
Ｈｚである。そして、この同期パルスＤ０の出力波形
は、図６に示すように、ポンプアップパルスとポンプダ
ウンパルスとを持った波形とされている。
含まれる位相比較器に入力される基準周波数信号に等し
い周波数で出力される。図４に示す無線送受信機におい
て、この周波数は、チャネル間隔に等しい１．７２８Ｍ
Ｈｚである。そして、この同期パルスＤ０の出力波形
は、図６に示すように、ポンプアップパルスとポンプダ
ウンパルスとを持った波形とされている。
【００１４】ところで、図４に示すような移動体通信の
ための無線送受信機は、バッテリーの消費電力を抑える
ために、必要な時間だけＰＬＬシンセサイザ機能を動作
させ、それ以外のときにＰＬＬシンセサイザ機能を休止
させて待ち受け状態とするように使用されている。この
制御を行うのが、図４及び図５に示されているパワーセ
ーブ信号ＰＳである。
ための無線送受信機は、バッテリーの消費電力を抑える
ために、必要な時間だけＰＬＬシンセサイザ機能を動作
させ、それ以外のときにＰＬＬシンセサイザ機能を休止
させて待ち受け状態とするように使用されている。この
制御を行うのが、図４及び図５に示されているパワーセ
ーブ信号ＰＳである。
【００１５】このパワーセーブ信号により図５に示すＰ
ＬＬシンセサイザ回路が待ち受け状態にされている場
合、ＰＬＬＩＣ１は、同期パルスＤ０の出力を停止し、
チャージポンプ回路８は、その出力がハイインピーダン
スに制御される。このため、ＶＣＯ３は、この待ち受け
状態の期間、ＬＰＦ２に保持されている制御電圧によ
り、その出力周波数を待ち受け状態に入る前の周波数に
保持することができる。
ＬＬシンセサイザ回路が待ち受け状態にされている場
合、ＰＬＬＩＣ１は、同期パルスＤ０の出力を停止し、
チャージポンプ回路８は、その出力がハイインピーダン
スに制御される。このため、ＶＣＯ３は、この待ち受け
状態の期間、ＬＰＦ２に保持されている制御電圧によ
り、その出力周波数を待ち受け状態に入る前の周波数に
保持することができる。
【００１６】しかし、図５に示す従来技術によるＰＬＬ
シンセサイザ回路は、パワーセーブ信号ＰＳの入力と同
期パルスＤ０の出力とが同時になった場合に、ＶＣＯ３
の発振周波数が不安定になるという問題点を有してい
る。
シンセサイザ回路は、パワーセーブ信号ＰＳの入力と同
期パルスＤ０の出力とが同時になった場合に、ＶＣＯ３
の発振周波数が不安定になるという問題点を有してい
る。
【００１７】図６はこのような状況を説明するものであ
る。いま、図６に示すように、ＰＬＬシンセサイザ回路
を待ち受け状態にするパワーセーブ信号ＰＳの入力に一
致して同期パルスＤ０が出力され、パワーセーブ信号Ｐ
Ｓの入力（立ち下がり）と同期パルスＤ０のポンプアッ
プパルスの立ち下がりのタイミングが一致したものとす
る。
る。いま、図６に示すように、ＰＬＬシンセサイザ回路
を待ち受け状態にするパワーセーブ信号ＰＳの入力に一
致して同期パルスＤ０が出力され、パワーセーブ信号Ｐ
Ｓの入力（立ち下がり）と同期パルスＤ０のポンプアッ
プパルスの立ち下がりのタイミングが一致したものとす
る。
【００１８】この場合、ＰＬＬＩＣ１は、同期パルスＤ
０のポンプアップパルスの出力の途中で、そのチャージ
ポンプ回路の出力が中断されてしまうので、ポンプダウ
ンパルスがＬＰＦ２に加えられないことになる。この結
果、ＬＰＦ２内部の平滑回路用のコンデンサの電位は、
パワーセーブ信号ＰＳが加えられる前にポンプアップパ
ルスにより電荷が注入された状態の電位となり、それ以
前の電位とは異なった値となって保持されることにな
る。そして、この電位が制御電圧としてＶＣＯ３に加え
られることになるので、ＶＣＯ３の発振周波数が変動す
ることになる。この変動の大きさは、パワーセーブ信号
ＰＳが同期パルスＤ０の出力時間幅Ｔ内のどの時間に生
じるかにより異なる。
０のポンプアップパルスの出力の途中で、そのチャージ
ポンプ回路の出力が中断されてしまうので、ポンプダウ
ンパルスがＬＰＦ２に加えられないことになる。この結
果、ＬＰＦ２内部の平滑回路用のコンデンサの電位は、
パワーセーブ信号ＰＳが加えられる前にポンプアップパ
ルスにより電荷が注入された状態の電位となり、それ以
前の電位とは異なった値となって保持されることにな
る。そして、この電位が制御電圧としてＶＣＯ３に加え
られることになるので、ＶＣＯ３の発振周波数が変動す
ることになる。この変動の大きさは、パワーセーブ信号
ＰＳが同期パルスＤ０の出力時間幅Ｔ内のどの時間に生
じるかにより異なる。
【００１９】
【発明が解決しようとする課題】前述した従来技術のＰ
ＬＬシンセサイザ回路による発振回路は、パワーセーブ
信号ＰＳの入力と同期パルスＤ０の出力とが同時になっ
た場合に、ＬＰＦに保持されるＶＣＯに対する周波数制
御信号の値が不安定になり、この結果、ＶＣＯの発振周
波数が不安定になるという問題点を有している。
ＬＬシンセサイザ回路による発振回路は、パワーセーブ
信号ＰＳの入力と同期パルスＤ０の出力とが同時になっ
た場合に、ＬＰＦに保持されるＶＣＯに対する周波数制
御信号の値が不安定になり、この結果、ＶＣＯの発振周
波数が不安定になるという問題点を有している。
【００２０】本発明の目的は、前記従来技術の問題点を
解決し、ＰＬＬが待ち受け状態のときにもＴＤＭＡ方式
の通信機に要求される周波数精度を保って発振する１Ｐ
ＬＬ方式の送受信機を構成することが可能な送受信機の
発振回路及びＰＬＬＩＣを提供することにある。
解決し、ＰＬＬが待ち受け状態のときにもＴＤＭＡ方式
の通信機に要求される周波数精度を保って発振する１Ｐ
ＬＬ方式の送受信機を構成することが可能な送受信機の
発振回路及びＰＬＬＩＣを提供することにある。
【００２１】
【課題を解決するための手段】本発明によれば前記目的
は、前述した従来技術によるＰＬＬシンセサイザ方式の
発振回路において、同期パルスが出力されない期間にパ
ワーセーブ信号がＰＬＬに入力されるようにして、同期
パルスが出力されない期間にＰＬＬを動作状態から待ち
受け状態に切り替えるようにすることにより達成され
る。
は、前述した従来技術によるＰＬＬシンセサイザ方式の
発振回路において、同期パルスが出力されない期間にパ
ワーセーブ信号がＰＬＬに入力されるようにして、同期
パルスが出力されない期間にＰＬＬを動作状態から待ち
受け状態に切り替えるようにすることにより達成され
る。
【００２２】また、前記目的は、パワーセーブ信号と、
ＰＬＬがロック状態となったときに出力されるロック検
出パルスとを入力し、入力されたパワーセーブ信号を、
ロック検出パルスの後端以降に出力するフリップフロッ
プを備え、このフリップフロップから出力されるパワー
セーブ信号によってＰＬＬを動作状態から待ち状態に切
り替えるように構成することにより達成される。
ＰＬＬがロック状態となったときに出力されるロック検
出パルスとを入力し、入力されたパワーセーブ信号を、
ロック検出パルスの後端以降に出力するフリップフロッ
プを備え、このフリップフロップから出力されるパワー
セーブ信号によってＰＬＬを動作状態から待ち状態に切
り替えるように構成することにより達成される。
【００２３】
【作用】フリップフロップは、パワーセーブ信号タイミ
ング調整回路として機能し、ＰＬＬより出力される同期
パルスに同期して出力されるロック検出パルスとパワー
セーブ信号とを受け、パワーセーブ信号のみが入力され
た場合、パワーセーブ信号を入力と同時に出力し、ロッ
ク検出パルスとパワーセーブ信号とが同時に入力された
場合、パワーセーブ信号をロック検出パルスの終了まで
待って出力する。このフリップフロップから出力される
パワーセーブ信号がＰＬＬに加えられてＰＬＬが待ち受
け状態になるので、待ち受け状態に切り替えられるとき
に、ＶＣＯに加えられる周波数制御電圧が変動すること
がなくなり、ＶＣＯは、ＰＬＬが待ち受け状態に切り替
えられても安定した高精度の周波数の発振を続けること
ができる。
ング調整回路として機能し、ＰＬＬより出力される同期
パルスに同期して出力されるロック検出パルスとパワー
セーブ信号とを受け、パワーセーブ信号のみが入力され
た場合、パワーセーブ信号を入力と同時に出力し、ロッ
ク検出パルスとパワーセーブ信号とが同時に入力された
場合、パワーセーブ信号をロック検出パルスの終了まで
待って出力する。このフリップフロップから出力される
パワーセーブ信号がＰＬＬに加えられてＰＬＬが待ち受
け状態になるので、待ち受け状態に切り替えられるとき
に、ＶＣＯに加えられる周波数制御電圧が変動すること
がなくなり、ＶＣＯは、ＰＬＬが待ち受け状態に切り替
えられても安定した高精度の周波数の発振を続けること
ができる。
【００２４】
【実施例】以下、本発明による送受信機の発振回路及び
ＰＬＬ用ＩＣの一実施例を図面により詳細に説明する。
ＰＬＬ用ＩＣの一実施例を図面により詳細に説明する。
【００２５】図１は本発明の一実施例による発振回路の
構成を示すブロック図、図２はＰＬＬＩＣに印加するパ
ワーセーブ信号を生成するフリップフロップの動作を説
明する図である。図１において、９はフリップフロップ
であり、他の符号は図５の場合と同一である。
構成を示すブロック図、図２はＰＬＬＩＣに印加するパ
ワーセーブ信号を生成するフリップフロップの動作を説
明する図である。図１において、９はフリップフロップ
であり、他の符号は図５の場合と同一である。
【００２６】図１に示す本発明の一実施例によるＰＬＬ
シンセサイザ回路による発振回路は、パワーセーブ信号
タイミング調整回路として機能するフリップフロップ９
を備えて構成される点が図５により説明した従来技術の
場合と相違し、その他の点では従来技術と同一に構成さ
れている。
シンセサイザ回路による発振回路は、パワーセーブ信号
タイミング調整回路として機能するフリップフロップ９
を備えて構成される点が図５により説明した従来技術の
場合と相違し、その他の点では従来技術と同一に構成さ
れている。
【００２７】フリップフロップ９は、送受信機全体を制
御するＣＰＵから出力されるパワーセーブ信号ＰＳとＰ
ＬＬＩＣ１から出力されるロック検出パルスＬＯＣＫＤ
ＥＴが入力されるように構成され、パワーセーブ信号Ｐ
Ｓのみが入力されたときパワーセーブ信号ＰＳを入力と
同時に出力し、パワーセーブ信号ＰＳとロック検出パル
スＬＯＣＫＤＥＴとが同時に入力されたとき、パワーセ
ーブ信号ＰＳをロック検出パルスＬＯＣＫＤＥＴの終了
後に出力する。この出力信号は、ＰＬＬＩＣ１に対する
パワーセーブ信号ＰＳ’として加えられることになり、
これにより、図示発振回路は、待ち受け状態に制御され
る。
御するＣＰＵから出力されるパワーセーブ信号ＰＳとＰ
ＬＬＩＣ１から出力されるロック検出パルスＬＯＣＫＤ
ＥＴが入力されるように構成され、パワーセーブ信号Ｐ
Ｓのみが入力されたときパワーセーブ信号ＰＳを入力と
同時に出力し、パワーセーブ信号ＰＳとロック検出パル
スＬＯＣＫＤＥＴとが同時に入力されたとき、パワーセ
ーブ信号ＰＳをロック検出パルスＬＯＣＫＤＥＴの終了
後に出力する。この出力信号は、ＰＬＬＩＣ１に対する
パワーセーブ信号ＰＳ’として加えられることになり、
これにより、図示発振回路は、待ち受け状態に制御され
る。
【００２８】次に、フリップフロップ９の動作の詳細を
図２を参照して説明する。
図２を参照して説明する。
【００２９】フリップフロップ９は、入力端子として
Ｄ、ＣＬＫ、ＰＲを、出力端子としてＱを有するもので
あり、図２内に示す真理値表に示すように動作する。一
方、ＰＬＬＩＣ１は、既に説明したように、所定の周期
でポンプアップパルスとポンプダウンパルスとによる同
期パルスＤ０を出力してＬＰＦ２に印加すると共に、同
期パルスＤ０のポンプアップパルスとポンプダウンパル
スとを含む時間に、ロック検出パルスＬＯＣＫＤＥＴを
出力している。
Ｄ、ＣＬＫ、ＰＲを、出力端子としてＱを有するもので
あり、図２内に示す真理値表に示すように動作する。一
方、ＰＬＬＩＣ１は、既に説明したように、所定の周期
でポンプアップパルスとポンプダウンパルスとによる同
期パルスＤ０を出力してＬＰＦ２に印加すると共に、同
期パルスＤ０のポンプアップパルスとポンプダウンパル
スとを含む時間に、ロック検出パルスＬＯＣＫＤＥＴを
出力している。
【００３０】このロック検出パルスＬＯＣＫＤＥＴは、
フリップフロップ９の入力端子ＣＬＫに入力され、一
方、フリップフロップ９の入力端子Ｄには、送受信機の
ＣＰＵからのパワーセーブ信号ＰＳが入力され、さら
に、このパワーセーブ信号ＰＳの反転信号がフリップフ
ロップ９の入力端子ＰＲに入力されている。
フリップフロップ９の入力端子ＣＬＫに入力され、一
方、フリップフロップ９の入力端子Ｄには、送受信機の
ＣＰＵからのパワーセーブ信号ＰＳが入力され、さら
に、このパワーセーブ信号ＰＳの反転信号がフリップフ
ロップ９の入力端子ＰＲに入力されている。
【００３１】フリップフロップ９は、入力端子ＣＬＫに
入力されるロック検出パルスＬＯＣＫＤＥＴの立上りを
検出して、入力端子Ｄのパワーセーブ信号ＰＳのローレ
ベル信号を出力端子Ｑに出力するように動作している。
このため、図２に示すように、ローレベルのロック検出
パルスＬＯＣＫＤＥＴがフリップフロップ９の入力端子
ＣＬＫに印加されている間に、フリップフロップ９の入
力端子Ｄに送受信機のＣＰＵからローレベルに変化する
パワーセーブ信号ＰＳが入力された場合、このパワーセ
ーブ信号ＰＳは、フリップフロップの出力端子Ｑに伝達
されずに阻止されることになる。
入力されるロック検出パルスＬＯＣＫＤＥＴの立上りを
検出して、入力端子Ｄのパワーセーブ信号ＰＳのローレ
ベル信号を出力端子Ｑに出力するように動作している。
このため、図２に示すように、ローレベルのロック検出
パルスＬＯＣＫＤＥＴがフリップフロップ９の入力端子
ＣＬＫに印加されている間に、フリップフロップ９の入
力端子Ｄに送受信機のＣＰＵからローレベルに変化する
パワーセーブ信号ＰＳが入力された場合、このパワーセ
ーブ信号ＰＳは、フリップフロップの出力端子Ｑに伝達
されずに阻止されることになる。
【００３２】そして、ロック検出パルスＬＯＣＫＤＥＴ
が、ローレベルからハイレベルに立ち上がったとき、入
力端子Ｄに印加されているローレベルのパワーセーブ信
号ＰＳがフリップフロップ９の出力端子Ｄに伝達され
て、この出力信号がＰＬＬＩＣ１に対するパワーセーブ
信号ＰＳ’として、ＰＬＬＩＣ１に入力される。
が、ローレベルからハイレベルに立ち上がったとき、入
力端子Ｄに印加されているローレベルのパワーセーブ信
号ＰＳがフリップフロップ９の出力端子Ｄに伝達され
て、この出力信号がＰＬＬＩＣ１に対するパワーセーブ
信号ＰＳ’として、ＰＬＬＩＣ１に入力される。
【００３３】この結果、ＰＬＬＩＣ１は、チャージポン
プ回路からの同期パルスの出力を停止させ、チャージポ
ンプ回路の出力をハイインピーダンスに制御する。この
パワーセーブ信号によるＰＬＬＩＣ１の待ち受け状態へ
の切り替えは、前述したフリップフロップ９の機能によ
り、ＰＬＬＩＣ１が同期パルスＤ０を出力している期間
に行われることがなく、この切り替えによって、ＶＣＯ
３の動作は常に安定する。
プ回路からの同期パルスの出力を停止させ、チャージポ
ンプ回路の出力をハイインピーダンスに制御する。この
パワーセーブ信号によるＰＬＬＩＣ１の待ち受け状態へ
の切り替えは、前述したフリップフロップ９の機能によ
り、ＰＬＬＩＣ１が同期パルスＤ０を出力している期間
に行われることがなく、この切り替えによって、ＶＣＯ
３の動作は常に安定する。
【００３４】前述した本発明の一実施例による発振回路
は、１ＰＬＬ方式の送受信機に使用した場合に、待ち受
け状態のときにもＶＣＯが安定した周波数精度で発振
し、ＴＤＭＡ方式の通信機に要求される周波数精度を確
保することができる。
は、１ＰＬＬ方式の送受信機に使用した場合に、待ち受
け状態のときにもＶＣＯが安定した周波数精度で発振
し、ＴＤＭＡ方式の通信機に要求される周波数精度を確
保することができる。
【００３５】図３は本発明の一実施例によるＰＬＬＩＣ
の構成を示すブロック図である。
の構成を示すブロック図である。
【００３６】図３の点線内に示す本発明の一実施例によ
るＰＬＬＩＣは、図２により説明した本発明の一実施例
による発振回路のＰＬＬＩＣ１とフリップフロップ９と
を１つのＩＣとして構成したものであり、パワーセーブ
信号タイミング調整回路として示したブロックが、図２
により説明したフリップフロップにより構成されてい
る。そして、その他の回路構成は、従来技術によるパワ
ーセーブ機能付きのＰＬＬＩＣと同一である。
るＰＬＬＩＣは、図２により説明した本発明の一実施例
による発振回路のＰＬＬＩＣ１とフリップフロップ９と
を１つのＩＣとして構成したものであり、パワーセーブ
信号タイミング調整回路として示したブロックが、図２
により説明したフリップフロップにより構成されてい
る。そして、その他の回路構成は、従来技術によるパワ
ーセーブ機能付きのＰＬＬＩＣと同一である。
【００３７】このような、ＰＬＬＩＣは、従来技術によ
るパワーセーブ機能付きのＰＬＬＩＣにフリップフロッ
プを１つ追加するだけで製造することができ、容易に作
成することができる。
るパワーセーブ機能付きのＰＬＬＩＣにフリップフロッ
プを１つ追加するだけで製造することができ、容易に作
成することができる。
【００３８】
【発明の効果】以上説明したように本発明によれば、Ｐ
ＬＬが待ち受け状態のときにも安定した周波数の発振を
行うことができ、ＴＤＭＡ方式の通信機に要求される周
波数精度を保って発振する１ＰＬＬ方式の送受信機を構
成することがができる。また、本発明によれば、極めて
簡単な回路を追加するだけで、待ち受け状態への切り替
え時にも、ＶＣＯの動作を不安定にすることのないＰＬ
ＬＩＣを提供することができる。
ＬＬが待ち受け状態のときにも安定した周波数の発振を
行うことができ、ＴＤＭＡ方式の通信機に要求される周
波数精度を保って発振する１ＰＬＬ方式の送受信機を構
成することがができる。また、本発明によれば、極めて
簡単な回路を追加するだけで、待ち受け状態への切り替
え時にも、ＶＣＯの動作を不安定にすることのないＰＬ
ＬＩＣを提供することができる。
【図１】本発明の一実施例による発振回路の構成を示す
ブロック図である。
ブロック図である。
【図２】ＰＬＬＩＣに印加するパワーセーブ信号を出力
するフリップフロップの動作を説明する図である。
するフリップフロップの動作を説明する図である。
【図３】本発明の一実施例によるＰＬＬＩＣの構成を示
すブロック図である。
すブロック図である。
【図４】本発明及び従来技術による発振回路が適用され
る無線送受信機の構成を示すブロック図である。
る無線送受信機の構成を示すブロック図である。
【図５】従来技術による発振回路の構成を示すブロック
図である。
図である。
【図６】パワーセーブ信号によるＰＬＬの切り替えを説
明する図である。
明する図である。
１ ＰＬＬＩＣ ２ ループフィルタ ３ 電圧制御発振器 ４ 水晶発振器 ５ 制御用マイコン ６ プリスケーラ ７ ＰＬＬ制御回路 ８ チャージポンプ回路 ９ フリップフロップ
Claims (6)
- 【請求項１】 送信時に搬送波発振器として用いられ受
信時に局部発振器として用いられるＶＣＯと、前記ＶＣ
Ｏの発振信号を分周して得た比較信号の位相が基準信号
の位相に一致したときに、ポンプアップパルスとポンプ
ダウンパルスとよりなる同期パルスを間歇的に出力する
チャージポンプ回路を含むＰＬＬと、前記同期パルスが
入力されこれを平滑して前記ＶＣＯに対する周波数制御
信号として出力するループフィルタとを備え、前記ＰＬ
Ｌがパワーセーブ信号により動作状態から待ち受け状態
に切り替えられる送受信機の発振回路において、前記Ｐ
ＬＬは、前記同期パルスが出力されない期間に動作状態
から待ち受け状態に切り替えられることを特徴とする送
受信機の発振回路。 - 【請求項２】 前記切り替えの切り替えタイミングが、
前記同期パルスの後端直後に設定されていることを特徴
とする請求項１記載の送受信機の発振回路。 - 【請求項３】 前記ＰＬＬは、前記同期パルスに連動し
たロック検出パルスを出力し、前記切り替えの切り替え
タイミングが、前記ロック検出パルスの後端直後に設定
されていることを特徴とする請求項１記載の送受信機の
発振回路。 - 【請求項４】 前記パワーセーブ信号と前記ロック検出
パルスとが入力され、ロック検出パルスの後端以後に前
記パワーセーブ信号を出力するフリップフロップを備
え、前記ＰＬＬは、前記フリップフロップから出力され
たパワーセーブ信号により、前記切り替えが行われるこ
とを特徴とする請求項３記載の送受信機の発振回路。 - 【請求項５】 送信時に搬送波発振器として用いられ受
信時に局部発振器として用いられるＶＣＯと、前記ＶＣ
Ｏの発振信号を分周して得た比較信号の位相が基準信号
の位相に一致したときに、ポンプアップパルスとポンプ
ダウンパルスとよりなる同期パルスを間歇的に出力する
チャージポンプ回路を含むＰＬＬと、前記同期パルスが
入力されこれを平滑して前記ＶＣＯに対する周波数制御
信号として出力するループフィルタとを備える送受信機
の発振回路において、前記ＰＬＬは、パワーセーブ信号
を入力する入力端子と、ＰＬＬのロック状態を検出して
ロック検出パルスを出力するロック検出回路と、前記入
力端子から入力されたパワーセーブ信号を前記ロック検
出パルスの後端以後に出力してＰＬＬを待ち受け状態に
制御するフリップフロップとを備えたＰＬＬＩＣで構成
されていることを特徴とする送受信機の発振回路。 - 【請求項６】 パワーセーブ信号を入力する入力端子
と、ＰＬＬのロック状態を検出してロック検出パルスを
出力するロック検出回路と、前記入力端子から入力され
たパワーセーブ信号を前記ロック検出パルスの後端以後
に出力するフリップフロップと、該フリップフロップの
出力により待ち受け状態に制御されるＰＬＬとを備えた
ことを特徴とするＰＬＬＩＣ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5220174A JPH0774671A (ja) | 1993-09-03 | 1993-09-03 | 送受信機の発振回路及びｐｌｌｉｃ |
| GB9416245A GB2281827B (en) | 1993-09-03 | 1994-08-11 | Oscillation circuit and PLL IC |
| DE19944431172 DE4431172C2 (de) | 1993-09-03 | 1994-09-01 | Oszillatorschaltung für einen Sendeempfänger |
| DK100994A DK174133B1 (da) | 1993-09-03 | 1994-09-01 | Oscillationskredsløb og PLL-IC til en sender-modtager |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5220174A JPH0774671A (ja) | 1993-09-03 | 1993-09-03 | 送受信機の発振回路及びｐｌｌｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774671A true JPH0774671A (ja) | 1995-03-17 |
Family
ID=16747050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5220174A Pending JPH0774671A (ja) | 1993-09-03 | 1993-09-03 | 送受信機の発振回路及びｐｌｌｉｃ |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH0774671A (ja) |
| DE (1) | DE4431172C2 (ja) |
| DK (1) | DK174133B1 (ja) |
| GB (1) | GB2281827B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19528069C2 (de) * | 1995-07-31 | 1998-10-15 | Siemens Ag | Funkgerät |
| DE19736463C2 (de) * | 1997-08-21 | 2001-02-22 | Siemens Ag | Verfahren und Vorrichtung zum Einstellen der Schwingfrequenz eines Oszilators |
| DE19736464A1 (de) * | 1997-08-21 | 1999-03-04 | Siemens Ag | Verfahren und Vorrichtung zum Einstellen der Schwingfrequenz eines Oszillators |
| JP3358619B2 (ja) * | 1999-12-06 | 2002-12-24 | セイコーエプソン株式会社 | 温度補償型発振器、温度補償型発振器の制御方法及び無線通信装置 |
| US9276622B2 (en) | 2013-03-14 | 2016-03-01 | Qualcomm Incorporated | Local oscillator (LO) generator with multi-phase divider and phase locked loop |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2010265C (en) * | 1989-02-17 | 1994-03-08 | Hiroshi Horie | Phase-locked loop apparatus |
-
1993
- 1993-09-03 JP JP5220174A patent/JPH0774671A/ja active Pending
-
1994
- 1994-08-11 GB GB9416245A patent/GB2281827B/en not_active Expired - Fee Related
- 1994-09-01 DK DK100994A patent/DK174133B1/da not_active IP Right Cessation
- 1994-09-01 DE DE19944431172 patent/DE4431172C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DK174133B1 (da) | 2002-07-08 |
| DE4431172A1 (de) | 1995-03-09 |
| DE4431172C2 (de) | 1999-03-18 |
| GB9416245D0 (en) | 1994-10-05 |
| GB2281827A (en) | 1995-03-15 |
| DK100994A (da) | 1995-03-04 |
| GB2281827B (en) | 1998-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000613 |