JP2908429B1 - 簡易型携帯電話機の複数シンセサイザ制御システム及びその複数シンセサイザ制御方法 - Google Patents
簡易型携帯電話機の複数シンセサイザ制御システム及びその複数シンセサイザ制御方法Info
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- H04W—WIRELESS COMMUNICATION NETWORKS
- H04W88/00—Devices specially adapted for wireless communication networks, e.g. terminals, base stations or access point devices
- H04W88/02—Terminal devices
Abstract
【要約】
【課題】 １フレーム２スロット送受信に対応したＰＨ
Ｓ端末において２つの１ｓｔローカル部への変復調ＩＣ
からの制御線本数を削減した簡易型携帯電話機の複数シ
ンセサイザ制御システム及びその複数シンセサイザ制御
方法を提供する。 【解決手段】 変復調ＩＣ１０５は、ＰＬＬ周波数シン
セサイザＩＣ１及びＩＣ２ ２０５、２０６が周波数設
定データの書き込みを制御するラッチイネーブル端子Ｌ
Ｅ１及びＬＥ２を制御し、書き込みタイミングを各々の
ＰＬＬ周波数シンセサイザで変えることにより２つのＰ
ＬＬ周波数シンセサイザへの周波数設定データの書き込
みを同一の制御線で行い、且つ片方のＰＬＬ周波数シン
セサイザＩＣ２ ２０６への周波数設定データの書き込
みを制御するラッチイネーブル端子ＬＥ２の制御信号を
インバータ２０７及びＮＡＮＤ回路２０８を使って他の
制御信号から作り出す。
Ｓ端末において２つの１ｓｔローカル部への変復調ＩＣ
からの制御線本数を削減した簡易型携帯電話機の複数シ
ンセサイザ制御システム及びその複数シンセサイザ制御
方法を提供する。 【解決手段】 変復調ＩＣ１０５は、ＰＬＬ周波数シン
セサイザＩＣ１及びＩＣ２ ２０５、２０６が周波数設
定データの書き込みを制御するラッチイネーブル端子Ｌ
Ｅ１及びＬＥ２を制御し、書き込みタイミングを各々の
ＰＬＬ周波数シンセサイザで変えることにより２つのＰ
ＬＬ周波数シンセサイザへの周波数設定データの書き込
みを同一の制御線で行い、且つ片方のＰＬＬ周波数シン
セサイザＩＣ２ ２０６への周波数設定データの書き込
みを制御するラッチイネーブル端子ＬＥ２の制御信号を
インバータ２０７及びＮＡＮＤ回路２０８を使って他の
制御信号から作り出す。
Description
【０００１】
【発明の属する技術分野】本発明は、１フレーム２スロ
ット送受信に対応した簡易型携帯電話機（ＰＨＳ）端末
において、２つの１ｓｔローカル部への変復調ＩＣから
の制御線本数を削減した簡易型携帯電話機の複数シンセ
サイザ制御システム及びその複数シンセサイザ制御方法
に関する。
ット送受信に対応した簡易型携帯電話機（ＰＨＳ）端末
において、２つの１ｓｔローカル部への変復調ＩＣから
の制御線本数を削減した簡易型携帯電話機の複数シンセ
サイザ制御システム及びその複数シンセサイザ制御方法
に関する。
【０００２】
【従来の技術】本発明が関するＰＨＳ端末のローカル部
は、特に送受信の周波数変換のために用いられている。
は、特に送受信の周波数変換のために用いられている。
【０００３】このような、ローカル部は、一般的には１
つの１ｓｔローカル部を有する事でローカル部として十
分ではあるが、近年モバイルコンピューティングが一般
化するなかで、モバイルコンピューティングにおいても
高速のデータ通信が要求されている。
つの１ｓｔローカル部を有する事でローカル部として十
分ではあるが、近年モバイルコンピューティングが一般
化するなかで、モバイルコンピューティングにおいても
高速のデータ通信が要求されている。
【０００４】このため、通信速度が早く、ＩＳＤＮにて
接続されているＰＨＳシステムにおいて高速のデータ通
信を行い、かつＩＳＤＮの通信速度である６４Ｋｂｐｓ
(bitper second)まで対応するために、１フレーム２ス
ロット送受信にてデータ通信を行う、という動作とな
る。
接続されているＰＨＳシステムにおいて高速のデータ通
信を行い、かつＩＳＤＮの通信速度である６４Ｋｂｐｓ
(bitper second)まで対応するために、１フレーム２ス
ロット送受信にてデータ通信を行う、という動作とな
る。
【０００５】図６に従来の技術による２スロット対応ロ
ーカル部ブロック図を示す。
ーカル部ブロック図を示す。
【０００６】
【発明が解決しようとする課題】上述の従来の技術にお
いては、１フレーム２スロット送受信にてデータ通信を
行う、という動作となる結果、１ｓｔローカル部を２ス
ロット分用意しなければならない、という欠点がある。
いては、１フレーム２スロット送受信にてデータ通信を
行う、という動作となる結果、１ｓｔローカル部を２ス
ロット分用意しなければならない、という欠点がある。
【０００７】さらには、１ｓｔローカル部が２つとなっ
ているため、ローカル部のシンセサイザの制御を各々し
なければならず、制御線が増加する、という問題もあ
る。
ているため、ローカル部のシンセサイザの制御を各々し
なければならず、制御線が増加する、という問題もあ
る。
【０００８】本発明の目的は１フレーム２スロット送受
信に対応したＰＨＳ端末において、２つの１ｓｔローカ
ル部への変復調ＩＣからの制御線本数を削減した簡易型
携帯電話機の複数シンセサイザ制御システム及びその複
数シンセサイザ制御方法を提供することにある。
信に対応したＰＨＳ端末において、２つの１ｓｔローカ
ル部への変復調ＩＣからの制御線本数を削減した簡易型
携帯電話機の複数シンセサイザ制御システム及びその複
数シンセサイザ制御方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明の簡易型携帯電話
機の複数シンセサイザ制御システムは、アンテナ部と受
信部と送信部とローカル部と変復調ＩＣと、受信部から
変復調ＩＣをへて供給されるデータを処理するＣＰＵと
から構成され、１フレ ーム２スロット送受信を行う簡
易型携帯電話機の複数シンセサイザ制御システムであっ
て、変復調ＩＣは、ローカル部に対し、送受信で使用す
る周波数データの設定を行う手段を有し、ローカル部
は、第１の１ｓｔローカルＶＣＯ（Voltage Controlled
Oscillator）と、第２の１ｓｔローカルＶＣＯと、２
ｎｄローカルＶＣＯと、第１の１ｓｔローカルＶＣＯと
第２の１ｓｔローカルＶＣＯとからのローカル入力を各
々のスロット毎に切り替えて出力する１ｓｔローカルス
イッチと、変復調ＩＣからの周波数設定データにより第
１の１ｓｔローカルＶＣＯ及び２ｎｄローカルＶＣＯの
コントロールを行う第１のＰＬＬ（Phase Locked Loo
p、位相制御）周波数シンセサイザＩＣと、変復調ＩＣ
からの周波数設定データにより第２の１ｓｔローカルＶ
ＣＯのコントロールを行う第２のＰＬＬ周波数シンセサ
イザと、変復調ＩＣのローカルスイッチ出力を反転して
１ｓｔローカルスイッチのスイッチコントロールへ入力
させる為のインバータと、インバータの出力と、変復調
ＩＣからの第１のＰＬＬ周波数シンセサイザＩＣの電源
をＯＮにする出力とのＮＡＮＤを、第２のＰＬＬ周波数
シンセサイザＩＣが周波数設定データの書き込みを制御
するラッチイネーブル端子へ入力させるためのＮＡＮＤ
回路とから構成される。
機の複数シンセサイザ制御システムは、アンテナ部と受
信部と送信部とローカル部と変復調ＩＣと、受信部から
変復調ＩＣをへて供給されるデータを処理するＣＰＵと
から構成され、１フレ ーム２スロット送受信を行う簡
易型携帯電話機の複数シンセサイザ制御システムであっ
て、変復調ＩＣは、ローカル部に対し、送受信で使用す
る周波数データの設定を行う手段を有し、ローカル部
は、第１の１ｓｔローカルＶＣＯ（Voltage Controlled
Oscillator）と、第２の１ｓｔローカルＶＣＯと、２
ｎｄローカルＶＣＯと、第１の１ｓｔローカルＶＣＯと
第２の１ｓｔローカルＶＣＯとからのローカル入力を各
々のスロット毎に切り替えて出力する１ｓｔローカルス
イッチと、変復調ＩＣからの周波数設定データにより第
１の１ｓｔローカルＶＣＯ及び２ｎｄローカルＶＣＯの
コントロールを行う第１のＰＬＬ（Phase Locked Loo
p、位相制御）周波数シンセサイザＩＣと、変復調ＩＣ
からの周波数設定データにより第２の１ｓｔローカルＶ
ＣＯのコントロールを行う第２のＰＬＬ周波数シンセサ
イザと、変復調ＩＣのローカルスイッチ出力を反転して
１ｓｔローカルスイッチのスイッチコントロールへ入力
させる為のインバータと、インバータの出力と、変復調
ＩＣからの第１のＰＬＬ周波数シンセサイザＩＣの電源
をＯＮにする出力とのＮＡＮＤを、第２のＰＬＬ周波数
シンセサイザＩＣが周波数設定データの書き込みを制御
するラッチイネーブル端子へ入力させるためのＮＡＮＤ
回路とから構成される。
【００１０】また、変復調ＩＣは、第１のＰＬＬ周波数
シンセサイザＩＣと第２のＰＬＬ周波数シンセサイザＩ
Ｃとに接続され、第１のＰＬＬ周波数シンセサイザＩＣ
が周波数設定データの書き込みを制御する第１のラッチ
イネーブル端子と、第２のＰＬＬ周波数シンセサイザＩ
Ｃが周波数設定データの書き込みを制御する第２のラッ
チイネーブル端子とを制御し、周波数設定データの書き
込みタイミングを第１のＰＬＬ周波数シンセサイザＩＣ
と第２のＰＬＬ周波数シンセサイザＩＣとで変えること
により、第１のＰＬＬ周波数シンセサイザＩＣと第２の
ＰＬＬ周波数シンセサイザＩＣとへの周波数設定データ
の書き込みを同一の制御線で行い、第２のラッチイネー
ブル端子の制御信号をインバータ及びＮＡＮＤ回路を使
って他の制御信号から作り出す手段を有してもよい。
シンセサイザＩＣと第２のＰＬＬ周波数シンセサイザＩ
Ｃとに接続され、第１のＰＬＬ周波数シンセサイザＩＣ
が周波数設定データの書き込みを制御する第１のラッチ
イネーブル端子と、第２のＰＬＬ周波数シンセサイザＩ
Ｃが周波数設定データの書き込みを制御する第２のラッ
チイネーブル端子とを制御し、周波数設定データの書き
込みタイミングを第１のＰＬＬ周波数シンセサイザＩＣ
と第２のＰＬＬ周波数シンセサイザＩＣとで変えること
により、第１のＰＬＬ周波数シンセサイザＩＣと第２の
ＰＬＬ周波数シンセサイザＩＣとへの周波数設定データ
の書き込みを同一の制御線で行い、第２のラッチイネー
ブル端子の制御信号をインバータ及びＮＡＮＤ回路を使
って他の制御信号から作り出す手段を有してもよい。
【００１１】また、周波数設定データの書き込みタイミ
ングとしては、第１のＰＬＬ周波数シンセサイザＩＣの
電源をＯＮにする信号をハイレベルにする前に、第１の
ＰＬＬ周波数シンセサイザＩＣへの周波数設定データの
書き込みを行い、第２のＰＬＬ周波数シンセサイザＩＣ
の電源をＯＮにする信号をハイレベルにする前に、第２
のＰＬＬ周波数シンセサイザＩＣへの周波数設定データ
の書き込みを行う手段を有してもよい。
ングとしては、第１のＰＬＬ周波数シンセサイザＩＣの
電源をＯＮにする信号をハイレベルにする前に、第１の
ＰＬＬ周波数シンセサイザＩＣへの周波数設定データの
書き込みを行い、第２のＰＬＬ周波数シンセサイザＩＣ
の電源をＯＮにする信号をハイレベルにする前に、第２
のＰＬＬ周波数シンセサイザＩＣへの周波数設定データ
の書き込みを行う手段を有してもよい。
【００１２】本発明の簡易型携帯電話機の複数シンセサ
イザ制御システムの複数シンセサイザ制御方法は、イン
バータにより、変復調ＩＣのローカルスイッチ出力を反
転して１ｓｔローカルスイッチのスイッチコントロール
へ入力する段階と、ＮＡＮＤ回路により、インバータの
出力と、変復調ＩＣからの第１のＰＬＬ周波数シンセサ
イザＩＣの電源をＯＮにする出力とのＮＡＮＤを、第２
のＰＬＬ周波数シンセサイザＩＣが周波数設定データの
書き込みを制御するラッチイネーブル端子へ入力する段
階と、変復調ＩＣにより、ローカル部に対し、送受信で
使用する周波数データの設定を行う段階と、第１のＰＬ
Ｌ周波数シンセサイザＩＣにより、変復調ＩＣからの周
波数設定データを用いて第１の１ｓｔローカルＶＣＯ及
び２ｎｄローカルＶＣＯのコントロールを行う段階と、
第２のＰＬＬ周波数シンセサイザにより、変復調ＩＣか
らの周波数設定データを用いて第２の１ｓｔローカルＶ
ＣＯのコントロールを行う段階と、１ｓｔローカルスイ
ッチにより、第１の１ｓｔローカルＶＣＯと第２の１ｓ
ｔローカルＶＣＯとからのローカル入力を各々のスロッ
ト毎に切り替えて出力する段階とを有する。
イザ制御システムの複数シンセサイザ制御方法は、イン
バータにより、変復調ＩＣのローカルスイッチ出力を反
転して１ｓｔローカルスイッチのスイッチコントロール
へ入力する段階と、ＮＡＮＤ回路により、インバータの
出力と、変復調ＩＣからの第１のＰＬＬ周波数シンセサ
イザＩＣの電源をＯＮにする出力とのＮＡＮＤを、第２
のＰＬＬ周波数シンセサイザＩＣが周波数設定データの
書き込みを制御するラッチイネーブル端子へ入力する段
階と、変復調ＩＣにより、ローカル部に対し、送受信で
使用する周波数データの設定を行う段階と、第１のＰＬ
Ｌ周波数シンセサイザＩＣにより、変復調ＩＣからの周
波数設定データを用いて第１の１ｓｔローカルＶＣＯ及
び２ｎｄローカルＶＣＯのコントロールを行う段階と、
第２のＰＬＬ周波数シンセサイザにより、変復調ＩＣか
らの周波数設定データを用いて第２の１ｓｔローカルＶ
ＣＯのコントロールを行う段階と、１ｓｔローカルスイ
ッチにより、第１の１ｓｔローカルＶＣＯと第２の１ｓ
ｔローカルＶＣＯとからのローカル入力を各々のスロッ
ト毎に切り替えて出力する段階とを有する。
【００１３】また、変復調ＩＣにより、第１のＰＬＬ周
波数シンセサイザＩＣが周波数設定データの書き込みを
制御する第１のラッチイネーブル端子と、第２のＰＬＬ
周波数シンセサイザＩＣが周波数設定データの書き込み
を制御する第２のラッチイネーブル端子とを制御し、周
波数設定データの書き込みタイミングを第１のＰＬＬ周
波数シンセサイザＩＣと第２のＰＬＬ周波数シンセサイ
ザＩＣとで変えることにより、第１のＰＬＬ周波数シン
セサイザＩＣと第２のＰＬＬ周波数シンセサイザＩＣと
への周波数設定データの書き込みを同一の制御線で行
い、第２のラッチイネーブル端子の制御信号をインバー
タ及びＮＡＮＤ回路を使って他の制御信号から作り出す
段階を有してもよい。
波数シンセサイザＩＣが周波数設定データの書き込みを
制御する第１のラッチイネーブル端子と、第２のＰＬＬ
周波数シンセサイザＩＣが周波数設定データの書き込み
を制御する第２のラッチイネーブル端子とを制御し、周
波数設定データの書き込みタイミングを第１のＰＬＬ周
波数シンセサイザＩＣと第２のＰＬＬ周波数シンセサイ
ザＩＣとで変えることにより、第１のＰＬＬ周波数シン
セサイザＩＣと第２のＰＬＬ周波数シンセサイザＩＣと
への周波数設定データの書き込みを同一の制御線で行
い、第２のラッチイネーブル端子の制御信号をインバー
タ及びＮＡＮＤ回路を使って他の制御信号から作り出す
段階を有してもよい。
【００１４】また、周波数設定データの書き込みタイミ
ングとしては、第１のＰＬＬ周波数シンセサイザＩＣの
電源をＯＮにする信号をハイレベルにする前に、第１の
ＰＬＬ周波数シンセサイザＩＣへの周波数設定データの
書き込みを行い、第２のＰＬＬ周波数シンセサイザＩＣ
の電源をＯＮにする信号をハイレベルにする前に、第２
のＰＬＬ周波数シンセサイザＩＣへの周波数設定データ
の書き込みを行う段階を有してもよい。
ングとしては、第１のＰＬＬ周波数シンセサイザＩＣの
電源をＯＮにする信号をハイレベルにする前に、第１の
ＰＬＬ周波数シンセサイザＩＣへの周波数設定データの
書き込みを行い、第２のＰＬＬ周波数シンセサイザＩＣ
の電源をＯＮにする信号をハイレベルにする前に、第２
のＰＬＬ周波数シンセサイザＩＣへの周波数設定データ
の書き込みを行う段階を有してもよい。
【００１５】連続もしくは近接したスロットを異なった
周波数で送受信出来るようにするため、２つのＰＬＬシ
ンセサイザ回路を用いる、という構成に対し、本発明に
従って、２つのＰＬＬシンセサイザＩＣ（以降ＰＬＬ
ＩＣと略す）とその制御をつかさどる変復調ＩＣとを接
続している。
周波数で送受信出来るようにするため、２つのＰＬＬシ
ンセサイザ回路を用いる、という構成に対し、本発明に
従って、２つのＰＬＬシンセサイザＩＣ（以降ＰＬＬ
ＩＣと略す）とその制御をつかさどる変復調ＩＣとを接
続している。
【００１６】この変復調ＩＣは、ＰＬＬ ＩＣが周波数
設定データの書き込みを制御するラッチイネーブル端子
を制御し、書き込みタイミングを各々のＰＬＬ ＩＣで
変えることにより２つのＰＬＬ ＩＣへの周波数設定デ
ータの書き込みを同一の制御線で行い、且つ片方のＰＬ
Ｌ ＩＣへの周波数設定データの書き込みを制御するラ
ッチイネーブル端子の制御信号をインバータ及びＮＡＮ
Ｄ回路を使って他の制御信号から作り出すことにより自
分で出力せず、端子数増加を抑えている。
設定データの書き込みを制御するラッチイネーブル端子
を制御し、書き込みタイミングを各々のＰＬＬ ＩＣで
変えることにより２つのＰＬＬ ＩＣへの周波数設定デ
ータの書き込みを同一の制御線で行い、且つ片方のＰＬ
Ｌ ＩＣへの周波数設定データの書き込みを制御するラ
ッチイネーブル端子の制御信号をインバータ及びＮＡＮ
Ｄ回路を使って他の制御信号から作り出すことにより自
分で出力せず、端子数増加を抑えている。
【００１７】従って、変復調ＩＣからＰＬＬ ＩＣへの
制御線を削減することができる。これにより変復調ＩＣ
の端子数増加を最小限にとどめることができる。またプ
リント板配線を簡素化することができる。
制御線を削減することができる。これにより変復調ＩＣ
の端子数増加を最小限にとどめることができる。またプ
リント板配線を簡素化することができる。
【００１８】
【発明の実施の形態】図１を参照すると、本発明の実施
の形態としてのＰＨＳ端末送受信ブロック図が示されて
いる。受信部１０２及び送信部１０３はアンテナ部１０
１を有する。この受信部１０２からの信号（データ）は
変復調ＩＣ１０５をへてＣＰＵ１０６に供給され、処理
される。１フレーム２スロット送受信を行う場合、まず
現在位置登録している基地局の空きスロットが２ヶ以上
ある事を受信レベル利用して確認し、空きが確認できた
場合局と１フレーム２スロット送受信のリンク確立動作
を行う。この処理データに対し、本発明に従って設けら
れた変復調ＩＣ１０５はローカル部１０４に対し、送受
信で使用する周波数データの設定を行う。かくして得ら
れたデータはローカル部１０４のＰＬＬ ＩＣに供給さ
れ、受信部１０２及び送信部１０３のローカル周波数と
して出力される。
の形態としてのＰＨＳ端末送受信ブロック図が示されて
いる。受信部１０２及び送信部１０３はアンテナ部１０
１を有する。この受信部１０２からの信号（データ）は
変復調ＩＣ１０５をへてＣＰＵ１０６に供給され、処理
される。１フレーム２スロット送受信を行う場合、まず
現在位置登録している基地局の空きスロットが２ヶ以上
ある事を受信レベル利用して確認し、空きが確認できた
場合局と１フレーム２スロット送受信のリンク確立動作
を行う。この処理データに対し、本発明に従って設けら
れた変復調ＩＣ１０５はローカル部１０４に対し、送受
信で使用する周波数データの設定を行う。かくして得ら
れたデータはローカル部１０４のＰＬＬ ＩＣに供給さ
れ、受信部１０２及び送信部１０３のローカル周波数と
して出力される。
【００１９】図２は本発明の実施の形態の２スロット対
応ローカル部ブロック図である。
応ローカル部ブロック図である。
【００２０】図２を参照すると、図１のローカル部１０
４は以下のように構成されている。すなわち、２つの１
ｓｔローカルＶＣＯからのローカル入力を各々のスロッ
ト毎に切り替えて出力する１ｓｔローカルスイッチ２０
１と、ＰＬＬ周波数シンセサイザＩＣ１ ２０５により
周波数コントロールされている１ｓｔローカルＶＣＯ１
２０２と、ＰＬＬ周波数シンセサイザＩＣ２ ２０６
により周波数コントロールされている１ｓｔローカルＶ
ＣＯ２ ２０３と、２ｎｄローカルＶＣＯ２０４と、変
復調ＩＣ１０５からの周波数設定データにより１ｓｔロ
ーカルＶＣＯ１２０２及び２ｎｄローカルＶＣＯ２０４
のコントロールを行うＰＬＬ周波数シンセサイザＩＣ１
２０５と、変復調ＩＣ１０５からの周波数設定データ
により１ｓｔローカルＶＣＯ２ ２０３のコントロール
を行うＰＬＬ周波数シンセサイザＩＣ２ ２０６と、変
復調ＩＣ１０５のローカルスイッチ（ＬｏＳＷ）出力を
反転して１ｓｔローカルスイッチ２０１のスイッチコン
トロール（ＳＷ１CONT）へ入力させる為のインバータ２
０７と、インバータ２０７の出力と変復調ＩＣ１０５の
ＰＬＬ周波数シンセサイザＩＣ１ ２０５の電源をＯＮ
にする信号（ＰＬＬ ＯＮ１）出力とのＮＡＮＤをＰＬ
Ｌ周波数シンセサイザＩＣ２ ２０６の第２のラッチイ
ネーブル端子（ＬＥ２）へ入力させるためのＮＡＮＤ回
路２０８を有する事により、前述した処理を実行する。
４は以下のように構成されている。すなわち、２つの１
ｓｔローカルＶＣＯからのローカル入力を各々のスロッ
ト毎に切り替えて出力する１ｓｔローカルスイッチ２０
１と、ＰＬＬ周波数シンセサイザＩＣ１ ２０５により
周波数コントロールされている１ｓｔローカルＶＣＯ１
２０２と、ＰＬＬ周波数シンセサイザＩＣ２ ２０６
により周波数コントロールされている１ｓｔローカルＶ
ＣＯ２ ２０３と、２ｎｄローカルＶＣＯ２０４と、変
復調ＩＣ１０５からの周波数設定データにより１ｓｔロ
ーカルＶＣＯ１２０２及び２ｎｄローカルＶＣＯ２０４
のコントロールを行うＰＬＬ周波数シンセサイザＩＣ１
２０５と、変復調ＩＣ１０５からの周波数設定データ
により１ｓｔローカルＶＣＯ２ ２０３のコントロール
を行うＰＬＬ周波数シンセサイザＩＣ２ ２０６と、変
復調ＩＣ１０５のローカルスイッチ（ＬｏＳＷ）出力を
反転して１ｓｔローカルスイッチ２０１のスイッチコン
トロール（ＳＷ１CONT）へ入力させる為のインバータ２
０７と、インバータ２０７の出力と変復調ＩＣ１０５の
ＰＬＬ周波数シンセサイザＩＣ１ ２０５の電源をＯＮ
にする信号（ＰＬＬ ＯＮ１）出力とのＮＡＮＤをＰＬ
Ｌ周波数シンセサイザＩＣ２ ２０６の第２のラッチイ
ネーブル端子（ＬＥ２）へ入力させるためのＮＡＮＤ回
路２０８を有する事により、前述した処理を実行する。
【００２１】上述の周波数設定データ内容は、当業者に
とってよく知られており、また本発明とは直接関係しな
いので、その詳細な構成は省略する。
とってよく知られており、また本発明とは直接関係しな
いので、その詳細な構成は省略する。
【００２２】以下、本発明の実施の形態の動作につき説
明する。まず、２スロット送受信の動作について図３の
連続スロット送受信時のタイミング図を用いて説明す
る。ＰＨＳ端末の２スロット送受信動作であるので、連
続したスロットを異なる周波数で送信する事が考えられ
る為、２つのＰＬＬ ＩＣ（図２の２０５と２０６）及
び１ｓｔローカルＶＣＯ（図２の２０２と２０３）を有
する。変復調ＩＣ１０５は、ＰＬＬ ＩＣの周波数固定
時間を考慮し、変復調ＩＣ１０５のＰＬＬ周波数シンセ
サイザＩＣ１ ２０５の電源をＯＮにする信号（ＰＬＬ
ＯＮ１ ３０１）及び変復調ＩＣ１０５のＰＬＬ周波
数シンセサイザＩＣ２ ２０６の電源をＯＮにする信号
（ＰＬＬ ＯＮ２ ３０２）にて各々のＰＬＬ ＩＣ電
源を送受信スロットの１つ前のスロットから立ちあげ
る。１ｓｔローカルスイッチ２０１は、スイッチコント
ロール（ＳＷ１CONT）３０３がハイレベル時はＳＷ１の
入力を、スイッチコントロール（ＳＷ２CONT）３０４が
ハイレベル時はＳＷ２の入力をＳＷ３より出力する。間
欠送信タイミング信号（ＢＳＴＯ）３０５は送信のタイ
ミングを示す。
明する。まず、２スロット送受信の動作について図３の
連続スロット送受信時のタイミング図を用いて説明す
る。ＰＨＳ端末の２スロット送受信動作であるので、連
続したスロットを異なる周波数で送信する事が考えられ
る為、２つのＰＬＬ ＩＣ（図２の２０５と２０６）及
び１ｓｔローカルＶＣＯ（図２の２０２と２０３）を有
する。変復調ＩＣ１０５は、ＰＬＬ ＩＣの周波数固定
時間を考慮し、変復調ＩＣ１０５のＰＬＬ周波数シンセ
サイザＩＣ１ ２０５の電源をＯＮにする信号（ＰＬＬ
ＯＮ１ ３０１）及び変復調ＩＣ１０５のＰＬＬ周波
数シンセサイザＩＣ２ ２０６の電源をＯＮにする信号
（ＰＬＬ ＯＮ２ ３０２）にて各々のＰＬＬ ＩＣ電
源を送受信スロットの１つ前のスロットから立ちあげ
る。１ｓｔローカルスイッチ２０１は、スイッチコント
ロール（ＳＷ１CONT）３０３がハイレベル時はＳＷ１の
入力を、スイッチコントロール（ＳＷ２CONT）３０４が
ハイレベル時はＳＷ２の入力をＳＷ３より出力する。間
欠送信タイミング信号（ＢＳＴＯ）３０５は送信のタイ
ミングを示す。
【００２３】ＰＬＬ周波数シンセサイザＩＣ１ ２０５
へのデータ書き込みタイミングは、ＰＬＬ１データ３０
６のタイミングで行う。すなわちＰＬＬ ＯＮ１ ３０
１をハイレベルにする前にデータの書き込みを終了させ
る。ＰＬＬ周波数シンセサイザＩＣ１ ２０５は、 Ｐ
ＬＬ周波数シンセサイザＩＣ１ ２０５の第１のラッチ
イネーブル端子（ＬＥ１）がロウレベル時にデータ格納
するようなＩＣを使用することによりＬＥ信号３０７に
てデータ書き込みタイミングを変復調ＩＣ１０５より制
御する。これにより１つのデータラインを２つのＰＬＬ
ＩＣが使用していても各々へ正しくデータを書き込む
事ができる。ＰＬＬ周波数シンセサイザＩＣ２ ２０６
の周波数設定データであるＰＬＬ２データ３０８は、送
受信スロットが連続しているため、ＰＬＬ１データ３０
６が送られた１スロット後に自動的に送られる。ＰＬＬ
周波数シンセサイザＩＣ２ ２０６のＬＥ信号であるＬ
Ｅ２ ３０９は、ＰＬＬ ＯＮ１ ３０１とＳＷ２CONT
３０４のＮＡＮＤを取ることによって得られ、図の３０
９の様になり、ＰＬＬ２データ３０８が入る時にはロウ
レベルとなることによりＰＬＬ周波数シンセサイザＩＣ
２ ２０６へのデータ格納が可能となる。
へのデータ書き込みタイミングは、ＰＬＬ１データ３０
６のタイミングで行う。すなわちＰＬＬ ＯＮ１ ３０
１をハイレベルにする前にデータの書き込みを終了させ
る。ＰＬＬ周波数シンセサイザＩＣ１ ２０５は、 Ｐ
ＬＬ周波数シンセサイザＩＣ１ ２０５の第１のラッチ
イネーブル端子（ＬＥ１）がロウレベル時にデータ格納
するようなＩＣを使用することによりＬＥ信号３０７に
てデータ書き込みタイミングを変復調ＩＣ１０５より制
御する。これにより１つのデータラインを２つのＰＬＬ
ＩＣが使用していても各々へ正しくデータを書き込む
事ができる。ＰＬＬ周波数シンセサイザＩＣ２ ２０６
の周波数設定データであるＰＬＬ２データ３０８は、送
受信スロットが連続しているため、ＰＬＬ１データ３０
６が送られた１スロット後に自動的に送られる。ＰＬＬ
周波数シンセサイザＩＣ２ ２０６のＬＥ信号であるＬ
Ｅ２ ３０９は、ＰＬＬ ＯＮ１ ３０１とＳＷ２CONT
３０４のＮＡＮＤを取ることによって得られ、図の３０
９の様になり、ＰＬＬ２データ３０８が入る時にはロウ
レベルとなることによりＰＬＬ周波数シンセサイザＩＣ
２ ２０６へのデータ格納が可能となる。
【００２４】一方、１スロットおきに送信する動作に付
いては図４のタイミング図に従って実行される。ＰＬＬ
ＯＮ１ ４０１とＰＬＬ ＯＮ２ ４０２の動作が異
なる以外は図３とほぼ同じ動作である。但し、ＰＬＬ２
データ４０８のタイミングはＰＬＬ１データ４０６の
１．５スロット後としている。
いては図４のタイミング図に従って実行される。ＰＬＬ
ＯＮ１ ４０１とＰＬＬ ＯＮ２ ４０２の動作が異
なる以外は図３とほぼ同じ動作である。但し、ＰＬＬ２
データ４０８のタイミングはＰＬＬ１データ４０６の
１．５スロット後としている。
【００２５】更に、送信スロット間隔が２スロット時の
動作については、図５のタイミング図に従って実行され
る。この場合もＰＬＬ２データ５０８のタイミングはＰ
ＬＬ１データ５０６の１．５スロット後としている。
動作については、図５のタイミング図に従って実行され
る。この場合もＰＬＬ２データ５０８のタイミングはＰ
ＬＬ１データ５０６の１．５スロット後としている。
【００２６】
【発明の効果】以上説明したように本発明は、ＰＬＬ
ＩＣのＬＥ機能を積極的に活用し、時間軸上でデータ設
定タイミングをずらすことにより変復調ＩＣの１本のデ
ータ出力にて２つのＰＬＬ ＩＣの周波数データ設定を
行う事を可能としているので、変復調ＩＣの出力端子数
の増加を押さえることができるという効果がある。
ＩＣのＬＥ機能を積極的に活用し、時間軸上でデータ設
定タイミングをずらすことにより変復調ＩＣの１本のデ
ータ出力にて２つのＰＬＬ ＩＣの周波数データ設定を
行う事を可能としているので、変復調ＩＣの出力端子数
の増加を押さえることができるという効果がある。
【００２７】従って、２スロット送受信対応化による変
復調ＩＣの出力端子数の増加を最小限に押さえることが
できる。
復調ＩＣの出力端子数の増加を最小限に押さえることが
できる。
【００２８】さらには、本発明では、ＰＬＬ ＩＣへの
制御線本数が少なくなるため、プリント配線板を高密度
化できる。
制御線本数が少なくなるため、プリント配線板を高密度
化できる。
【００２９】しかも、ＰＬＬ ＩＣへの制御線本数が少
なくなっているので、無線部をサブ基板化してコネクタ
でメイン基板と接続する、といったＰＨＳ端末の構成を
とった場合、コネクタ端子数が少なくて済む、という効
果もある。
なくなっているので、無線部をサブ基板化してコネクタ
でメイン基板と接続する、といったＰＨＳ端末の構成を
とった場合、コネクタ端子数が少なくて済む、という効
果もある。
【００３０】なお、上記実施の形態では、１ｓｔローカ
ルスイッチのＳＷ１CONT用としてインバータ、ＬＥ２用
としてＮＡＮＤ回路を単独で使用したが、これらはＰＬ
Ｌ周波数シンセサイザＩＣ２へ組み込んでもよい。
ルスイッチのＳＷ１CONT用としてインバータ、ＬＥ２用
としてＮＡＮＤ回路を単独で使用したが、これらはＰＬ
Ｌ周波数シンセサイザＩＣ２へ組み込んでもよい。
【図１】本発明の実施の形態としてのＰＨＳ端末送受信
ブロック図である。
ブロック図である。
【図２】本発明の実施の形態の２スロット対応ローカル
部ブロック図である。
部ブロック図である。
【図３】連続スロット送受信時のタイミング図である。
【図４】１スロットおき送信時のタイミング図である。
【図５】送信スロット間隔が２スロット時のタイミング
図である。
図である。
【図６】従来の技術による２スロット対応ローカル部ブ
ロック図である。
ロック図である。
１０１ アンテナ部 １０２ 受信部 １０３ 送信部 １０４、６０７ ローカル部 １０５、６０８ 変復調ＩＣ １０６ ＣＰＵ ２０１、６０１ １ｓｔローカルスイッチ ２０２ １ｓｔローカルＶＣＯ１ ２０３ １ｓｔローカルＶＣＯ２ ２０４ ２ｎｄローカルＶＣＯ ２０５、６０５ ＰＬＬ周波数シンセサイザＩＣ１ ２０６、６０６ ＰＬＬ周波数シンセサイザＩＣ２ ２０７ インバータ ２０８ ＮＡＮＤ回路 ３０１、４０１、５０１ ＰＬＬ ＯＮ１ ３０２、４０２、５０２ ＰＬＬ ＯＮ２ ３０３、４０３、５０３ ＳＷ１CONT ３０４、４０４、５０４ ＳＷ２CONT ３０５、４０５，５０５ ＢＳＴＯ ３０６、４０６、５０６ ＰＬＬ１データ ３０７、４０７、５０７ ＬＥ（ＬＥ１） ３０８、４０８、５０８ ＰＬＬ２データ ３０９、４０９、５０９ ＬＥ２
Claims (6)
- 【請求項１】 アンテナ部と受信部と送信部とローカル
部と変復調ＩＣと、前記受信部から前記変復調ＩＣをへ
て供給されるデータを処理するＣＰＵとから構成され、
１フレーム２スロット送受信を行う簡易型携帯電話機の
複数シンセサイザ制御システムであって、 前記変復調ＩＣは、前記ローカル部に対し、送受信で使
用する周波数データの設定を行う手段を有し、 前記ローカル部は、 第１の１ｓｔローカルＶＣＯと、 第２の１ｓｔローカルＶＣＯと、 ２ｎｄローカルＶＣＯと、 前記第１の１ｓｔローカルＶＣＯと前記第２の１ｓｔロ
ーカルＶＣＯとからのローカル入力を各々のスロット毎
に切り替えて出力する１ｓｔローカルスイッチと、 前記変復調ＩＣからの前記周波数設定データにより前記
第１の１ｓｔローカルＶＣＯ及び前記２ｎｄローカルＶ
ＣＯのコントロールを行う第１のＰＬＬ周波数シンセサ
イザＩＣと、 前記変復調ＩＣからの前記周波数設定データにより前記
第２の１ｓｔローカルＶＣＯのコントロールを行う第２
のＰＬＬ周波数シンセサイザと、 前記変復調ＩＣのローカルスイッチ出力を反転して前記
１ｓｔローカルスイッチのスイッチコントロールへ入力
させる為のインバータと、 該インバータの出力と、前記変復調ＩＣからの前記第１
のＰＬＬ周波数シンセサイザＩＣの電源をＯＮにする出
力とのＮＡＮＤを、前記第２のＰＬＬ周波数シンセサイ
ザＩＣが前記周波数設定データの書き込みを制御するラ
ッチイネーブル端子へ入力させるためのＮＡＮＤ回路と
から構成される簡易型携帯電話機の複数シンセサイザ制
御システム。 - 【請求項２】 前記変復調ＩＣは、 前記第１のＰＬＬ周波数シンセサイザＩＣと前記第２の
ＰＬＬ周波数シンセサイザＩＣとに接続され、 前記第１のＰＬＬ周波数シンセサイザＩＣが前記周波数
設定データの書き込みを制御する第１のラッチイネーブ
ル端子と、前記第２のＰＬＬ周波数シンセサイザＩＣが
前記周波数設定データの書き込みを制御する第２のラッ
チイネーブル端子とを制御し、 前記周波数設定データの書き込みタイミングを前記第１
のＰＬＬ周波数シンセサイザＩＣと前記第２のＰＬＬ周
波数シンセサイザＩＣとで変えることにより、前記第１
のＰＬＬ周波数シンセサイザＩＣと前記第２のＰＬＬ周
波数シンセサイザＩＣとへの前記周波数設定データの書
き込みを同一の制御線で行い、 前記第２のラッチイネーブル端子の制御信号を前記イン
バータ及び前記ＮＡＮＤ回路を使って他の制御信号から
作り出す手段を有する請求項１に記載の簡易型携帯電話
機の複数シンセサイザ制御システム。 - 【請求項３】 前記周波数設定データの書き込みタイミ
ングとしては、 前記第１のＰＬＬ周波数シンセサイザＩＣの電源をＯＮ
にする信号をハイレベルにする前に、前記第１のＰＬＬ
周波数シンセサイザＩＣへの前記周波数設定データの書
き込みを行い、 前記第２のＰＬＬ周波数シンセサイザＩＣの電源をＯＮ
にする信号をハイレベルにする前に、前記第２のＰＬＬ
周波数シンセサイザＩＣへの前記周波数設定データの書
き込みを行う手段を有する請求項２に記載の簡易型携帯
電話機の複数シンセサイザ制御システム。 - 【請求項４】 前記インバータにより、前記変復調ＩＣ
のローカルスイッチ出力を反転して前記１ｓｔローカル
スイッチのスイッチコントロールへ入力する段階と、 前記ＮＡＮＤ回路により、前記インバータの出力と、前
記変復調ＩＣからの前記第１のＰＬＬ周波数シンセサイ
ザＩＣの電源をＯＮにする出力とのＮＡＮＤを、前記第
２のＰＬＬ周波数シンセサイザＩＣが前記周波数設定デ
ータの書き込みを制御するラッチイネーブル端子へ入力
する段階と、 前記変復調ＩＣにより、前記ローカル部に対し、送受信
で使用する周波数データの設定を行う段階と、 前記第１のＰＬＬ周波数シンセサイザＩＣにより、前記
変復調ＩＣからの前記周波数設定データを用いて前記第
１の１ｓｔローカルＶＣＯ及び前記２ｎｄローカルＶＣ
Ｏのコントロールを行う段階と、 前記第２のＰＬＬ周波数シンセサイザにより、前記変復
調ＩＣからの前記周波数設定データを用いて前記第２の
１ｓｔローカルＶＣＯのコントロールを行う段階と、 前記１ｓｔローカルスイッチにより、前記第１の１ｓｔ
ローカルＶＣＯと前記第２の１ｓｔローカルＶＣＯとか
らのローカル入力を各々のスロット毎に切り替えて出力
する段階とを有する請求項１に記載の簡易型携帯電話機
の複数シンセサイザ制御システムの複数シンセサイザ制
御方法。 - 【請求項５】 前記変復調ＩＣにより、 前記第１のＰＬＬ周波数シンセサイザＩＣが前記周波数
設定データの書き込みを制御する第１のラッチイネーブ
ル端子と、前記第２のＰＬＬ周波数シンセサイザＩＣが
前記周波数設定データの書き込みを制御する第２のラッ
チイネーブル端子とを制御し、 前記周波数設定データの書き込みタイミングを前記第１
のＰＬＬ周波数シンセサイザＩＣと前記第２のＰＬＬ周
波数シンセサイザＩＣとで変えることにより、前記第１
のＰＬＬ周波数シンセサイザＩＣと前記第２のＰＬＬ周
波数シンセサイザＩＣとへの前記周波数設定データの書
き込みを同一の制御線で行い、 前記第２のラッチイネーブル端子の制御信号を前記イン
バータ及び前記ＮＡＮＤ回路を使って他の制御信号から
作り出す段階を有する請求項４に記載の簡易型携帯電話
機の複数シンセサイザ制御システムの複数シンセサイザ
制御方法。 - 【請求項６】 前記周波数設定データの書き込みタイミ
ングとしては、 前記第１のＰＬＬ周波数シンセサイザＩＣの電源をＯＮ
にする信号をハイレベルにする前に、前記第１のＰＬＬ
周波数シンセサイザＩＣへの前記周波数設定データの書
き込みを行い、 前記第２のＰＬＬ周波数シンセサイザＩＣの電源をＯＮ
にする信号をハイレベルにする前に、前記第２のＰＬＬ
周波数シンセサイザＩＣへの前記周波数設定データの書
き込みを行う段階を有する請求項５に記載の簡易型携帯
電話機の複数シンセサイザ制御システムの複数シンセサ
イザ制御方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10132255A JP2908429B1 (ja) | 1998-05-14 | 1998-05-14 | 簡易型携帯電話機の複数シンセサイザ制御システム及びその複数シンセサイザ制御方法 |
| US09/307,749 US6141375A (en) | 1998-05-14 | 1999-05-10 | Plural synthesizer controlling system for personal handyphone system and plural synthesizer controlling method |
| AU28132/99A AU749870B2 (en) | 1998-05-14 | 1999-05-13 | Plural synthesizer controlling system for personal handyphone system and plural synthesizer controlling method for the same |
| CNB991067215A CN1135702C (zh) | 1998-05-14 | 1999-05-14 | 个人手提电话系统的多合成器控制系统和控制方法 |
| GB9911337A GB2337427B (en) | 1998-05-14 | 1999-05-14 | Controlling system and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10132255A JP2908429B1 (ja) | 1998-05-14 | 1998-05-14 | 簡易型携帯電話機の複数シンセサイザ制御システム及びその複数シンセサイザ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2908429B1 true JP2908429B1 (ja) | 1999-06-21 |
| JPH11331021A JPH11331021A (ja) | 1999-11-30 |
Family
ID=15077008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10132255A Expired - Fee Related JP2908429B1 (ja) | 1998-05-14 | 1998-05-14 | 簡易型携帯電話機の複数シンセサイザ制御システム及びその複数シンセサイザ制御方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP2908429B1 (ja) |
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| GB (1) | GB2337427B (ja) |
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|---|---|---|---|---|
| GB2377101B (en) * | 2001-06-29 | 2005-03-16 | Motorola Inc | Circuits for use in radio communications |
| EP1530828A4 (en) * | 2002-07-09 | 2011-05-25 | Thomson Licensing | AUTOMATIC JUMPING BETWEEN WIRELESS EFM CHANNELS |
| US9571112B2 (en) * | 2014-02-05 | 2017-02-14 | Maxlinear Asia Singapore Pte Ltd. | Stacked synthesizer for wide local oscillator generation using a dynamic divider |
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| DE102019205406B3 (de) | 2019-04-15 | 2020-07-16 | Audi Ag | Antennenvorrichtung zum Übertragen von hochfrequenten Signalen aus oder in ein Kraftfahrzeug und Kraftfahrzeug mit einer Antennenvorrichtung |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0690645B1 (en) * | 1994-06-30 | 2006-08-02 | Casio Computer Co., Ltd. | Radio communication apparatus having a plurality of identification codes |
-
1998
- 1998-05-14 JP JP10132255A patent/JP2908429B1/ja not_active Expired - Fee Related
-
1999
- 1999-05-10 US US09/307,749 patent/US6141375A/en not_active Expired - Fee Related
- 1999-05-13 AU AU28132/99A patent/AU749870B2/en not_active Ceased
- 1999-05-14 GB GB9911337A patent/GB2337427B/en not_active Expired - Fee Related
- 1999-05-14 CN CNB991067215A patent/CN1135702C/zh not_active Expired - Fee Related
Also Published As
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|---|---|
| CN1236227A (zh) | 1999-11-24 |
| GB9911337D0 (en) | 1999-07-14 |
| CN1135702C (zh) | 2004-01-21 |
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| GB2337427B (en) | 2003-01-15 |
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