JPWO2004109375A1 - 基板の検査方法 - Google Patents

Abstract

本発明は、検査装置の設計変更や修正の機会を低減し、液晶表示装置の製品価格の上昇を抑えることができる基板の検査方法を提供する。本発明の検査方法では、第１アレイ領域に形成された少なくとも一部の配線と第２アレイ領域に形成された少なくとも一部の配線の両方に短絡する共通端子（１０１ｂ）を基板上に形成する。共通端子（１０１ｂ）から第１アレイ領域及び第２アレイ領域の両方に電気信号を供給する。画素電極に対して電子ビームを照射し、画素電極から放出される２次電子の情報によって画素電極に関する検査を行う。

Description

この発明は、基板の検査方法に関する。

液晶表示装置は、ノート型パーソナルコンピュータ（ノートＰＣ）のディスプレイ部、携帯電話器のディスプレイ部、テレビジョン受像機のディスプレイ部など種々の個所に使用されている。液晶表示装置は、複数の画素電極がマトリクス状に配置されるアレイ基板と、複数の画素電極に対向する対向電極を有した対向基板と、アレイ基板と対向基板との間に保持される液晶層とを有する。
アレイ基板は、マトリクス状に配列される複数の画素電極、複数の画素電極の行に沿って配置される複数の走査線、複数の画素電極の列に沿って配列される複数の信号線、及びこれら走査線と信号線の交差位置近傍に配置される複数のスイッチング素子を有する。
アレイ基板のタイプとして、２つのタイプがある。即ち、スイッチング素子が、アモルファスシリコンの半導体薄膜を用いた薄膜トランジスタであるアレイ基板と、スイッチング素子が、ポリシリコンの半導体薄膜を用いた薄膜トランジスタであるアレイ基板とがある。ポリシリコンは、アモルファスシリコンより高いキャリア移動度を持つ。ここで、ポリシリコンタイプのアレイ基板では、画素電極用のスイッチング素子だけでなく、走査線及び信号線の駆動回路をアレイ基板に組み込むことができる。
上記のアレイ基板は、その製造過程において欠陥品を検出するために、検査工程を通ることになる。検査方法及び検査装置としては、特開平１１−２７１１７７号公報、特開２０００−３１４２号公報、Ｕ．Ｓ．Ｐ．５，２６８，６３８に開示された技術がある。
特開平１１−２７１１７７号公報は、アモルファスタイプのＬＣＤ基板の検査において、点欠陥検査プロセスに特徴を持たせた技術が開示されている。ここでは、ＬＣＤ基板の全面に直流成分の直射光を当て、アモルファスシリコン膜が光感応して導通状態となることを利用する。補助容量に蓄積された電荷のリーク量を検出することで、欠陥の状況を判断できる。特開２０００−３１４２号公報に開示された技術では、電子ビームを画素電極に照射したとき、放出される２次電子は、薄膜トランジスタにかかっている電圧に比例することを利用している。Ｕ．Ｓ．Ｐ．５，２６８，６３８の技術でも、電子ビームを画素電極に照射したときに放出される２次電子を利用するものである。

ところで液晶表示装置の製品価格は、その製造設備のコストも大きな影響を受ける。製造設備には、上記した検査方法が必須であるが、検査装置の設計変更、修正などは多大な費用がかかることになる。
この発明は以上の点に鑑みなされたもので、その目的は、検査装置の設計変更や修正の機会を低減し、ひいては液晶表示装置の製品価格の上昇を抑えることができる基板の検査方法を提供することにある。
上記課題を解決するため、本発明の態様に係る基板の検査方法は、第１アレイ領域と第２アレイ領域とを備え、前記第１アレイ領域および第２アレイ領域はそれぞれ、走査線と信号線とを含む配線と、前記走査線と信号線との交点近傍に形成されたスイッチング素子と、前記スイッチング素子に接続された画素電極と、を有している基板の検査方法において、前記基板上に、前記第１アレイ領域に形成された少なくとも一部の配線と前記第２アレイ領域に形成された少なくとも一部の配線との両方に短絡する共通端子を形成し、前記共通端子から前記第１アレイ領域および第２アレイ領域の両方に電気信号を供給し、前記画素電極に対して電子ビームを照射し前記画素電極から放出される２次電子の情報によって前記画素電極に関する検査を行う。

図１は本発明の実施の形態に係る正規パッド群と接続パッド群ＣＰＤｐとの接続関係を示した平面図である。
図２は液晶表示装置の概略断面図である。
図３は図２に示した液晶表示装置の一部を示す斜視図である。
図４はマザー基板を利用して構成されたアレイ基板部の配列例を示す平面図である。
図５はアレイ基板の概略平面図である。
図６は図５に示したアレイ基板の画素領域の一部を拡大して示す概略平面図である。
図７は図６に示したアレイ基板を備えた液晶表示装置の概略断面図。
図８は電子ビームテスタを含む基板の検査装置の概略構成図である。
図９はアレイ基板部の要部を示す平面図である。
図１０は基板の検査方法を説明するためのフローチャートである。
図１１はアレイ基板の変形例を示す概略平面図である。

以下、図面を参照しながらこの発明の実施の形態に係る基板の検査方法について詳細に説明する。始めに、ポリシリコンタイプのアレイ基板を有した液晶表示装置について説明する。
図２および図３に示すように、液晶表示装置は、アレイ基板１０１ａと、このアレイ基板１０１ａに所定の隙間を保持して対向配置された対向基板１０２と、これら両基板に狭持された液晶層１０３とを備える。アレイ基板１０１ａおよび対向基板１０２は、スペーサとして柱状スペーサ１２７により所定の隙間を保持している。アレイ基板１０１ａおよび対向基板１０２の周縁部同士はシール材１６０で接合されており、シール材の一部に形成された液晶注入口１６１は封止材１６２で封止されている。
図４を参照して、アレイ基板１０１ａについて詳述する。図４には、アレイ基板１０１ａより大きな寸法の基板としてのマザー基板１００を示し、このマザー基板を利用して６つのアレイ基板が構成された例を示している。これらのアレイ基板１０１ａは、マザー基板１００の第１アレイ領域ないし第６アレイ領域に形成されている。以下、マザー基板１００上に形成された状態のアレイ基板をアレイ基板部と称し、マザー基板１００から分離独立した状態をアレイ基板と称する。
アレイ基板部１０１ａを形成する際、一般に、マザー基板１００を用いて形成されている。そして、複数のアレイ基板部１０１ａの間には、複数の端子からなる接続パッド群ＣＰＤｐが形成されている。本実施の形態において、接続パッド群ＣＰＤｐを構成する共通端子は、第１アレイ領域に形成された少なくとも一部の配線と第２アレイ領域に形成された少なくとも一部の配線との両方に短絡することができる。
接続パッド群ＣＰＤｐが形成される領域を、サブパッド群領域１０１ｂと称することにする。アレイ基板部１０１ａ、およびサブパッド群領域１０１ｂは、本発明の特有な点であり、これについては後で詳しく説明する。
更に、複数のアレイ基板部１０１ａの一辺は、マザー基板１０１上に切り取りライン沿って並ぶ。また図４では現われていないが、各アレイ基板部１０１ａの一辺には、駆動回路部としての走査線駆動回路４０および信号線に接続される複数の端子からなる正規パッド群ＰＤｐを備えている。正規パッド群ＰＤｐは、それぞれ異なる信号を入力する他、検査用の信号を入出力するために用いられる。アレイ基板部１０１ａは、後の工程で対向基板が貼りあわされた後、エッジｅに沿って切断されることにより互いに分離され切出される。
図６に示すように、アレイ基板１０１ａ上の画素領域３０には、複数の画素電極Ｐ１、Ｐ２、…がマトリクス状に配置されている。アレイ基板１０１ａは、画素電極Ｐ１、Ｐ２、…に加えて、これら画素電極Ｐ１、Ｐ２、…の行に沿って配置された複数の走査線Ｙ１、Ｙ２、…、これら画素電極Ｐ１、Ｐ２、…の列に沿って配置された複数の信号線Ｘ１、Ｘ２、…を備える。更に、アレイ基板１０１ａは、走査線Ｙ１、Ｙ２、…および信号線Ｘ１、Ｘ２、…の各交点近傍に配置されるスイッチング素子としての薄膜トランジスタ（以下、ＴＦＴと称する）ＳＷ１、ＳＷ２、…および各々複数の走査線を駆動する走査線駆動回路４０を有する。
各ＴＦＴＳＷ１、ＳＷ２、…は、走査線Ｙ１、Ｙ２、…を介して駆動された時に信号線Ｘ１、Ｘ２、…の信号電圧を画素電極Ｐに印加する。走査線駆動回路４０は、アレイ基板１０１の端部に隣接するとともに画素領域３０の外側領域に配置されている。走査線駆動回路４０は、ＴＦＴＳＷ１、ＳＷ２、…と同様なポリシリコンの半導体膜を用いたＴＦＴ素子を利用して構成している。以下、信号線Ｘ１、Ｘ２、…を信号線Ｘ、走査線Ｙ１、Ｙ２、…を走査線Ｙ、画素電極Ｐ１、Ｐ２、…を画素電極Ｐ、およびＴＦＴＳＷ１、ＳＷ２、…をＴＦＴ素子ＳＷとそれぞれ総称して説明する。
図６および図７を参照して、図５に示した画素領域３０の一部をとり出して更に説明する。図６はアレイ基板の画素領域３０を拡大して示す平面図、図７は液晶表示装置の画素領域を拡大して示す断面図である。アレイ基板１０１ａはガラス基板等の透明な絶縁基板としての基板１１１を有する（図７）。画素領域３０において、基板１１１上には、配線としての複数の信号線Ｘおよび複数の走査線Ｙがマトリクス状に配置され、信号線と走査線との各交点近傍にＴＦＴＳＷ（図６の円１７１で囲む部分参照）が設けられている。
ＴＦＴＳＷは、ポリシリコンで形成されソース／ドレイン領域１１２ａ、１１２ｂを有した半導体膜１１２と、走査線Ｙの一部を延在したゲート電極１１５ｂと、を有している。
また、基板１１１上には、補助容量素子１３１を形成するストライプ状の補助容量線１１６が複数形成され、走査線Ｙと平行に延びている。この部分に対応画素電極Ｐが形成されている（図６の円１７２で囲む部分と図７参照）。
詳細に述べると、基板１１１上には、半導体膜１１２と、補助容量下部電極１１３と、が形成され、これら半導体膜および補助容量下部電極１１３を含む基板上にゲート絶縁膜１１４が成膜されている。ここで、補助容量下部電極１１３は、半導体膜１１２と同様ポリシリコンで形成されている。ゲート絶縁膜１１４上に、走査線Ｙ、ゲート電極１１５ｂ、および補助容量線１１６が配設されている。補助容量線１１６および補助容量下部電極１１３はゲート絶縁膜１１４を介し対向配置されている。走査線Ｙ、ゲート電極１１５ｂ、および補助容量線１１６を含むゲート絶縁膜１１４上には層間絶縁膜１１７が成膜されている。
層間絶縁膜１１７上には、コンタクト電極１２１、および信号線Ｘが形成されている。コンタクト電極１２１は、それぞれコンタクトホールを介して、半導体膜１１２のソース／ドレイン領域１１２ａ、および画素電極Ｐにそれぞれ接続されている。コンタクト電極１２１は補助容量下部電極１１３に接続されている。信号線Ｘはコンタクトホールを介して、半導体膜のソース／ドレイン領域１１２ｂと接続されている。
コンタクト電極１２１、信号線Ｘ、および層間絶縁膜１１７に重ねて保護絶縁膜１２２が形成され、更に、保護絶縁膜１２２上には、それぞれストライプ状の緑色の着色層１２４Ｇ、赤色の着色層１２４Ｒ、および青色の着色層１２４Ｂが隣接し交互に並んで配設されている。着色層１２４Ｇ、１２４Ｒ、１２４Ｂはカラーフィルタを構成している。
着色層１２４Ｇ、１２４Ｒ、１２４Ｂ上には、ＩＴＯ（インジウム・すず酸化物）等の透明な導電膜により画素電極Ｐがそれぞれ形成されている。そして、各画素電極Ｐは、着色層および保護絶縁膜１２２に形成されたコンタクトホール１２５を介してコンタクト電極１２１に接続されている。画素電極Ｐの周縁部は、補助容量線１１６および信号線Ｘに重なっている。ここで、画素電極Ｐに接続された補助容量素子１３１は、電荷を蓄積する補助容量として機能する。
着色層１２４Ｒ、１２４Ｇ上には、柱状スペーサ１２７が形成されている。全てを図示しないが、柱状スペーサ１２７は各着色層上に所望の密度で複数本形成されている。着色層１２４Ｇ、１２４Ｒ、１２４Ｂおよび画素電極Ｐ上には、配向膜１２８が形成されている。対向基板１０２は、透明な絶縁基板として基板１５１を有している。この基板１５１上には、ＩＴＯ等の透明材料で形成された対向電極１５２、および配向膜１５３が順次形成されている。
図８を参照して、ＥＢテスタを用いたアレイ基板部１０１ａを含む基板の検査方法について説明する。マザー基板１００上には、複数のアレイ基板部１０１ａおよびサブパッド群領域１０１ｂが形成されている。検査は、基板上に画素電極Ｐを形成した後に行なわれる。
まず、信号発生器および信号解析器３０２に接続されるプローブ３０３は対応するサブパッド群領域１０１ｂのパッドに接続される。信号発生器および信号解析器３０２から出力される駆動信号はプローブ３０３、およびパッドを介して画素部２０３に供給される。駆動信号が画素部２０３に供給された後、その画素部には、電子線源３０１から放出される電子ビームＥＢが照射される。この照射によって画素部２０３から２次電子ＳＥが放出され、この２次電子ＳＥは、電子検出器ＤＥで検出される。２次電子ＳＥは、放出される個所の電圧に相関がある。電子検出器ＤＥで検出した２次電子の情報は、画素部２０３の解析のために信号発生器および信号解析器３０２に送られる。ここで、電圧変化は、画素部２０３の状態を示している。また、信号発生器および信号解析器３０２に送られる２次電子の情報は、各画素部２０３のＴＦＴ素子の端子に供給する駆動信号に対する各画素部の諸性能を反映していることになる。これにより、各画素部２０３の画素電極Ｐの電圧の状態を検査することが可能である。つまり画素部２０３に欠陥がある場合、ＥＢテスタによってその欠陥を検出することができる。
図では１つの画素部２０３を代表して示している。この検査装置では、隣り合うアレイ基板部１０１ａ、１０１ａの各画素部を電子ビームが順次走査することができる。これは、プローブ３０３は、複数のアレイ基板部１０１ａ，１０１ａの共通端子に対して接続可能であるからである。電子ビームの走査の結果得られた各画素部の２次電子の情報は、信号発生器および信号解析器３０２に取り込まれる。
図９には、アレイ基板部１０１ａの一部を拡大し、その一部に設けられた正規パッド群ＰＤｐの例を示す。ここで、マザー基板１００上には、このアレイ基板部１０１ａと、このアレイ基板部の外側に位置したサブパッド群領域１０１ｂとが形成されている。サブパッド群領域１０１ｂは、検査後、対向基板を貼りあわせてから、切り取り線ｅに沿って切り取られる。
アレイ基板部１０１ａの正規パッド群ＰＤｐは、配線を介して図５に示した走査線駆動回路４０および信号線Ｘにそれぞれ接続されている。アレイ領域に配置された正規パッド群ＰＤｐを構成する端子の種類を分類した場合、ロジック端子、電源端子、検査端子、および信号入力端子に分類される。
ロジック端子は、端子ＣＬＫおよび端子ＳＴを有している。これら端子ＣＬＫ、および端子ＳＴに入力される信号は、クロック信号、およびスタートパルス信号である。クロック信号およびスタートパルス信号は、走査線駆動回路４０に入力する信号である。
検査端子は、シリアルアウト端子ｓ／ｏである。このシリアルアウト端子ｓ／ｏから出力される信号は、スタートパルス信号に応答する走査線駆動回路４０のシフトレジスタ（ｓ／ｒ）から出力されるシリアル出力である。
電源端子としては、例えば端子ＶＤＤ、および端子ＶＳＳ等、複数の種類の端子がある。本実施の形態において、電源端子は、端子ＶＤＤおよび端子ＶＳＳの２つに分類される。端子ＶＤＤ、および端子ＶＳＳに入力される信号は、ハイレベル用の電源、およびロウレベル用の電源である。
信号入力端子としては、ＶＩＤＥＯ端子である。ＶＩＤＥＯ端子に入力される信号は、例えば映像信号である。ここで、ＶＩＤＥＯ端子は、数百から数千の端子であり、正規パッド群ＰＤｐの大きな割合を占めている。
一方、サブパッド群領域１０１ｂの所定の位置には共通の接続パッド群ＣＰＤｐが設けられている。この共通の接続パッド群ＣＰＤｐは、配線を介してアレイ基板部１０１ａの正規パッド群ＰＤｐと接続されている。ここで、共通の接続パッド群ＣＰＤｐと、正規パッド群ＰＤｐと、の接続関係が本発明の重要な点となる。
図１を参照して、正規パッド群ＰＤｐと、共通の接続パッド群ＣＰＤｐとの接続関係の一例を説明する。マザー基板１００上に配置された２つのアレイ基板部１０１ａ、１０１ａを示しており、これらアレイ基板部は正規パッド群ＰＤｐ１、ＰＤｐ２をそれぞれ含む。共通の接続パッド群ＣＰＤｐは、ハイレベル用の共通端子ｃＶＤＤ、ロウレベル用の共通端子ｃＶＳＳ、共通端子ｃＣＬＫ、共通端子ｃＶＩＤＥＯ、共通端子ｃＳＴ、および従属端子ｄｓ／ｏを含む。
正規パッド群ＰＤｐ１、ＰＤｐ２の各々の端子ＶＤＤ、および端子ＶＳＳは、共通端子ｃＶＤＤ、共通端子ｃＶＳＳと接続される。上記したことは、正規パッド群ＰＤｐ１、ＰＤｐ２の各々の端子ＶＤＤ、および端子ＶＳＳには、共通のハイレベル用の電源、およびロウレベル用の電源を供給できるためである。正規パッド群ＰＤｐ１、ＰＤｐ２の各々の端子ＣＬＫは、共通端子ｃＣＬＫと接続される。正規パッド群ＰＤｐ１、ＰＤｐ２の各々のスタートパルス端子ＳＴは、共通端子ｃＳＴと接続される。正規パッド群ＰＤｐ１、ＰＤｐ２の各々のＶＩＤＥＯ端子は、共通端子ｃＶＩＤＥＯと接続される。正規パッド群ＰＤｐ１、ＰＤｐ２のシリアルアウト端子ｓ／ｏは、それぞれ従属端子ｄｓ／ｏに接続される。
以上のように、共通の接続パッド群ＣＰＤｐを設けることにより、接続パッド群の端子数は、正規パッド群ＰＤｐ１、ＰＤｐ２の端子数に比べて格段と低減される。
その他、正規パッド群ＰＤｐ１、ＰＤｐ２と、共通の接続パッド群ＣＰＤｐを接続する際は、電気信号としてのハイレベル用の電源、ロウレベル用の電源、スタートパルス信号、映像信号、およびクロック信号のうつの少なくともいずれかの信号を供給する端子を接続すれば良い。すなわち、複数のアレイ基板部１０１ａの端子に共通の入力信号を供給できる場合、共通の接続パッド群ＣＰＤｐに共通の入力信号を供給するための端子を設ければ良い。
以上のように構成された複数のアレイ基板部１０１ａの画素部をＥＢテスタにより検査する際、共通の接続パッド群ＣＰＤｐの各端子にプローブを接続し、このプローブを介して画素部２０３の補助容量に電荷を蓄積する。そして電荷が蓄積された後、各画素部２０３に電子ビームを照射することにより各画素部から放出される２次電子を検出する。これにより、各画素部２０３の欠陥の有無を検査する。
図１０には、上記したアレイ基板部１０１ａを含む基板の検査プロセスを概略的に示している。検査が開始されると（ステップＳ１）、図示しない真空チャンバー内でアレイ基板部は、共通の接続パッド群ＣＰＤｐを通じて複数のアレイ基板部１０１ａの画素部の補助容量へ同時にチャージが行なわれる（ステップＳ２）。次いで、ＥＢテスタにより各画素部が走査され、放出された２次電子が測定され、各画素部が検査され（ステップＳ３）、画素部の電圧が正常か否かを判定する（ステップＳ４）。不備のアレイ基板部が検出された場合には、リペア工程または破棄される。良好なアレイ基板部の場合は、次の工程へ送られ、先のサブ領域の切り取りが行なわれ（ステップＳ５）、検査が終了する（ステップＳ６）。
以上のように構成された、基板の検査方法および装置によれば、サブパッド群領域１０１ｂに検査用のパッド群として接続パッド群ＣＰＤｐを配置している。複数のアレイ基板部１０１ａの端子に共通の入力信号を供給する際、各アレイ基板部の端子には、共通の接続パッド群ＣＰＤｐを介して共通の入力信号が供給される。上記のように共通の接続パッド群ＣＰＤｐを構成することにより、検査用端子の端子数を減少できる。このため、１枚のマザー基板１００上に必要な検査用端子の端子数を減少できる。更に、接続パッド群ＣＰＤｐの端子数を減少させることにより、検査装置のプローブ数も減少できる。このため、検査装置のコストが低減され、良好な検査を行うことができる。
画素部２０３を検査する際、２つあるいはそれ以上のアレイ基板部１０１ａに共通の信号を同時に供給することにより、検査に要する全体的な時間を短縮することができる。アレイ基板部１０１ａの回路構成が設計変更されたとしても、サブパッド群領域１０１ｂの接続パッド群ＣＰＤｐの配列構成を同じパターンに維持することで、検査装置の設計変更や修正を行う必要がない。検査装置とアレイ基板部１０１ａおよび接続パッド群ＣＰＤｐとの相互の組み合せ形態を工夫することにより、検査装置の融通性を拡大することができる。また、検査装置の設計変更や修正の機会を低減し、ひいてはパネルの製品価格の上昇を抑えることができる。
その他、予めＥＢテスタを用いてアレイ基板部１０１の検査を行なうことにより、画素部２０３に生じる欠陥を発見することができる。これにより、不良の液晶表示装置の製品流出を抑制することができる。
なお、この発明は、上述した実施の形態に限定されることなく、この発明の範囲内で種々変形可能である。例えば、接続パッド群ＣＰＤｐが配置される位置は限定されるものではなく、マザー基板１００上に配置されれば良い。なお、上記したことは、品種の異なる複数のアレイ基板部がマザー基板１００上に形成される場合においても有効である。
また、各アレイ基板１０１ａの中で共通する信号を入力するパッドを接続した上で、さらに複数のアレイ基板１０１ａ間での共通端子に接続してももちろん良い。
図１１に示すように、アレイ基板部１０１上の画素領域３０の外側領域に、駆動回路部として、走査線駆動回路４０および複数の信号線を駆動する信号線駆動回路５０を作り込んでも良い。信号線駆動回路５０は、ＴＦＴＳＷと同様にポリシリコンの半導体膜を有したＴＦＴを用いて構成されている。
信号線駆動回路５０はパッド群ＰＤｐを介して接続パッド群ＣＰＤｐに接続されている。このため、接続パッド群ＣＰＤｐを構成するパッドに供給された電気信号としての映像信号は、パッドから分岐して信号線駆動回路５０内の異なる領域に供給される。接続パッド群ＣＰＤｐは信号線駆動回路５０に接続されるロジック端子や検査端子等を含んでいる。映像信号、クロック信号、およびスタートパルス信号がそれぞれ信号線駆動回路５０に入力されると、信号線駆動回路５０を構成するシフトレジスタが駆動し、シフトレジスタから出力される。この出力を解析することによって信号線駆動回路５０が正常か否かを判別する。
上記したことから、走査線駆動回路４０および信号線駆動回路５０を電気的に検査することができる。走査線駆動回路４０および信号線駆動回路５０に接続パッド群ＣＰＤｐを介して電気信号を供給することにより、画素電極Ｐに電荷をチャージすることができ、上記したように電子ビームによる検査を行うことができる。
検査対象となるアレイ基板１０１は、基板上に作り込まれ、走査線Ｙに駆動信号を供給する走査線駆動回路４０および信号線Ｘに駆動信号を供給する信号線駆動回路５０の少なくとも一方の駆動回路を含む駆動回路を有していれば良い。走査線駆動回路４０および信号線駆動回路５０を構成するＴＦＴはポリシリコンを用いたものでなくても良い。

この発明によれば、検査装置の設計変更や修正の機会を低減し、ひいては液晶表示装置の製品価格の上昇を抑えることができる基板の検査方法を提供することができる。

Claims (4)

1. 第１アレイ領域と第２アレイ領域とを備え、前記第１アレイ領域および第２アレイ領域はそれぞれ、走査線と信号線とを含む配線と、前記走査線と信号線との交点近傍に形成されたスイッチング素子と、前記スイッチング素子に接続された画素電極と、を有している基板の検査方法において、
   前記基板上に、前記第１アレイ領域に形成された少なくとも一部の配線と前記第２アレイ領域に形成された少なくとも一部の配線との両方に短絡する共通端子を形成し、
   前記共通端子から前記第１アレイ領域および第２アレイ領域の両方に電気信号を供給し、
   前記画素電極に対して電子ビームを照射し前記画素電極から放出される２次電子の情報によって前記画素電極に関する検査を行う基板の検査方法。
2. 前記第１アレイ領域および第２アレイ領域には、それぞれ前記走査線に駆動信号を供給する走査線駆動回路および前記信号線に駆動信号を供給する信号線駆動回路の少なくとも一方の駆動回路を含む駆動回路部が基板上に作り込まれている請求項１に記載の基板の検査方法。
3. 前記駆動回路部および前記スイッチング素子は、ポリシリコンを用いたトランジスタを含んで構成されている請求項２に記載の基板の検査方法。
4. 前記電気信号は、電源信号、スタートパルス信号、映像信号、クロック信号のうちの少なくともいずれかである請求項１に記載の基板の検査方法。

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