JPS6348473A - 欠陥画素検査装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、表示デバイス用アレイ基板の欠陥画素検査装
置に係る。

従来の技術 表示デバイス用アレイ基板としては例えば液晶パネル用
薄膜トランジスタアレイ基板がある（以下ＴＦＴアレイ
基板と称す）。第２図に液晶パネルの一画素付近の断面
図、第３図にアレイ基板上の各画素の配置バター／の一
例を示す。また第４図にＴＦＴアレイ基板の駆動原理を
あられす回路図を示す。

ゲートライン”　６（”１＋　Ｇ２＋　Ｇ５　＋　Ｇ４
　＋””・・”ｎ）を線順次に走査し、−ゲートライン
上のＴＰＴを一斉に開いた状態で、ホールド回路７１か
らソースライ／７２（８１，５２，８５・・・・・・Ｓ
ｍ）を通じて信号−電荷を各画素６ｏの第２透明導電膜
６３に導通したドレイン電極５６に供給する。画素６０
の表面に供給された電荷は、次のフレームの走査時まで
保たれ、対向透明電極５３との間に生じた電界により液
晶６５を励起し続ける。以上の様にして各画素ごとに信
号電荷に応じて液晶６５の旋光性を変化させ、二枚の偏
光板５ｏを通して透過する光量を変え、画像を得る。

したがって、各画素に所定の信号電荷が供給されない場
合、その画素に対応して画像に乱れが生じ画質を低下さ
せてしまう。例えば、ソースライン７２Ｓ１とゲートラ
イン７６　Ｇｊ　が短絡している場合、Ｓｉ、Ｇｊに対
応した画素が全て線状に異常をきたす。この様に線状に
異常な欠陥画素ラインを以後線欠陥と称す。また、画素
（ｉ、ｊ）において、例えば、第１透明導電膜６６と第
２透明導電膜６３とが短絡している場合、所定の電荷が
画素に保持されず、常にＯｖに近い電位となってしまい
、画像としてはその画素が黒い点として見えてしまう。

逆に、画素（ｉ、ｊ）において例えば、ソース電極５７
とドレイン電極５６が短絡している場合、その画素のト
ランジスタは常ＶＣＯＮ状態となシ、その画素は異常点
として見えてしまう。これらの様に点状の欠陥画素を以
後点欠陥と称す。

これらの欠陥画素を含む液晶パネルは、従来、線欠陥に
ついては、ＴＦＴアレイ基板ができ上がった段階で、プ
ローバーによシミ気的に絶縁検査をして、短絡の有無を
確認、選別しているが、点欠陥については、電気的な検
査方法によシ、全製造パネルに対して、すべての点欠陥
モードを確認、選別するのは、スループットやＳ／Ｎレ
ベルの点で、非常に困難であった。したがって従来、点
欠陥の検査、選別は、ＴＰＴプレイ基板ができ上がった
段階では行っておらず、第２図の断面図で示されるよう
な、次工程である液晶パネルとして組み立てが終った段
階で実際に信号を入力してＴＰＴプレイ基板を駆動させ
た状態で目視によシ選別していた。

発明が解決しようとする問題点 前述の様に、従来の点欠陥検査方法では、最終のパネル
組立工程を経た後でなければ、欠陥画素の選別ができな
いため、たとえすでにＴＦＴアレイ基板製造工程で点欠
陥画素が生じていても、その良、不良を判定するには、
配向膜５４形成、対向ガラス基板５１装着、液晶５６注
入等多くの後工程を経ねばならなかった。一方、液晶パ
ネル全体の不良の中で、ＴＦＴアレイ基板に原因を有す
るものの割合は多い。以上により、従来の検査方法では
、結果的に、無駄となる工程が多く、コストダウンの大
きな障害となっていた。

問題点を解決するための手段 表示デバイス用パネル製造工程において、ＴＦＴアレイ
基板を作成した段階で、その薄膜トランジスタを表示デ
バイス用パネル実際の駆動条件に類似した所定の条件で
駆動させ、画素に電子ビームを照射して、その表面電位
を検出する。

作用 上記手段によシ、ＴＦＴアレイ基板の段階で、各画素表
面の電位のばらつきを簡便かつ短時間に、非破壊で検出
する。したがって、最終の組立工程を経ないで、ＴＰＴ
プレイ基板の良、不良を確実に判定することができる。

実施例 本願発明の一実施例を以下に述べる。第１図にその構成
の概略図を示す。電子銃１で生成した熱電子を電子レン
ズ系２を通して加速、偏向させ、ＴＦＴアレイ基板５表
面で収束させる。電子ビームグローブ３の電流は１０　
”〜１０−８転加速電圧Ｉ　ＫＶ〜１５ＫＶである。本
実施例は３吋ＴＦＴアレイ基板全面を電子ビームプロー
ブ３が走査する必要上、即ち走査領域を６２　、Ｗ　Ｘ
　４７　ｆｆｆｆの範囲にするため、ワーキングディス
タンスは３００羽とっである。

電子ビームプローブ３で、ＴＦＴアレイ基板５の表面を
走査しながら照射してやることにより、第２図における
各画素ｅＯの画素部絶縁膜６２表面の電位に応じて２次
電子４が放出される。即ち、相対的に負電位の場所から
の２次電子量は正電位部よシも多く、この２次電子信号
によシ表面電位を検出することができる。２次電子４は
対峙して配置された２つの２次電子増倍管６に加速され
捕捉される。２次電子信号は増幅器２４で増幅され、所
定の時間間隔でサンプリング回路２６によりサンプリン
グされ、メモリー２６に記録される。記録された２次電
子像は必要に応じて処理されモニター２７にあられされ
る。半自動的に処理する必要と、ＴＰＴプレイの駆動と
電子ビームグローブ３の走査を同期させる必要から、サ
ンプリング回路２６．電子ビーム走査回路２３．ＴＰＴ
駆動用電源２２及び位置コントローラー２１はメインコ
ントローラー２０により制御される。電子銃部の真空度
はメンテナンス軽減のため、イオンポンプ１４によるオ
イルフリー排気で１０−’ＴＯｒｒ　　オーダーに保た
れる。検査室１１の真空度は、拡散ポンプ１５．ロータ
リーポンプ１８によシ高速で１Ｏ−５ＴＱｒｒオーダー
に達する。スループット向上のため予備排気を行う予備
室１２の真空度はロータリーポンプ１６によシ高速で１
Ｏ−５Ｔｏｒｒオーダージ９を動かす。搬送の便宜をは
かるため、ＴＰＴアレイ基板は専用のカセット了に設置
される。

ＴＦＴアレイの駆動は、各ソースライン７２．ゲートラ
イン７６にそれぞれ共通の電位を与える。

したがって、駆動用の端子は、全ソース、全ゲート、第
１透明導電膜用の３端子で十分であシ、第４図における
ＴＦＴアレイ基板端部の電極数シ出し部７７に導電ゴム
製のパッドをあてて、外部に引き出す。これらの端子は
プローブ８を介してＴＰＴ駆動用電源２２につながって
いる。

ＴＰＴプレイ基板においておこる点欠陥モードは、基本
的には、（ｉ）ゲートを閉じた状態で、ドレイ／の電位
が通常なら保持されていなければならない時間内に変化
してしまうもの（以後オフ不良モードと称す）と、（１
１）通常の動作状態でゲートを開いている時間内にソー
スからドレインに十分な電荷が供給されず所定のドレイ
ン電位に遠さないもの（以後オン不足モードと称す）と
に大別される。（１）オフ不良モードには、前述の第１
透明導電膜６６と第２透明導電膜６３の短絡やソース、
ドレイン間の短絡の他に、ゲートがしまシきらずオフ状
態でもソースドレイン間に電流が流れてしまうトランジ
スタの不良モード（以後Ｔｒオフ不足と称す）等がある
。また、（ｉｉ）オン不足モードには、ソース−トラン
ジスタ間、ドレイ／−トランジスタ間もしくはドレイン
−第２透明導電膜間の断線もしくは接触不良（以後コン
タクト不良と称す）や、ゲートに所定の電位を与えても
、トランジスタが開ききらず、ソースドレイン間に十分
な電流が流れない状態（以後Ｔｒオン不足と称す）等が
ある。

以上のような点欠陥モードの中で、実動作中の液晶パネ
ルの状態で見える点欠陥を確実且つ十分に検出するため
、即ち、不良な点欠陥は欠陥として確実に検出し、許容
範囲内の特性のばらつきは検出しないようにするため、
できるだけ実動作に近い時間間隔で、ＴＦＴアレイ基板
の駆動と電子ビームプローブの走査との同期をとってい
る。

まず、トランジスタの駆動は以下の様に行う。

前記の２種類の点欠陥モード、即ち（ｉ）オフ不足モー
ド、（１１）オン不足モードそれぞれ第６図に示す様な
周期的ゲートパルスを与えてやれば、それぞれ正常な画
素の表面電位Ｖｏｎと欠陥画素の表面電位ｖＤｄとには
図に示す様な違いがでてくる。ここで、できるだけ実動
作状態に近い表面電位を検出するため、まず第５図人に
示す検査用モードｉでは、ゲートパルス間隔は実動作の
１フレ一ム周期に等しく１ｅ、ｅｍｓｅｃにし、電子ビ
ームプローブによる表面電位の測定はゲートパルスを閉
じた後、約８ｍ５ｅｃ後から１６ｍ東後０間に行う。ま
た第５図Ｂに示す検査用モードｉｉでは、２００μ気程
度の時間をかけて十分ドレイン側の電位をリセットした
後、丁度実駆動状態のゲートパルス幅に等しい６３．４
μ気間だけゲートを開き、表面電位を検出する。この場
合ゲート間隔は８ｍ５ｅＣ程度でもかまわない。第６図
において点線ではさんだ矢印の期間が電子ビームプロー
ブにより表面電位を検出する期間である。以上２モード
の駆動によシ、実際の液晶パネル、駆動時に現れるＴＦ
Ｔアレイ基板の点欠陥のすべてを過不足無く検出するこ
とができる。

次に、前記表面電位検出期間に電子ビームプローブを走
査して画素表面電位を検出する方法は以下の様である。

本実施例では電子ビームプローブ径は３０〜５０μφで
、３吋のＴＦＴアレイ基板６２ｆｆＸ４７ｆｆ上をゲー
トラインに平行な方向に水平走査する。（水平走査の方
向は任意でも良い。）走査線数は１０００本で、水平走
査時間は１ｍ５ｅ：／１ｉｎｅである。第６図はＴＦＴ
７Ｌ／イのトランジスタの駆動と電子ビームプローブ走
査との同期タイミングである。本例で図示したゲートパ
ルス間隔は、前記の検査モード１（第６図ム）に対応す
る。電子ビームプローブの偏向信号は図のような側波で
良い。

ＴＦＴアレイの１６ｍ５ｅＣのゲートパルス間隙毎に、
まず図のようなホールド時間ａｍＳａ：保持して、この
間は電子ビームプローブは画素部には照射されないよう
にする。Ｂｚｓｅｃのホールド時間後、次のゲートパル
スまでの残りａｍＳｅＣ間に図示の様に電子ビームプロ
ーブを走査する。即ち走査速度１ｍ５ｅｃ／　ｄｉｎｅ
で一走査時間内に８ライン分走査する。これを８ライン
毎順次繰シ返して、ホールド時間、走査時間合せて計２
秒で１フレーム１００゜ライン分を走査し終る。第６図
に示したタイミングはＴＦＴアレイ検査モードｉに対し
てであるが、検査モードｉｉに対しては８ｍ５ｅＣのホ
ールド時間ヲ設ける必要は無く、走査タイミングは、例
えば１６ライン走査毎に、即ち１５ｍ５ｅＣ毎に第５図
Ｂに示したゲートパルスを加えてやることになる。

従ってこの場合、１フレーム走査し終えるのに必要な時
間は１秒となる。

電子ビームプローブ３の走査により得た２次電子信号は
サンプリング回路２５により、サンプリング周波数２Ｍ
）−１ｚでサンプリングされる。１画素のサイズは１６
０μｍＸ１９０μｍであシ、１ラインについて１画素あ
たりサンプリングする点は６〜６点／点画１となる。ｆ
た１画素を横切る走査線の本数は４〜５本／本面１であ
るから、合計サンプリング点は１画素当り２０〜３０点
となる。

ところで、電子ビームプローブの走査はスループットを
あげる必要から１回のフレーム走査のみでサンプリング
する。全画素数は約９万個である。

したがって、メモリー２６の容量は１検査モードにつき
３Ｍバイト、２検査モードで計６Ｍバイトを必要とする
。いったんメモリー２６に蓄えられた２次電子信号はモ
ニター２７に呼び出され、２０吋程度のＣＲＴに画素表
面電位を反映した２次電子像として写し出される。ＣＲ
Ｔ上に写し出された像の目視によυ、点欠陥の有無、位
置、個数を識別し、そのＴＦＴアレイ基板の良、不良を
判定する。即ち、前記の点欠陥モードはすべて１゜ｉｉ
いずれかの検査モードにおいて、正常画素に比べて表面
電位が低く、したがって２次電子放出量が多い。つまυ
Ｃ１−ＩＴ像としては点欠陥が白く浮き上がって見える
ことになる。

以上の検査方法は以下の利点がある。まず、第１に点欠
陥の判別が前記の様に、過不足無く確実に行なえる。第
２に、高いスループットが得られる。電子ビームプロー
ブによる検査時間は２モードでわずか３秒である。カセ
ット７に３吋のＴＦＴアレイ４個が形成された基板をセ
ットして移動させれば、ＴＦＴアレイ１個あたシの総移
動時間は約２６秒、真空度上昇の待ち時間は約１５秒で
、計ＴＦＴアレイ１個あたす約４５秒以内で点欠陥の判
別ができる。

第３に、構成が複雑でない。即ち本実施例では、ＴＦＴ
アレイ基板の高精度な位置決めは必要ない。

また、電子ビームプローブのリニアリティも１／１００
０　程度以下あれば十分である。また、電気検査のよう
に全電極からプローブを取り出す必要はなく、前述の様
に３端子で良い。

また、本実施例では、電子ビームプローブの加速電圧は
１５ＫＶ以下、一画素あたシの総照射電荷量は１ｏ−１
５〜１ｏ−１５０で、ＴＰＴ７レイ基板ＬＤ損傷は無視
できる。したがって本検査方式によシ、ＴＦＴアレイ基
板表面を汚染することなく、非破壊で、確実に点欠陥が
判別できるため、検査工程による不良の発生は無い。

発明の効果 表示デバイス用パネルの製造工程において、表示デバイ
ス用アレイ基板の作成段階で、その欠陥画素を高速かつ
確実に検出することができる。したがって、その後のパ
ネル組立工程を経る前に不良な表示デバイス用アレイ基
板を選別でき、大幅なコストダウンが実現される。

【図面の簡単な説明】

第１図は、本発明の欠陥画素検査装置の一実施例におけ
る構成を示す断面図、第２図は、液晶パネルの構成の断
面図、第３図は、ＴＦＴアレイ基板上の各画素の配置図
、第４図は、τＦＴアレイ基板の駆動原理をあられす回
路図、第６図人は、本発明の一実施例におけるオフ不足
モードの検査に用いるＴＦＴアレイの駆動タイミングを
示す波形図、第５図Ｂは、同じくオン不足モードの検査
に用いるＴＰＴプレイの駆動タイミングを示す波形図、
第６図はＴＦＴアレイは同期させて走査する電子ビーム
プローブの偏向信号のタイミングを示す波形図である。 ３・・・・・・電子ビームプローブ、４・・・・・・２
次電子、）、、’　：→、・・・・・ＴＦＴアレイ基板
、６・・・・・・２次電子増倍管、６ｏ・・・・・・画
素、６１・・・・・・薄膜トランジスタ、７２・・・・
・・ソースライン、７６・・・・・・ゲートライン。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名１−
ｍ−電子銃　　　　　　！３−　シマツタ第１図 ５θ−５扁光Ｆｉｔ、　　　　　　ｓｑ−ゲート電極５
８−アモルファスシリコン ＠２図 ｓ６−−−ドレイン髄 ５７−−°ンーズ電極 ６０−−一画素 乙７−°・魂Ｉ夷トランジスタ 第３図 ７０−・走査面酪 ７１−一一ホールＦ′画路 ７２　＝−ンースライン ７３−ｍ−簿膜トランジスタ フ４−−−補助容量 ７５−　　液晶容量 ７６−・−ゲートライン ７７−（Ｅ！取り出し部 第　４　区 第５図 検査モード（１） 第５図 検査モード（１１）

Claims (4)

【特許請求の範囲】
1. （１）薄膜トランジスタとこれに接続された画素をマト
   リックス状に配列した表示デバイス用アレイ基板を減圧
   された検査室内に配置し、前記薄膜トランジスタを所定
   の条件で駆動し、前記画素表面の電位を電子ビームプロ
   ーブを用いて検出するよう構成したことを特徴とする欠
   陥画素検査装置。
2. （２）薄膜トランジスタに印加する所定電圧と同期して
   電子ビームを走査することを特徴とする特許請求の範囲
   第１項記載の欠陥画素検査装置。
3. （３）薄膜トランジスタに所定電圧を印加し、一定時間
   後に電子ビームを走査することを特徴とする特許請求の
   範囲第１項又は第２項記載の欠陥画素検査装置。
4. （４）周期的な電圧印加モードに対して、所定のパルス
   間の間隙に電子ビームが走査する範囲が、全画素のうち
   の、分割されたある画素列群であることを特徴とする特
   許請求の範囲第１項記載の欠陥画素検査装置。