JPS63503184A - 半導体デバイスの製造 - Google Patents

半導体デバイスの製造

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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 半導体デバイスの製造 本発明は、半導体ウェーへの裏面をこの反対面（上側面上）エピタキシャル層を 成長する前にシーリングするステップを含む半導体デバイスの製造法に関する。
先行技術の説明 集積回路及び他の半導体デバイスの製造においては。
シリコンウェーハ上のエピタキシャル層がしばしばデバイス構造の全体あるいは 一部を形成するために使用される。これは１例えば、エピタキシャル層に対する ドーピングレベルがそのエピタキシャルが成長されるシリコンウェーハ（基板） に対するドーピングレベルと異なることを許す。シリコンウェーハ上にエピタキ シャル層を成長させるためには、典型的には、ウェーハが高温にされ。
所望のエピタキシャル材料を含むキャリヤガスがウェーハに沿って流され、これ によってウェーハ上に所望の材料が気相成長（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　 ｄｅｐｏｓｉｔｉｏｎ　、　ＣＶ　Ｄ　）される。
エピタキシャルプロセスにおいて使用される高温はウェーハ内に存在するドーパ ントをウェーハの裏面から周囲の蒸気中≦二、そしてこれから上面に形成中のエ ピタキシャル層に拡散させる傾向をもつ。これは、当分野におピタキシャル層内 のドーピングレベルを所望の値から変動させる。これは、特二、エピタキシャル 層内の所望のドーピングがウェーハのドーピングレベルよりかなり低い場合に問 題を起す。例えば、ダイナミックランダムアクセスメモリの製造に対しては、軽 くドープされたｐ　−タイプエピタキシャル層がしばしばこれより強（ドープさ れたｐ−タイプウェーハ上に形成される。オートドーピングによって過剰の量の ｐ−ドーパントがエピタキシャル層に移されると、このドーピングレベルが所望 のレベルｙａ′越えることとなる。ある典型的なプロセスにおいては、ウェーハ のドーピングレベルは少な（とも１０ホウ素原子／立方センチの濃度であり、エ ピタキシャル層のドーピングレベルは１０　ホウ素原子以下である。
これに関しては１合衆国特許第４２１６．４８９号を参照すること。
オートドーピングな減少させるためには、当分野においては、エピタキシャル成 長プロセスの前にウェーハの裏面二１キャップ（ｃａｐ　）”を成長させる方法 が知られている。このキャップはウェーハ内のドーパントに比較的不浸透の１つ あるいは復数の層から成る。シリコンウェーハなキャッピングするために、先行 技術の方法では。
最初に、ウェーハを酸素雰囲気内において高温、典型的には約１０５０℃に炉内 で加熱することによってウェーハの裏面に酸化物層を熱成長させることが必要と される。
ウェーハは次に別個の低゛圧気相成長（ｌｏｗ　ｐｒｅｓｓｕｒｅｃｈｅｍｉｃ ａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ　、　ＬＰＣＶＤ　）炉に酸化物成長 に使用されたより低温にて窒化ケイ素キャップ（ｓｉｌｉｃｏｎｎｉｔｒｉｄｅ 　ｃａｐ　）　Ｙ成長させるためシー移動される。窒化ケイ素層は通常使用され るドーパントに対して比較的不浸透性であるため、ドーパントガス放出（ｏｕｔ ｇａｓｓｉｎｇ　）に対する保護を提供する。二酸化ケイ素層が主にシリコンウ ェーハと窒化物との間のひずみを開放し、またエピタキシャルプロセスが完了し た後の窒化物キャップの除去を助けるために含まれる。
結果としての構造が高い結晶品質をもっことが非常に重要である。つまり、エピ タキシャル成長がウェーハあるいはエピタキシャル層内に追加の欠陥を導入する ことなく、ウェーハの単結晶構造を保持すべきである。従って、キャッピングプ ロセス自体がエピタキシャル層の成長の間にあるいはその後のデバイス処理ステ ップにおいて結晶品質に悪影＃を与えるようなメカニズムを促進すべきでない。
結晶品質に影４を与える１つの周知の要因は結晶内の酸素の存在である。欠陥が ウェーハの活性面に伝搬する前にこれ’ｋ”ゲッター（ｇｅｔｔｅｒ）するため には２通常、シリコンウェーハ内にいくらかの酸素が存在することが必要である 。例えば、少なくとも１ｏ部／ミリオンの酸素濃度が要求される。一方において 、酸素自体が、特に、これがウェーハの上面をポリッシュする前に結晶格子から 析出するような場合は欠陥を作る場合がある。ただし、ポリッシュの後は、ゲッ タリングを促進するためにいくらかの析出が望ましい。この析出はエピタキシャ ル成長プロセスあるいはその後の工程の加熱ステップにおいて高温に長時間さら されることコニよって発生する。
酸素の量は、典型的には、シリコンインゴット内のそのウェーハがカットされる 位置の関数として変動する。
インゴットの最も上の部分は、ツォクラルスキー法（Ｃｚｏｃｈｒａｌｓｓｋｉ 　ｔｅｃｈｎｉｑｕｅ）によって達成された場合、最も高い酸素濃度を含む。集 積回路ダイナミックメモリの製造シニ対しては、この酸素析出問題を軽減するた めに。
エピタキシャル層を成長させるウェーハを得るためニインゴットの底の半分のみ を使用するケースが知られている・。
これは、ウェーハをグループニ仕分けすることを必要とし、＠果として製造プロ セスに追加のコストがかかる。
これはまた、成長されたある一定の数のシリコンインゴットから得ることができ るエピタキシャルプロセスに使用可能なウェーハの数を減少させる。
発明の要約 本発明は半導体ウェーハをキャッピングするステップを含む半導体デバイスの製 造に関する。本発明においては、二酸化ケイ素の層がＬＰＧＶＤ炉の温度の一様 上昇（ｒａｍｐ−ｕｐ）の間に比較的低温にてウェーハの裏面に堆積される。窒 化ケイ素の層が次に二酸化ケイ素上に一様上昇（ランプアップ）の結果として達 成される高温にて堆積される。この二酸化ケイ素の堆積は、典型的には。
テトラエチルオルソシリケート（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａ ｔｅ　、　ＴＥ０１　）　を使用して低圧気層成長法を使用して達成される。
図面の簡単な説明 第１図は本発明の使用に適当な炉システムを示し；そして 第２図は本発明を実現するのに使用される典型的な温度プロファイルを示す。
詳細な説明 以下の詳細な説明は後のエピタキシャル成長プロセスにおいてのオートドーピン グを阻止するために半導体ウェーハをキャッピングするための改良された方法≦ 二関する。この改良された方法は、酸素の析出を抑制する一方においてキャッピ ングプロセスに要求される時間を短縮する。これは後の窒化ケイ素の堆積のため Ｓ二使用される炉のランプアップ（一様上昇）期間を使用して達成される。この 期間の温度は先行技術によるキャッピングプロセスにおいて使用される温度以下 である。周知の原理によると、酸素析出の量は半導体ウェーハが受ける時間×温 度の積の減少に比例して減少する。従って、この目的に使用されない期間は二酸 化ケイ素キャップ層を形成するための有効な環境乞提供する。
第１図に示されるように、半導体ウェーハ（１００）。
例えば、シリコンウェーハがペアＣ二て、１つのウェーハの活性面がもう１つの ウェーハの活性面とコンタクトするようにウェーハボート（１０１）内に置かれ る。これはその後５二形成されるキャップが個々のウェーハの活性側には形成さ れず、露出〔裏〕側二のみ形成されることを保証することを助ける。ウェーハボ ートが次に推撰物の一様性を向上させるため５ニカバーされる。ボートは。
従来の水晶チューブタイプ（ｑｕａｒｔｚ　ｔｕｂｅ　ｔｙｐｅ）であり得る炉 （１０２）内に“高温ゾーン（ｈｏｔ　ｚｏｎｅ）”に位置されるようにロード される。に空が真空インレット（１０３）Ｔ二加えられる。酸化物堆積に使用さ れるＴＥ０１はバブラー（ｂｕｂｂｌｅｒ　）　（１０４）から炉コニ加えられ る。窒化物堆積に使用される窒素及びケイ素はアンモニア（ＮＨ３）のソース（ １０５）及びジクロロシラン（ｄｉｃｈｌｏｒｏｓ口ａｎｅ　、　８ｉＨ２Ｃｊ ？２　）のソース（１０６）、から加えられる。ここで、他のソースガスも可能 である。ソースガスの炉への流れはマスフローコントローラ（１０７゜１０Ｂ） （＝よって調節される。
第２図に示されるように、炉の温度は約６５０℃のフィトリング温度から一様上 昇され、この間、に空ソースポンプは圧力を約２．６７から４．００　Ｐａ（２ ０から３０ミリトル）のベース圧力に吸引する。一様上昇の約５分後に、ＴＥ０ １が炉内に導入され、この間に空は継続される。ＴＥ０１の流れは約３３．３３ から４０．００　ｐａ　（２５０から３００ミリトル〕の所望の圧を与え、結果 として。
５ｔＯ２の堆積が約５ナノメートル／分の速度で起こる。
ＴＥ０１流は約５分間ｉ読され、結果として、全部で約２５ナノメートルのｓｉ ｏ、の堆積が起こる。一様上昇の約１０分後にＴＥ０１流が中断された後、温度 は継続して約７５５℃まで上昇される。
このサイクルの約１２分後に、　ＮＨ，が炉に約３００立方センチ／分の流速≦ 二て導入され、Ｓ’Ｈ２Ｃ１ｈ　が約３０立方センチ／分の流速にて導入される 。この結果。
窒化ケイ素のキャップ層が約２．９ナノメートル／分の速度で堆積する。この堆 積の間の圧は約３８．６６　Ｐａ（２９０ミリトル〕である。この堆積は約１７ 分間継続され、結果として、約５０ナノメートルの淳さのケイ素キャップが得ら れる。次；ニソースガスの流れが、停止され、炉が炉チューブヶ洗浄するため； ニベース圧Ｃ二吸引される。ソースガスのためのフローコントローラがＮ、の流 れ５二よってパージされ、一方、温度がフィトリング値ｉニ一様下降される。炉 が大気圧のＮ、ガスによって満され、炉からウェーハボートが取り出される。
このキャッピングの後に、ウェーハの上面がなめらかな無傷の表面を提供するた めにポリッシングされる。これは典型的にはウェーハの上面を苛性スラリーをポ リッシュ剤として使用してポリッシングすることによって達成される。これはこ れによって周知のエピタキシャル成長プロセスに対して準備される。典型的には 、必要であればドーパントを含むシリコンがエピタキシャル層として成長される が、他の材料も可能である。例えば、シリコンウェーハ上にゲルマニウム及び／ あるいはｉ−ｖ族半導体材料のエピタキシャル成長２行なうことが当業者におい て開発中であり、この場合も本発明に従ってキャップされたシリコンウェーへの 使用が役立つ。今日の幾つかのエピタキシャル技術に関する解説が、Ｓ、Ｄ、バ ーＭａｔｅｒｉａｌｓ　５ｃｉｅｎｃｅ　）　、　Ｖｏｌ　、１２ｊページ６５ −８０（１９８２年〕に発表の論文〔低圧気相成長（ＬＯＷ−ｐｒｅ−ｓｓｕｒ ｅ　（：：ｈｅｍｉｃａｌ　Ｖａｐｏｒ　１）ｅｐｏｓｉｔｉｏｎ　）　）に与 えられている。結果として得られるウェーハは、集積回路の製造に。
あるいは各種の半導体デバイスの製造に使用される。
国際調査報告 ＡＮＮＥＸ　Ｔｏ　ＴＨＥ　ＩＮＴＥＲＮＡＴＩＯＮＡｔ、５ＥＡＲＣＨＲＥＰ ＯＲＴ　０ＮＩＮＴＥＲＮＡＴ工０ＮＡＬ　ＡＰＰＬＩＣＡＴＩＯＮ　Ｎｏ、　 ？ＣＴ／ＵＳ　８７１０１０００　（ＳＡ　１７１０６）ＦＲ−Ａ−２４５４６ ９７１４／１１／８０　Ｎｏｎｅυ５−Ａ−４４３８１５７２０１０３／８４　 Ｎｏｎａ

Claims (10)

    【特許請求の範囲】
  1. １．半導体ウェーハの裏面を該ウェーハの前面に半導体材料のエピタキシャル層 を成長するための準備としてキヤツピングするステップを含むソリッドステート デバイスの製造方法において，該方法が 該ウェーハを炉に導入し： 該炉内の温度を上昇させる一方でシリコン化合物及び酸素のソースから成るソー スガスを該炉に導入し，これこよって該温度の上昇中に該ウェーハ上に二酸化ケ イ素（ｓｉｌｉｃｏｎｄｉｏｘｉｄｅ）を堆積することによって該キヤツピング を達成するステップ；及び該炉を上昇された温度に保持する一方で該炉にシリコ ンのソース及び窒素のソースを導入し，これによって該二酸化ケイ素上に窒化ケ イ素を堆積するステップを含むことを特徴とする方法。
  2. ２．請求の範囲第１項に記載の方法において，該シリコン化合物及び該酸素のソ ースを含むソースガスがテトラエチルオルソシリケート（ｔｅｔｒａｅｔｈｙｌ −ｏｒｔｈｏｓｉｌｉｃａｔｅ）であることを特徴とする方法。
  3. ３．請求の範囲第１項に記載の方法において，該シリコン化合物を含むソースガ スがジクロロシラン（ｄｉｃｈｌｏｒｏｓｉｌａｎｅ）であることを特徴とする 方法。
  4. ４．請求の範囲第１項に記載の方法において，該窒素のソースがアンモニアであ ることを特徴とする方法。
  5. ５．請求の範囲第１項に記載の方法において，該二酸化ケイ素の堆積が実質的に ７７５℃以下の温度で達成されることを特徴とする方法。
  6. ６．請求の範囲第１項に記載の方法において，該二酸化ケイ素の堆積が１０分以 内の時間期間で達成されることを特徴とする方法。
  7. ７．請求の範囲第１項に記載の方法において，該炉に導入されるウェーハが少な くとも１０部／ミリオンの未析出酸素濃度をもつことを特徴とする方法。
  8. ８．請求の範囲第７項に記載の方法において，該ウェーハ内の未析出酸素の濃度 が該二酸化ケイ素の堆積を通じて変動しないことを特徴とする方法。
  9. ９．請求の範囲第１項に記載の方法において，さらに該炉から該ウェーハを取り 出した後に不純物をゲッターするために該ウェーハ内に不折出酸素の多くを析出 させるステップが含まれることを特徴とする方法。
  10. １０．請求の範囲第１項に記載の方法において，該半導体ウェーハがシリコンウ ェーハであることを特徴とする方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012119453A (ja) * 2010-11-30 2012-06-21 Mitsubishi Electric Corp 不純物拡散装置

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5000113A (en) * 1986-12-19 1991-03-19 Applied Materials, Inc. Thermal CVD/PECVD reactor and use for thermal chemical vapor deposition of silicon dioxide and in-situ multi-step planarized process
US5871811A (en) * 1986-12-19 1999-02-16 Applied Materials, Inc. Method for protecting against deposition on a selected region of a substrate
US5225235A (en) * 1987-05-18 1993-07-06 Osaka Titanium Co., Ltd. Semiconductor wafer and manufacturing method therefor
US4925809A (en) * 1987-05-23 1990-05-15 Osaka Titanium Co., Ltd. Semiconductor wafer and epitaxial growth on the semiconductor wafer with autodoping control and manufacturing method therefor
DE68925879T2 (de) * 1988-12-21 1996-10-02 At & T Corp Thermisches Oxydierungsverfahren mit verändertem Wachstum für dünne Oxide
US4962049A (en) * 1989-04-13 1990-10-09 Applied Materials, Inc. Process for the plasma treatment of the backside of a semiconductor wafer
DE69016326T2 (de) * 1989-09-20 1995-07-13 Ibm Verfahren zur Herstellung eines ultradünnen Dielektrikums für mikroelektronische Verwendung.
US5133284A (en) * 1990-07-16 1992-07-28 National Semiconductor Corp. Gas-based backside protection during substrate processing
US5578532A (en) * 1990-07-16 1996-11-26 Novellus Systems, Inc. Wafer surface protection in a gas deposition process
US5620525A (en) * 1990-07-16 1997-04-15 Novellus Systems, Inc. Apparatus for supporting a substrate and introducing gas flow doximate to an edge of the substrate
US5843233A (en) * 1990-07-16 1998-12-01 Novellus Systems, Inc. Exclusion guard and gas-based substrate protection for chemical vapor deposition apparatus
US5230741A (en) * 1990-07-16 1993-07-27 Novellus Systems, Inc. Gas-based backside protection during substrate processing
US5238499A (en) * 1990-07-16 1993-08-24 Novellus Systems, Inc. Gas-based substrate protection during processing
SG67879A1 (en) * 1991-08-22 1999-10-19 At & T Corp Removal of substrate perimeter material
US5296385A (en) * 1991-12-31 1994-03-22 Texas Instruments Incorporated Conditioning of semiconductor wafers for uniform and repeatable rapid thermal processing
US5656510A (en) * 1994-11-22 1997-08-12 Lucent Technologies Inc. Method for manufacturing gate oxide capacitors including wafer backside dielectric and implantation electron flood gun current control
US6184154B1 (en) * 1999-10-13 2001-02-06 Seh America, Inc. Method of processing the backside of a wafer within an epitaxial reactor chamber
DE10056261A1 (de) * 2000-11-14 2002-05-29 Infineon Technologies Ag Verfahren zur Herstellung eines integrierten Halbleiter-Bauelements
US6670283B2 (en) 2001-11-20 2003-12-30 International Business Machines Corporation Backside protection films
EP1482539A1 (en) * 2003-05-26 2004-12-01 S.O.I. Tec Silicon on Insulator Technologies S.A. Preparation method for protecting the back side of a wafer and back side protected wafer
US7205216B2 (en) * 2004-07-29 2007-04-17 International Business Machines Corporation Modification of electrical properties for semiconductor wafers
US20060138601A1 (en) * 2004-12-27 2006-06-29 Memc Electronic Materials, Inc. Internally gettered heteroepitaxial semiconductor wafers and methods of manufacturing such wafers
CN103021842B (zh) * 2012-12-03 2014-12-31 天津中环领先材料技术有限公司 一种在单晶硅晶圆上实现高速率沉积SiO2薄膜的背封工艺

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5621317A (en) * 1979-07-30 1981-02-27 Fujitsu Ltd Manufacture of semiconductor device
JPS5664442A (en) * 1979-10-30 1981-06-01 Mitsubishi Electric Corp Manufacture of semiconductor device
JPS5793530A (en) * 1980-12-03 1982-06-10 Nec Corp Semiconductor device
JPS58134430A (ja) * 1982-02-04 1983-08-10 Nippon Denso Co Ltd 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3556841A (en) * 1967-04-11 1971-01-19 Matsushita Electronics Corp Process for forming silicon dioxide films
US3663319A (en) * 1968-11-20 1972-05-16 Gen Motors Corp Masking to prevent autodoping of epitaxial deposits
US3660180A (en) * 1969-02-27 1972-05-02 Ibm Constrainment of autodoping in epitaxial deposition
JPS4929099B1 (ja) * 1970-03-27 1974-08-01
US3716422A (en) * 1970-03-30 1973-02-13 Ibm Method of growing an epitaxial layer by controlling autodoping
US3669769A (en) * 1970-09-29 1972-06-13 Ibm Method for minimizing autodoping in epitaxial deposition
US3765960A (en) * 1970-11-02 1973-10-16 Ibm Method for minimizing autodoping in epitaxial deposition
US3934060A (en) * 1973-12-19 1976-01-20 Motorola, Inc. Method for forming a deposited silicon dioxide layer on a semiconductor wafer
US4053335A (en) * 1976-04-02 1977-10-11 International Business Machines Corporation Method of gettering using backside polycrystalline silicon
FR2454697A1 (fr) * 1979-04-20 1980-11-14 Thomson Csf Procede de formation d'une couche epitaxiee homopolaire sur un substrat semiconducteur
US4438157A (en) * 1980-12-05 1984-03-20 Ncr Corporation Process for forming MNOS dual dielectric structure
JPS60211846A (ja) * 1984-04-05 1985-10-24 Fuji Electric Corp Res & Dev Ltd 多層絶縁膜の形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5621317A (en) * 1979-07-30 1981-02-27 Fujitsu Ltd Manufacture of semiconductor device
JPS5664442A (en) * 1979-10-30 1981-06-01 Mitsubishi Electric Corp Manufacture of semiconductor device
JPS5793530A (en) * 1980-12-03 1982-06-10 Nec Corp Semiconductor device
JPS58134430A (ja) * 1982-02-04 1983-08-10 Nippon Denso Co Ltd 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012119453A (ja) * 2010-11-30 2012-06-21 Mitsubishi Electric Corp 不純物拡散装置

Also Published As

Publication number Publication date
SG124092G (en) 1993-02-19
EP0265504B1 (en) 1992-03-18
KR880701457A (ko) 1988-07-27
US4687682A (en) 1987-08-18
WO1987006762A1 (en) 1987-11-05
DE3777532D1 (de) 1992-04-23
ES2004414A6 (es) 1989-01-01
JP2653804B2 (ja) 1997-09-17
CA1253263A (en) 1989-04-25
KR920003291B1 (ko) 1992-04-27
EP0265504A1 (en) 1988-05-04
HK95993A (en) 1993-09-24

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