JP3763630B2 - 薄膜エピタキシャルウェーハおよびその製造方法 - Google Patents
薄膜エピタキシャルウェーハおよびその製造方法 Download PDFInfo
- Publication number
- JP3763630B2 JP3763630B2 JP02610297A JP2610297A JP3763630B2 JP 3763630 B2 JP3763630 B2 JP 3763630B2 JP 02610297 A JP02610297 A JP 02610297A JP 2610297 A JP2610297 A JP 2610297A JP 3763630 B2 JP3763630 B2 JP 3763630B2
- Authority
- JP
- Japan
- Prior art keywords
- epitaxial
- epitaxial layer
- cop
- single crystal
- silicon substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Crystals, And After-Treatments Of Crystals (AREA)
- Recrystallisation Techniques (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、電気的特性が向上し、かつ製造時の歩留りも大きい薄膜エピタキシャルウェーハに関する。
【０００２】
【従来の技術】
例えばＣＺ（Czochralski）法により作製されたシリコンウェーハにあっては、小さく高密度の欠陥や、大きく低密度の欠陥のいずれかが存在していた。これらの欠陥は、鏡面研磨後のアンモニア系洗浄において、その表面に、結晶に起因する凹みであるＣＯＰ（Crystal Originated Particle）となって現れる。このＣＯＰはパーティクルカウンタで検出することができる。
そして、この欠陥によりシリコンウェーハの電気的特性が損なわれていた。また、その結果として、シリコンウェーハの製造における歩留りが低下していた。
【０００３】
このことは、研磨後のシリコンウェーハの表面に、１０００℃前後の高温下で、エピタキシャル層（以下、エピタキシャルをエピと略す場合がある）を、エピタキシャル成長させるエピタキシャルウェーハについても、同様であった。すなわち、エピタキシャル成長では、基板であるシリコンウェーハの表面の形状を倣って、エピタキシャル層の成長が行なわれる。このため、シリコンウェーハの表面にできた凹みは、エピタキシャル層の表面にも転写される。
ところで、ＭＯＳ用エピタキシャルウェーハの場合には、一般的にシリコンウェーハの表面に、エピタキシャル層を２μｍ以上の厚さで常圧エピタキシャル成長すると、エピタキシャル層の表面にＣＯＰが残りにくいことが知られている。これは、比較的厚くエピタキシャル成長させることにより、シリコンウェーハの表面凹みが、その成長につれて徐々に消失するからである。
【０００４】
【発明が解決しようとする課題】
ところで、ＭＯＳ用エピタキシャルウェーハの場合、一般的に、シリコンウェーハの表面に、エピタキシャル層を２μｍ以上の厚さで常圧エピタキシャル成長すると、エピタキシャル層の表面にＣＯＰが残りにくいことが知られている。ただし、これはエピタキシャル層の厚さが数μｍ程度の比較的厚いエピタキシャルウェーハで調査された結果であり、実際はどれくらいの厚さよりＣＯＰが消失するのか、明らかでなかった。
しかも、このようなＣＯＰの消失調査は、減圧下でエピタキシャル成長されるＢｉ−ＣＭＯＳ用エピタキシャルウェーハや、高集積化に伴うラッチアップ対策として、エピタキシャル層を薄膜化するという命題がある高性能ロジック用エピタキシャルウェーハに対しては、その評価がなされていなかった。
そこで、本願発明者らは、このものについて、実際に評価実験を行なった。この結果、減圧下で薄膜のエピタキシャル層をエピタキシャル成長させると、前述したようにシリコンウェーハ側より表面の凹みが転写され、エピタキシャル層の表面にＣＯＰが高密度で現れることがわかった。以下、この実験データについて説明する。
【０００５】
なお、表１には、ＭＯＳ用エピタキシャルウェーハのエピタキシャル層と、Ｂｉ−ＣＭＯＳ用、ロジック用エピタキシャルウェーハの薄膜エピタキシャル層とのエピタキシャル成長条件における比較を示す。また、図５に、一般的な常圧エピタキシャル成長と減圧エピタキシャル成長との比較を表すグラフを示す。これは、同じロットのＣＺウェーハ（比抵抗ρ＝１０Ωｃｍ）を、表１に示す異なる条件でエピタキシャル成長させた結果である。
【０００６】
【表１】
【０００７】
図５のグラフにおいて、エピタキシャル成長前にウェーハ（口径６インチ、以下同じ）当たり３００〜６００個カウントされたパーティクルは、単結晶シリコン基板の表面に生成されたＣＯＰと考えられる。
（１）の常圧エピタキシャル成長では、エピタキシャル成長後にＣＯＰがほぼ消失しているのに対し、（２）の減圧エピタキシャル成長では、エピタキシャル層のエピタキシャル成長後に基板とほぼ同数のパーティクルがカウントされた。
しかも、エピタキシャル成長後のパーティクルの９０％が、エピタキシャル成長前の単結晶シリコン基板の表面にできたパーティクルの位置と一致していた。したがって、単結晶シリコン基板側のＣＯＰは、減圧エピタキシャル成長では消失せずに残留することが明らかとなった。
【０００８】
本願発明者らは、上記課題を解決すべく、鋭意研究を重ねた結果、例えば単結晶シリコン基板として、ＣＯＰが存在しないか、または、ＣＯＰがきわめて個数が少ないものを採用することで、エピタキシャル成長後にエピタキシャル層の表面にできるＣＯＰをなくすことができるか、または、低減することができることを知見し、この発明を完成するに至った。
【０００９】
【発明の目的】
この発明の目的は、電気的特性が向上し、かつ製造時の歩留りも大きい減圧エピタキシャル成長の薄膜エピタキシャルウェーハを提供することにある。
【００１０】
【課題を解決するための手段】
請求項１に記載の発明は、常圧下でのエピタキシャル成長により単結晶シリコン基板上に、その厚さが０．４μｍ〜１．０μｍの基板側のエピタキシャル層を設け、この基板側 のエピタキシャル層上に、０．１３μｍ以上の大きさのＣＯＰが、その表面に存在しないか、または、０．３個／ｃｍ ２ 以下で存在するエピタキシャル層を、その厚さが１．０μｍ〜４．０μｍとなるように、減圧下でエピタキシャル成長させた薄膜エピタキシャルウェーハの製造方法である。
このエピタキシャル層の表面のＣＯＰの数を検出する装置としては、周知のパーティクルカウンタなどが挙げられる。なお、測定に使用したテンコール株式会社製のパーティクルカウンタ「ＳＳ６２００」では、０．１３μｍが、ヘイズの影響なしに測定できるＣＯＰの下限値である。
【００１１】
請求項２に記載の発明は、単結晶シリコン基板と、この単結晶シリコン基板上に常圧下でのエピタキシャル成長により設けられ、その厚さが０．４μｍ〜１．０μｍの基板側のエピタキシャル層と、この基板側のエピタキシャル層上に減圧下でのエピタキシャル成長により設けられ、その厚さが１．０μｍ〜４．０μｍであり、０．１３μｍ以上の大きさのＣＯＰが、その表面に存在しないか、または、０．３個／ｃｍ ２ 以下で存在するエピタキシャル層と、を備えた薄膜エピタキシャルウェーハである。
【００１２】
【００１３】
ＣＯＰが０．３個／ｃｍ2を超えると製造における歩留りが低下する。また、このＣＯＰの個数については、測定機器、または、測定手法により変動することがある。
【００１４】
ＣＯＰの大きさを０．１３μｍ以上としたのは、０．１３μｍ未満であれば、単結晶シリコン基板上に薄膜のエピタキシャル層を積層した際に、単結晶シリコン基板の表面からエピタキシャル層の表面へのＣＯＰの転写が起こらず、そのほとんどが消失するからである。
ＣＯＰの個数を０．３個／ｃｍ2以下としたのは、エピタキシャル層の表面のＣＯＰが０．３個／ｃｍ2を超えると、製造における歩留まりが悪化するからである。
【００１５】
上記単結晶シリコン基板での好ましいエピタキシャル層厚は厚さが０．４μｍ〜１．０μｍである。０．４μｍ未満では、図１の常圧エピタキシャル成長におけるエピタキシャル層厚と、エピタキシャル成長後のパーティクル数と、の関係を示すグラフから明らかなように、エピタキシャル層厚が薄くなるほどパーティクルが多くなるからである。図１中、ＴＣＳはソースガスのＳｉＨＣｌ3である。
また、単結晶シリコン基板上に減圧エピタキシャル成長されるエピタキシャル層の厚さは、１．０μｍ〜４．０μｍである。４．０μｍを越えると、図２の一般的な減圧エピタキシャル成長時のエピ厚とパーティクル数との関係を表すグラフに示すように、下層である単結晶シリコン基板の表面にできたＣＯＰの影響は小さくなるからである。
【００１６】
上記エピタキシャル成長には、気相法（Vapor Phase Epitaxy ；ＶＰＥ）、液相法（Liquid Phase Epitaxy；ＬＰＥ）、固相法（Solid Phase Epitaxy ；ＳＰＥ）がある。特に、シリコンのエピタキシャル成長には、成長層の結晶性、量産性、装置の簡便さ、種々のデバイス構造形成の容易さなどの点から、化学的気相成長法（Chemical Vapor Deposition ；ＣＶＤ）が主として採用される。
このＣＶＤ法によるシリコンのエピタキシャル成長は、例えばシリコンを含んだ原料ガスを、キャリアガス（通常Ｈ2ガス）とともに反応炉内へ導入し、１０００℃以上の高温に熱せられたシリコン単結晶の基板（ＣＺ法により作製）上に、原料ガスの熱分解または還元によって生成されたシリコンを析出させることで行なわれる。
ＣＶＤ法を用いた常圧エピタキシャル成長で設けられる単結晶シリコン基板の場合は、例えばシリコン基板の表面に、基板の一部となる基板側のエピタキシャル層を、常圧エピタキシャル成長する。その後、単結晶シリコン基板の表面上に、本来のエピタキシャル層が減圧エピタキシャル成長により設けられる。
なお、シリコンを含んだ化合物は多数存在するが、それらの純度、反応速度、取り扱いの容易さなどを考慮し、通常、ＳｉＣｌ4、ＳｉＨＣｌ3、ＳｉＨ2Ｃｌ2、ＳｉＨ4の４種が用いられている。
【００１７】
【作用】
請求項１〜請求項２によれば、予めＣＯＰが表面に存在しないか、個数が少ない単結晶シリコン基板を作製しておき、この単結晶シリコン基板にエピタキシャル層を減圧下でエピタキシャル成長する。この結果、薄膜エピタキシャルウェーハの作製後にこのエピタキシャル層表面のＣＯＰを無くすことができるか、または、きわめて少なくする（０．３個／ｃｍ ２ 以下）ことができる。これにより、エピタキシャル層表面のＣＯＰを原因とした単結晶シリコン基板の欠陥が解消されたり、ほとんどなくなるので、薄膜エピタキシャルウェーハの電気的特性が向上し、かつ製造時の歩留りも大きくなる。
その低減化の手段は、必ずしも単結晶シリコン基板の表面のＣＯＰ数の調整に限定されない。
【００１８】
ここで、ＣＯＰが表面に存在しないか、個数が少ない単結晶シリコン基板を作製する方法としては、エピタキシャル厚０．４μｍ〜１．０μｍの常圧エピタキシャル成長を採用している。ただし、これには限定されない。以下、これを説明する。
図３は、エピタキシャル成長での圧力とエピタキシャル後のパーティクル数との関係を示すグラフである。このグラフより明らかなように、常圧下でエピタキシャル成長した場合には、直径０．１３μｍ以上のパーティクルがほとんど無いのに比べ、減圧下（ここでは８０Ｔｏｒｒ）でエピタキシャル成長した場合には、１００〜１５０個／ウェーハのパーティクルが存在する。その後、表面の凹みがほとんどない単結晶シリコン基板に、減圧エピタキシャル成長により薄膜のエピタキシャル層を形成しても、倣う凹みがきわめて少ないために、エピタキシャル層の表面に現出するＣＯＰも当然少なくなる。
【００１９】
図４は、この発明の常圧下でエピタキシャル層を設けた薄膜用エピ基板を有する単結晶シリコン基板および通常の単結晶シリコン基板と、パーティクル数との関係を示すグラフである。図４中、１の単結晶シリコン基板はＣＯＰが少ないシリコン基板である。２は表面にＣＯＰがある通常の単結晶シリコン基板に該当する。
このグラフより明らかなように、２番の通常の単結晶シリコン基板が、直径０．１３μｍ以上のパーティクルを３５０〜４５０（個／ウェーハ）有しているのに対して、１番の単結晶シリコン基板は、ほとんどパーティクルが存在しない。
【００２０】
【発明の実施の形態】
以下に実施例を挙げてこの発明をより具体的に説明する。
〈実施例１〜３、比較例１〜３〉
ＣＺ法によるシリコン単結晶の引き上げ工程において、引き上げ速度０．９ｍｍ／分で引き上げられた高抵抗のシリコン単結晶をブロック切断、ウェーハ切断、面取り、機械化学的研磨などを施して得られた厚さ６２５μｍのシリコン基板の表面上に、表２の条件によりシリコンのエピタキシャル層を常圧エピタキシャル成長させた。
【００２１】
【表２】
【００２２】
次いで、この単結晶シリコン基板上に、ソースガスＤＣＳ（ＳｉＨ2Ｃｌ2）、成長温度１０８０℃、成長速度０．７μｍ／分、圧力８０Ｔｏｒｒの条件により、厚さ１μｍのエピタキシャル層を減圧エピタキシャル成長して、薄膜エピタキシャルウェーハを得た。
その後、上記高感度のパーティクルカウンタである「ＳＳ６２００」により、直径０．１３μｍ以上のパーティクルをカウントした。なお、用いた「ＳＳ６２００」においては、０．１３μｍが、ヘイズの影響なしに測定できるＣＯＰの下限値である。
この結果、実施例１〜３の場合には、各エピタキシャル層の表面にＣＯＰの残痕がほとんどなかった。これにより、エピタキシャル層表面のＣＯＰを原因とした単結晶シリコン基板の欠陥がほぼ解消され、エピタキシャルウェーハの電気的特性が向上し、かつ製造時の歩留りも大きくなる。一方、比較例１〜３の場合には、それぞれ多数個のパーティークルがカウントされた。
【００２３】
【発明の効果】
請求項１、請求項２によれば、作製された薄膜エピタキシャルウェーハのエピタキシャル層表面からＣＯＰを無くしたり、その数をきわめて少なくできる。これにより、薄膜エピタキシャルウェーハの電気的特性を向上することができ、かつ製造時の歩留りも高くなる。
【００２４】
特に、請求項１、請求項２によれば、単結晶シリコン基板として、その表面にＣＯＰが存在しないか、または、個数が少ないものを採用し、この基板上にエピタキシャル層を減圧エピタキシャル成長するようにしたので、ＣＯＰの残痕がない、もしくは、これを少なくすることができ、高い歩留まりが製造時に得られるという効果が得られる。
【００２５】
また、薄膜エピタキシャルウェーハの製造方法によれば、単結晶シリコン基板の表面に、常圧下で厚さが０．４μｍ〜１．０μｍのエピタキシャル層を設けるようにしたので、ＣＯＰは消失する。この基板に減圧エピを成長しても、ＣＯＰの残痕はなく、高い歩留まりが製造時に得られる。
【図面の簡単な説明】
【図１】 この発明の実施例に係る常圧エピタキシャル成長におけるエピタキシャル厚とエピタキシャル後のパーティクル数との関係を示すグラフである。
【図２】 一般的な減圧エピタキシャル成長時のエピ厚とパーティクル数との関係を表すグラフである。
【図３】 この発明の実施例に係るエピタキシャル成長での圧力とエピタキシャル層のパーティクル数との関係を示すグラフである。
【図４】 この発明の常圧下でエピタキシャル層を設けた薄膜用エピ基板を有する単結晶シリコン基板および通常の単結晶シリコン基板と、パーティクル数との関係を示すグラフである。
【図５】 一般的な常圧エピタキシャル成長と減圧エピタキシャル成長との比較を表すグラフである。
【発明の属する技術分野】
この発明は、電気的特性が向上し、かつ製造時の歩留りも大きい薄膜エピタキシャルウェーハに関する。
【０００２】
【従来の技術】
例えばＣＺ（Czochralski）法により作製されたシリコンウェーハにあっては、小さく高密度の欠陥や、大きく低密度の欠陥のいずれかが存在していた。これらの欠陥は、鏡面研磨後のアンモニア系洗浄において、その表面に、結晶に起因する凹みであるＣＯＰ（Crystal Originated Particle）となって現れる。このＣＯＰはパーティクルカウンタで検出することができる。
そして、この欠陥によりシリコンウェーハの電気的特性が損なわれていた。また、その結果として、シリコンウェーハの製造における歩留りが低下していた。
【０００３】
このことは、研磨後のシリコンウェーハの表面に、１０００℃前後の高温下で、エピタキシャル層（以下、エピタキシャルをエピと略す場合がある）を、エピタキシャル成長させるエピタキシャルウェーハについても、同様であった。すなわち、エピタキシャル成長では、基板であるシリコンウェーハの表面の形状を倣って、エピタキシャル層の成長が行なわれる。このため、シリコンウェーハの表面にできた凹みは、エピタキシャル層の表面にも転写される。
ところで、ＭＯＳ用エピタキシャルウェーハの場合には、一般的にシリコンウェーハの表面に、エピタキシャル層を２μｍ以上の厚さで常圧エピタキシャル成長すると、エピタキシャル層の表面にＣＯＰが残りにくいことが知られている。これは、比較的厚くエピタキシャル成長させることにより、シリコンウェーハの表面凹みが、その成長につれて徐々に消失するからである。
【０００４】
【発明が解決しようとする課題】
ところで、ＭＯＳ用エピタキシャルウェーハの場合、一般的に、シリコンウェーハの表面に、エピタキシャル層を２μｍ以上の厚さで常圧エピタキシャル成長すると、エピタキシャル層の表面にＣＯＰが残りにくいことが知られている。ただし、これはエピタキシャル層の厚さが数μｍ程度の比較的厚いエピタキシャルウェーハで調査された結果であり、実際はどれくらいの厚さよりＣＯＰが消失するのか、明らかでなかった。
しかも、このようなＣＯＰの消失調査は、減圧下でエピタキシャル成長されるＢｉ−ＣＭＯＳ用エピタキシャルウェーハや、高集積化に伴うラッチアップ対策として、エピタキシャル層を薄膜化するという命題がある高性能ロジック用エピタキシャルウェーハに対しては、その評価がなされていなかった。
そこで、本願発明者らは、このものについて、実際に評価実験を行なった。この結果、減圧下で薄膜のエピタキシャル層をエピタキシャル成長させると、前述したようにシリコンウェーハ側より表面の凹みが転写され、エピタキシャル層の表面にＣＯＰが高密度で現れることがわかった。以下、この実験データについて説明する。
【０００５】
なお、表１には、ＭＯＳ用エピタキシャルウェーハのエピタキシャル層と、Ｂｉ−ＣＭＯＳ用、ロジック用エピタキシャルウェーハの薄膜エピタキシャル層とのエピタキシャル成長条件における比較を示す。また、図５に、一般的な常圧エピタキシャル成長と減圧エピタキシャル成長との比較を表すグラフを示す。これは、同じロットのＣＺウェーハ（比抵抗ρ＝１０Ωｃｍ）を、表１に示す異なる条件でエピタキシャル成長させた結果である。
【０００６】
【表１】
図５のグラフにおいて、エピタキシャル成長前にウェーハ（口径６インチ、以下同じ）当たり３００〜６００個カウントされたパーティクルは、単結晶シリコン基板の表面に生成されたＣＯＰと考えられる。
（１）の常圧エピタキシャル成長では、エピタキシャル成長後にＣＯＰがほぼ消失しているのに対し、（２）の減圧エピタキシャル成長では、エピタキシャル層のエピタキシャル成長後に基板とほぼ同数のパーティクルがカウントされた。
しかも、エピタキシャル成長後のパーティクルの９０％が、エピタキシャル成長前の単結晶シリコン基板の表面にできたパーティクルの位置と一致していた。したがって、単結晶シリコン基板側のＣＯＰは、減圧エピタキシャル成長では消失せずに残留することが明らかとなった。
【０００８】
本願発明者らは、上記課題を解決すべく、鋭意研究を重ねた結果、例えば単結晶シリコン基板として、ＣＯＰが存在しないか、または、ＣＯＰがきわめて個数が少ないものを採用することで、エピタキシャル成長後にエピタキシャル層の表面にできるＣＯＰをなくすことができるか、または、低減することができることを知見し、この発明を完成するに至った。
【０００９】
【発明の目的】
この発明の目的は、電気的特性が向上し、かつ製造時の歩留りも大きい減圧エピタキシャル成長の薄膜エピタキシャルウェーハを提供することにある。
【００１０】
【課題を解決するための手段】
請求項１に記載の発明は、常圧下でのエピタキシャル成長により単結晶シリコン基板上に、その厚さが０．４μｍ〜１．０μｍの基板側のエピタキシャル層を設け、この基板側 のエピタキシャル層上に、０．１３μｍ以上の大きさのＣＯＰが、その表面に存在しないか、または、０．３個／ｃｍ ２ 以下で存在するエピタキシャル層を、その厚さが１．０μｍ〜４．０μｍとなるように、減圧下でエピタキシャル成長させた薄膜エピタキシャルウェーハの製造方法である。
このエピタキシャル層の表面のＣＯＰの数を検出する装置としては、周知のパーティクルカウンタなどが挙げられる。なお、測定に使用したテンコール株式会社製のパーティクルカウンタ「ＳＳ６２００」では、０．１３μｍが、ヘイズの影響なしに測定できるＣＯＰの下限値である。
【００１１】
請求項２に記載の発明は、単結晶シリコン基板と、この単結晶シリコン基板上に常圧下でのエピタキシャル成長により設けられ、その厚さが０．４μｍ〜１．０μｍの基板側のエピタキシャル層と、この基板側のエピタキシャル層上に減圧下でのエピタキシャル成長により設けられ、その厚さが１．０μｍ〜４．０μｍであり、０．１３μｍ以上の大きさのＣＯＰが、その表面に存在しないか、または、０．３個／ｃｍ ２ 以下で存在するエピタキシャル層と、を備えた薄膜エピタキシャルウェーハである。
【００１２】
【００１３】
ＣＯＰが０．３個／ｃｍ2を超えると製造における歩留りが低下する。また、このＣＯＰの個数については、測定機器、または、測定手法により変動することがある。
【００１４】
ＣＯＰの大きさを０．１３μｍ以上としたのは、０．１３μｍ未満であれば、単結晶シリコン基板上に薄膜のエピタキシャル層を積層した際に、単結晶シリコン基板の表面からエピタキシャル層の表面へのＣＯＰの転写が起こらず、そのほとんどが消失するからである。
ＣＯＰの個数を０．３個／ｃｍ2以下としたのは、エピタキシャル層の表面のＣＯＰが０．３個／ｃｍ2を超えると、製造における歩留まりが悪化するからである。
【００１５】
上記単結晶シリコン基板での好ましいエピタキシャル層厚は厚さが０．４μｍ〜１．０μｍである。０．４μｍ未満では、図１の常圧エピタキシャル成長におけるエピタキシャル層厚と、エピタキシャル成長後のパーティクル数と、の関係を示すグラフから明らかなように、エピタキシャル層厚が薄くなるほどパーティクルが多くなるからである。図１中、ＴＣＳはソースガスのＳｉＨＣｌ3である。
また、単結晶シリコン基板上に減圧エピタキシャル成長されるエピタキシャル層の厚さは、１．０μｍ〜４．０μｍである。４．０μｍを越えると、図２の一般的な減圧エピタキシャル成長時のエピ厚とパーティクル数との関係を表すグラフに示すように、下層である単結晶シリコン基板の表面にできたＣＯＰの影響は小さくなるからである。
【００１６】
上記エピタキシャル成長には、気相法（Vapor Phase Epitaxy ；ＶＰＥ）、液相法（Liquid Phase Epitaxy；ＬＰＥ）、固相法（Solid Phase Epitaxy ；ＳＰＥ）がある。特に、シリコンのエピタキシャル成長には、成長層の結晶性、量産性、装置の簡便さ、種々のデバイス構造形成の容易さなどの点から、化学的気相成長法（Chemical Vapor Deposition ；ＣＶＤ）が主として採用される。
このＣＶＤ法によるシリコンのエピタキシャル成長は、例えばシリコンを含んだ原料ガスを、キャリアガス（通常Ｈ2ガス）とともに反応炉内へ導入し、１０００℃以上の高温に熱せられたシリコン単結晶の基板（ＣＺ法により作製）上に、原料ガスの熱分解または還元によって生成されたシリコンを析出させることで行なわれる。
ＣＶＤ法を用いた常圧エピタキシャル成長で設けられる単結晶シリコン基板の場合は、例えばシリコン基板の表面に、基板の一部となる基板側のエピタキシャル層を、常圧エピタキシャル成長する。その後、単結晶シリコン基板の表面上に、本来のエピタキシャル層が減圧エピタキシャル成長により設けられる。
なお、シリコンを含んだ化合物は多数存在するが、それらの純度、反応速度、取り扱いの容易さなどを考慮し、通常、ＳｉＣｌ4、ＳｉＨＣｌ3、ＳｉＨ2Ｃｌ2、ＳｉＨ4の４種が用いられている。
【００１７】
【作用】
請求項１〜請求項２によれば、予めＣＯＰが表面に存在しないか、個数が少ない単結晶シリコン基板を作製しておき、この単結晶シリコン基板にエピタキシャル層を減圧下でエピタキシャル成長する。この結果、薄膜エピタキシャルウェーハの作製後にこのエピタキシャル層表面のＣＯＰを無くすことができるか、または、きわめて少なくする（０．３個／ｃｍ ２ 以下）ことができる。これにより、エピタキシャル層表面のＣＯＰを原因とした単結晶シリコン基板の欠陥が解消されたり、ほとんどなくなるので、薄膜エピタキシャルウェーハの電気的特性が向上し、かつ製造時の歩留りも大きくなる。
その低減化の手段は、必ずしも単結晶シリコン基板の表面のＣＯＰ数の調整に限定されない。
【００１８】
ここで、ＣＯＰが表面に存在しないか、個数が少ない単結晶シリコン基板を作製する方法としては、エピタキシャル厚０．４μｍ〜１．０μｍの常圧エピタキシャル成長を採用している。ただし、これには限定されない。以下、これを説明する。
図３は、エピタキシャル成長での圧力とエピタキシャル後のパーティクル数との関係を示すグラフである。このグラフより明らかなように、常圧下でエピタキシャル成長した場合には、直径０．１３μｍ以上のパーティクルがほとんど無いのに比べ、減圧下（ここでは８０Ｔｏｒｒ）でエピタキシャル成長した場合には、１００〜１５０個／ウェーハのパーティクルが存在する。その後、表面の凹みがほとんどない単結晶シリコン基板に、減圧エピタキシャル成長により薄膜のエピタキシャル層を形成しても、倣う凹みがきわめて少ないために、エピタキシャル層の表面に現出するＣＯＰも当然少なくなる。
【００１９】
図４は、この発明の常圧下でエピタキシャル層を設けた薄膜用エピ基板を有する単結晶シリコン基板および通常の単結晶シリコン基板と、パーティクル数との関係を示すグラフである。図４中、１の単結晶シリコン基板はＣＯＰが少ないシリコン基板である。２は表面にＣＯＰがある通常の単結晶シリコン基板に該当する。
このグラフより明らかなように、２番の通常の単結晶シリコン基板が、直径０．１３μｍ以上のパーティクルを３５０〜４５０（個／ウェーハ）有しているのに対して、１番の単結晶シリコン基板は、ほとんどパーティクルが存在しない。
【００２０】
【発明の実施の形態】
以下に実施例を挙げてこの発明をより具体的に説明する。
〈実施例１〜３、比較例１〜３〉
ＣＺ法によるシリコン単結晶の引き上げ工程において、引き上げ速度０．９ｍｍ／分で引き上げられた高抵抗のシリコン単結晶をブロック切断、ウェーハ切断、面取り、機械化学的研磨などを施して得られた厚さ６２５μｍのシリコン基板の表面上に、表２の条件によりシリコンのエピタキシャル層を常圧エピタキシャル成長させた。
【００２１】
【表２】
次いで、この単結晶シリコン基板上に、ソースガスＤＣＳ（ＳｉＨ2Ｃｌ2）、成長温度１０８０℃、成長速度０．７μｍ／分、圧力８０Ｔｏｒｒの条件により、厚さ１μｍのエピタキシャル層を減圧エピタキシャル成長して、薄膜エピタキシャルウェーハを得た。
その後、上記高感度のパーティクルカウンタである「ＳＳ６２００」により、直径０．１３μｍ以上のパーティクルをカウントした。なお、用いた「ＳＳ６２００」においては、０．１３μｍが、ヘイズの影響なしに測定できるＣＯＰの下限値である。
この結果、実施例１〜３の場合には、各エピタキシャル層の表面にＣＯＰの残痕がほとんどなかった。これにより、エピタキシャル層表面のＣＯＰを原因とした単結晶シリコン基板の欠陥がほぼ解消され、エピタキシャルウェーハの電気的特性が向上し、かつ製造時の歩留りも大きくなる。一方、比較例１〜３の場合には、それぞれ多数個のパーティークルがカウントされた。
【００２３】
【発明の効果】
請求項１、請求項２によれば、作製された薄膜エピタキシャルウェーハのエピタキシャル層表面からＣＯＰを無くしたり、その数をきわめて少なくできる。これにより、薄膜エピタキシャルウェーハの電気的特性を向上することができ、かつ製造時の歩留りも高くなる。
【００２４】
特に、請求項１、請求項２によれば、単結晶シリコン基板として、その表面にＣＯＰが存在しないか、または、個数が少ないものを採用し、この基板上にエピタキシャル層を減圧エピタキシャル成長するようにしたので、ＣＯＰの残痕がない、もしくは、これを少なくすることができ、高い歩留まりが製造時に得られるという効果が得られる。
【００２５】
また、薄膜エピタキシャルウェーハの製造方法によれば、単結晶シリコン基板の表面に、常圧下で厚さが０．４μｍ〜１．０μｍのエピタキシャル層を設けるようにしたので、ＣＯＰは消失する。この基板に減圧エピを成長しても、ＣＯＰの残痕はなく、高い歩留まりが製造時に得られる。
【図面の簡単な説明】
【図１】 この発明の実施例に係る常圧エピタキシャル成長におけるエピタキシャル厚とエピタキシャル後のパーティクル数との関係を示すグラフである。
【図２】 一般的な減圧エピタキシャル成長時のエピ厚とパーティクル数との関係を表すグラフである。
【図３】 この発明の実施例に係るエピタキシャル成長での圧力とエピタキシャル層のパーティクル数との関係を示すグラフである。
【図４】 この発明の常圧下でエピタキシャル層を設けた薄膜用エピ基板を有する単結晶シリコン基板および通常の単結晶シリコン基板と、パーティクル数との関係を示すグラフである。
【図５】 一般的な常圧エピタキシャル成長と減圧エピタキシャル成長との比較を表すグラフである。
Claims (2)
- 常圧下でのエピタキシャル成長により単結晶シリコン基板上に、その厚さが０．４μｍ〜１．０μｍの基板側のエピタキシャル層を設け、
この基板側のエピタキシャル層上に、０．１３μｍ以上の大きさのＣＯＰが、その表面に存在しないか、または、０．３個／ｃｍ ２ 以下で存在するエピタキシャル層を、その厚さが１．０μｍ〜４．０μｍとなるように、減圧下でエピタキシャル成長させた薄膜エピタキシャルウェーハの製造方法。 - 単結晶シリコン基板と、
この単結晶シリコン基板上に常圧下でのエピタキシャル成長により設けられ、その厚さが０．４μｍ〜１．０μｍの基板側のエピタキシャル層と、
この基板側のエピタキシャル層上に減圧下でのエピタキシャル成長により設けられ、その厚さが１．０μｍ〜４．０μｍであり、０．１３μｍ以上の大きさのＣＯＰが、その表面に存在しないか、または、０．３個／ｃｍ ２ 以下で存在するエピタキシャル層と、を備えた薄膜エピタキシャルウェーハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02610297A JP3763630B2 (ja) | 1997-01-24 | 1997-01-24 | 薄膜エピタキシャルウェーハおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02610297A JP3763630B2 (ja) | 1997-01-24 | 1997-01-24 | 薄膜エピタキシャルウェーハおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209054A JPH10209054A (ja) | 1998-08-07 |
| JP3763630B2 true JP3763630B2 (ja) | 2006-04-05 |
Family
ID=12184243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02610297A Expired - Fee Related JP3763630B2 (ja) | 1997-01-24 | 1997-01-24 | 薄膜エピタキシャルウェーハおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3763630B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001068420A (ja) * | 1999-08-30 | 2001-03-16 | Komatsu Electronic Metals Co Ltd | エピタキシャルシリコンウエハの製造方法 |
| JP3601383B2 (ja) * | 1999-11-25 | 2004-12-15 | 信越半導体株式会社 | エピタキシャル成長用シリコンウエーハ及びエピタキシャルウエーハ並びにその製造方法 |
-
1997
- 1997-01-24 JP JP02610297A patent/JP3763630B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10209054A (ja) | 1998-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6630024B2 (en) | Method for the production of an epitaxially grown semiconductor wafer | |
| JP4877628B2 (ja) | エピタキシャルシリコンウェハの製造方法 | |
| JP4723446B2 (ja) | エピタキシャルシリコンウェハおよびエピタキシャルシリコンウェハの製造方法 | |
| US5471946A (en) | Method for producing a wafer with a monocrystalline silicon carbide layer | |
| CA1253263A (en) | Back sealing of silicon wafers | |
| US8133318B2 (en) | Epitaxially coated silicon wafer with 110 orientation and method for producing it | |
| US20100330786A1 (en) | Method For Producing An Epitaxially Coated Semiconductor Wafer | |
| JP3454033B2 (ja) | シリコンウェーハおよびその製造方法 | |
| JP3714509B2 (ja) | 薄膜エピタキシャルウェーハの製造方法 | |
| CN102465342A (zh) | 制造GaN基膜的方法 | |
| JP3763630B2 (ja) | 薄膜エピタキシャルウェーハおよびその製造方法 | |
| US6965149B2 (en) | Epitaxial semiconductor wafer and a manufacturing method thereof | |
| JP3763631B2 (ja) | 薄膜エピタキシャルウェーハの製造方法 | |
| EP3112504B1 (en) | Method for producing epitaxial silicon carbide wafer | |
| JP2911694B2 (ja) | 半導体基板及びその製造方法 | |
| JPH10209055A (ja) | 薄膜エピタキシャルウェ−ハおよびその製造方法 | |
| JP3763629B2 (ja) | エピタキシャルウェ−ハの製造方法 | |
| US5970365A (en) | Silicon wafer including amorphous silicon layer formed by PCVD and method of manufacturing wafer | |
| JPH0925198A (ja) | エピタキシャル被覆半導体ウエハー及びその製造方法 | |
| JPH10172976A (ja) | Ｅｇ層付きエピタキシャルウェーハの製造方法 | |
| JPH10209057A (ja) | 薄膜エピタキシャルウェ−ハおよびその製造方法 | |
| JP2004363510A (ja) | 半導体基板の製造方法 | |
| JP2000315656A (ja) | エピタキシャルシリコン基板の製造方法 | |
| JP3724688B2 (ja) | エピタキシャルウェーハの製造方法 | |
| JP3922674B2 (ja) | シリコンウエハの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051209 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060117 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090127 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100127 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110127 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110127 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120127 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120127 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130127 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140127 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |