JPS6343777B2 - - Google Patents

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JPS6343777B2
JPS6343777B2 JP55018986A JP1898680A JPS6343777B2 JP S6343777 B2 JPS6343777 B2 JP S6343777B2 JP 55018986 A JP55018986 A JP 55018986A JP 1898680 A JP1898680 A JP 1898680A JP S6343777 B2 JPS6343777 B2 JP S6343777B2
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
    • G06F15/7832—Architectures of general purpose stored program computers comprising a single central processing unit without memory on one IC chip (single chip microprocessors)
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter

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  • Microcomputers (AREA)
  • Combined Controls Of Internal Combustion Engines (AREA)
  • Analogue/Digital Conversion (AREA)

Description

【発明の詳細な説明】 この発明は、デイジタル制御システムの少なく
とも一部を構成し、アナログデイジタル変換回路
（以下Ａ／Ｄ変換回路と称する）を含むモノリシ
ツク半導体集積回路に関する。
デイジタル制御システムは、半導体集積回路を
使用することによつてそれを構成する装置を小型
することができるようになり、また半導体集積回
路外での結線数を減少させることができるように
なる。
マイクロプロセツサを利用してプロセス制御、
計算制御等を行なう制御システムとして、質の高
いシステム制御を行なうため、各種センサー信号
としてデイジタル信号とともにＡ／Ｄ変換回路を
介して情報量の大きいアナログ信号をも入力する
ようにしたものが考えられている。
この場合、装置の小型化のため及び外部結線数
の減少のために、マイクロプロセツサのデータバ
スに、上記デイジタル信号を供給する入力回路
と、アナログ信号をデイジタル信号に変換した上
で供給する入力回路とを１チツプのモノリシツク
半導体集積回路として構成することが望ましい。
しかしながら、上記のようにモノリシツク半導
体集積回路化しようとする場合、デイジタル信号
入力とアナログ信号入力のためにモノリシツク半
導体集積回路に設ける外部端子数が増加すること
になる。また、制限された外形寸法等によりモノ
リシツク半導体集積回路に設けることのできる外
部端子の数が制限されている場合には、この外部
端子の制限により制御システムで実現できる機能
が制約されてしまうことになる。
そのため、１種類のモノリシツク半導体集積回
路を複数の用途に使用することが困難になつてく
る。
例えば、モノリシツク半導体集積回路に、アナ
ログ入力端子を多く設定すると多くのデイジタル
信号を入力とする制御には不向きなものとなり、
逆にデイジタル入力端子を多く設定すると、多く
のアナログ信号を入力とする制御には不向きなも
のとなる。また、デイジタル入力信号をアナログ
入力信号に切り換えて、品質の高い制御へのシス
テムの変更を行なうようなことが難しくなつてく
る。
従つてこの発明の１つの目的は、少ない端子数
で、かつ、汎用性を高めたデイジタル制御システ
ムの少なくとも一部を構成するデイジタル半導体
集積回路を提供することにある。
この発明の他の目的は、上記デイジタル半導体
集積回路を使用したデイジタル制御システムを提
供することにある。
この発明の更に他の目的は、以下の説明及び図
面から明らかとなるであろう。
この発明に従うと、少なくともアナログ入力端
子の一部とデイジタル入力端子の一部とが共用と
され、この共用の端子が、プログラムにより選択
的にデイジタル入力端子又はアナログ入力端子と
して用いられる。
上記デイジタル入力端子は、また必要に応じて
デイジタル出力端子としても共用される。その結
果、上記のように入力端子のみとする場合よりも
更に外部端子数を減少させることができるように
なる。
以下、この発明を実施例とともに詳細に説明す
る。
第１図は、この発明の一実施例を示すブロツク
図である。
１は、１チツプモノリシツク半導体集積回路で
構成されたマイクロプロセツサであり、次に説明
する各回路ブロツク２〜１８により構成される。
２はアキユムレータ、３はアキユムレータラツ
チ、４は一時レジスタ、５は算術論理ユニツトで
あり、これらの回路２ないし５は、演算部を構成
している。
上記算術論理ユニツト５は、制御回路８の制御
によつて加減算等の算術演算、もしくは論理和
（OR）、論理積（AND）、排他的論理和等の論理
的な判断を行なうものである。すなわち、上記算
術論理ユニツト５は、一時レジスタ４の内容と、
アキユムレータ２の出力であるアキユムレータラ
ツチ３の内容とを入力として演算するものであ
る。上記算術論理ユニツト５の演算結果は、制御
回路８からの命令語に基づく制御信号によつて異
なるが、内部データバスBUSを介してアキユム
レータに送り出される。
６は命令レジスタ、７は命令デコーダ及びマシ
ンサイクルエンコーダ、８はタイミング制御回路
であり、これらの回路６ないし８は、制御部を構
成している。
上記命令レジスタ６はROM１９又はRAM２
０に書き込まれているプログラム命令語を取り出
すためのものである。上記命令レジスタ６で読み
出された命令は、命令デコーダで解読され、マシ
ンサイクルエンコーダで各種のタイミング信号に
変換される。
上記タイミング制御回路８は、外部制御端子群
CONTから入力されたクロツク信号をもとにし
てタイミングをはかり、外部のデータバスDTの
データを取り込むバス制御信号や、外部データバ
スDTへのデータを書き出すストローブ信号を出
力する。
また、タイミング制御回路８は外部制御端子群
CONTからの割込み信号、動作を停止させるホ
ールド信号や、リセツト信号等の一連の外部から
の信号を調べ、さらに、これらの信号を受けて、
割込みを受けることを示す信号、ホールドの要求
を受付けたことを示す信号等一連の信号を外部に
送出するものである。
９は、レジスタ部であり、図示しないが汎用ワ
ーキングレジスタ、スタツクポインタ、プログラ
ムカウンタ等を含むものである。
上記レジスタ部９における汎用ワーキングレジ
スタは、データを扱うこと（倍長のデータも含
む）の他、メモリ参照のときにも用いられる。ス
タツクポインタは、サブルーチンジヤンプの戻り
先番地の記憶に用いられる。プログラムカウンタ
は、次に読み出すべき命令語の所在を記憶するレ
ジスタであり、ジヤンプ命令以外は、１つの命令
を実行するたびに、その内容に１が加えられる。
１８は、アドレスデコーダ回路であり、レジス
タ部９の汎用ワーキングレジスタの出力を受けて
後で説明する回路１５ないし１７を制御するため
の信号を出力する。このアドレスデコーダ回路１
８の使用によつて、少ない数の汎用ワーキングレ
ジスタによつても上記回路１５ないし１７を制御
できるようになる。
１０は、アドレスバツフアであり、ROM１
９、RAM２０及び周辺回路２１に供給するため
のアドレス信号を出力するものである。
１１は、データバツフアであり、外部データバ
スDTと内部データバスBUSとのデータの授受を
行なうものである。
１２は、プロセス制御等における制御対象との
デイジタル信号による信号授受を行なう入出力ポ
ートであり、レジスタ１５を介して内部データバ
スに信号の伝達を行なうものである。この実施例
においては、上記デイジタル用の信号端子の一部
（例えば、P4，P5）は、後に説明するようにアナ
ログ入力端子としても用いるようにする。
１３は、マルチプレクサであり、複数のアナロ
グ入力信号を択一的にＡ／Ｄ変換回路１４に入力
するものである。このマルチプレクサ１３は、そ
の一部の入力として、上記デイジタル入出力端子
P4，P5を共用するものである。すなわち、端子
P1〜P3はアナログ専用の入力端子とし、端子P4，
P5はアナログとデイジタルとに共用の端子とす
るものである。
上記Ａ／Ｄ変換回路１４のデイジタル化した出
力信号は、レジスタ１６を介して内部データバス
BUSに伝達するものである。
１７は、上記マルチプレクサの選択信号を形成
するコントロールレジスタであり、アドレスデコ
ーダ回路１８による制御によつて内部データバス
BUSの信号を読み込むものである。
上記共用した端子P4，P5をデイジタル信号の
入出力端子として用いるときは、マルチプレクサ
１３、又はＡ／Ｄ変換回路１４により、入力又は
出力を禁止（レジスタ１６で行なうものとしても
よい）することにより行ない、一方、上記共用し
た端子P4，P5をアナログ入力端子として用いる
ときは、入出力ポート１２の対応する出力回路を
ハイインピーダンスとすることにより、上記端子
からのアナログ信号をＡ／Ｄ変換回路１４に取り
込むものである。
このことは、第２図に示す具体的一実施例回路
により容易に理解されよう。
伝送ゲートMISFETQ16〜Q20で構成されたマ
ルチプレクサ１３を制御するレジスタ１７は、ラ
ツチ回路１７ａと、デコーダ回路１７ｂとにより
構成され、上記ラツチ回路１７ａには、伝送ゲー
トMISFETQ1〜Q3を介して、内部データバス
BUSからの信号がセツトされる。上記伝送ゲー
トMISFETQ1〜Q3は、アドレスデコーダ回路１
８で選択されるものである。したがつて、上記レ
ジスタ１７に与えられた特定のアドレスを指定す
るとともに、マルチプレクサ選択データを内部デ
ータバスBUSを介してレジスタ１７を構成する
ラツチ回路に入力することにより、任意のマルチ
プレクサ１３の選択動作が行なわれるものであ
る。
また、Ａ／Ｄ変換出力が入力されるレジスタ１
６の出力も、伝送ゲートMISFETQ4〜Q6を介し
て内部データバスBUSの対応するビツト線に接
続されるものであり、上記レジスタ１６に対して
与えられた特定のアドレスを指定することによ
り、アドレスデコーダ回路１８の出力で上記
MISFETQ4〜Q6をオンとして内部データバス
BUSに取り込むものである。
デイジタル信号用の入出力ボート１２は、各端
子P4〜Poに対して、それぞれ入力バツフアアン
プ１２ａと、出力バツフアアンプ１２ｂとが設け
られるものであり、上記出力バツフアアンプ１２
ｂには、ゲート信号が与えられ、信号の伝達が制
御されるものである。
レジスタ１５は、上記入出力ポート１２からの
各入力バツフアアンプ１２ａの出力に対応して設
けられたラツチ回路１５ａと、各出力バツフアア
ンプ１２ｂの入力に対応して設けられたラツチ回
路１５ｂと、各出力バツフアアンプ１２ｂのゲー
ト入力に対応して設けられたラツチ回路１５ｃと
により細成される。そして、各端子に対応したラ
ツチ回路１５ａ，１５ｂ等の入力と、出力は、そ
れぞれ伝送ゲートMISFETQ7，Q8〜Q13，Q14を
介して対応する内部データバスBUSのビツト線
に接続され、それぞれについて特定のアドレスが
与えられ、アドレスデコーダ回路１８の出力で制
御されるものである。
また、出力バツフアアンプ１２ｂ等のゲート信
号を形成するラツチ回路１５ｃの入力は、伝送ゲ
ートMISFETQ9，Q12〜Q15を介して同様に対応
する内部データバスBUSのビツト線に接続され
るものである。
上述のように、デイジタル化されたアナログ入
力と、デイジタル入力とは内部データバスBUS
で共通化されるものであるので、両者の取り込み
は、レジスタ１６のアドレス指定と、レジスタ１
５のアドレス指定タイミングとを異ならせること
に行なうものである。
そして、例えば、端子P4，P5をデイジタル入
出力端子として用いる場合には、マルチプレクサ
１３を制御するレジスタ１７への入力データを上
記端子から信号を選択しないようにプログラムを
組むとともに、端子P4，P5に対応するレジスタ
１５におけるラツチ回路１５ａ，１５ｂ等のアド
レス指定に際しては、デイジタル信号を取り扱う
ものとしたプログラムを組むものである。
この場合、上記端子P4，P5を含むデイジタル
信号の入出力の換り替えは、レジスタ１５におけ
るラツチ回路１５ｃ等のセツト、リセツトにより
方向性を設定することにより行なうものである。
例えば、ラツチ出力を“０”とした場合には、
出力バツフアアンプ１２ｂ等をハイインピーダン
スとして、入力信号を取り扱うものとし、ラツチ
出力を“１”とした場合には、出力バツフアアン
プ１２ｂ等を動作させて出力信号を取り扱うもの
とする。
したがつて、上記共用化した端子P4，P5をア
ナログ入力端子として用いる場合には、レジスタ
１７を介してマルチプレクサ１３により、その選
択を行なうとともに上記方向性を設定するラツチ
出力を“０”として出力バツフアアンプをハイイ
ンピーダンスとしてアナログ入力信号の入力を可
能とするものである。
この場合、上記端子P4，P5に対応したレジス
タ１５におけるラツチ回路１５ａ，１５ｂ等のア
ドレス指定は行なわないようにするものである。
共用化しないデイジタル信号用のレジスタ１５
に対するデイジタル信号の外部回路との授受は、
上述のように、レジスタ１６とのアドレス指定タ
イミングとを相違させることにより行なうもので
ある。
第１図の集積回路は、特に制限されないが、エ
ンジンの制御のために使用される。
そのために、例えば、端子P1と回路の接地点
との間にエンジン冷却水温度検出用サーミスタ
DET1が接続され、このサーミスタDET1と電源
端子VBとの間に負荷抵抗R1が接続される。上記
サーミスタDET1として負の温度係数のものを使
用することにより、上記端子P1に加わる電圧は、
冷却水の温度上昇とともに低下する。
同様に、端子P2には、エンジンの吸気温度測
定用のサーミスタDET2とその負荷抵抗R2が接続
される。
端子P3には、吸気流量メータDET3が接続され
る。この吸気流量メータは、抵抗片とこの抵抗片
に対し、吸気流量に応じてその位置が変化するス
ライド接点を持つような構成とされる。そのた
め、この吸気流量メータは、吸気流量に応じた電
圧を出力する。
端子P4には、エンジンの回転速度計DET4が接
続される。この回転速度計は、エンジンの回転速
度に応じた電圧を上記端子P4に出力する。
端子P5には、スタータスイツチSWが接続され
る。
端子P6には、エンジンのクランク角度センサ
DET5が接続される。このセンサDET5は、クラ
ンクが特定の角度、例えば0゜になつたときパルス
信号を出力する。
端子P7は、例えばエンジン温度警告のための
出力端子とされる。ランプPLは、上記端子P7の
出力を受けるバツフア回路３０によつて駆動さ
れ、エンジンが異常温度になつたときに点灯させ
られる。
周辺回路２１には、外部端子群CONTからの
制御信号、アドレスバスADからのアドレス信号
及びデータバスDTからのデータが供給される。
この周辺回路２１は、複数の出力線l1ないしl4を
持ち、その内部にそれぞれアドレスバスADのア
ドレス信号によつて選択され、データバスDTの
データ信号によつて状態が決められる記憶回路
（図示しない）を含んでいる。
上記周辺回路２１の出力線l1の信号は、出力バ
ツフア回路２２を介してイグニツシヨンコイル２
６に供給され、出力線l2の信号は、出力バツフア
回路２３を介してエンジンの吸気多岐管における
スロツトルバルブを調整するためのソレノイド２
７に供給される。また、出力線l3の信号は出力バ
ツフア回路２４を介して電磁式燃料ポンプ２８に
供給され、出力線l4の信号は、エンジンのセルモ
ータを駆動するためのリレー２９に供給される。
第１図において、エンジン制御のためにリード
オンリメモリ（ROM）１９は、プログラムとと
もに、制御するエンジンの特性によつて決まる補
間データを記憶しているように構成される。
第１図において、キースイツチS0が閉じられる
と、バツテリＢから定電圧回路４０に電源電圧が
供給されるようになり、この定電圧回路４０から
前記の各回路に電源電圧VBが供給されるように
なる。
マイクロプロセツサ１が動作状態となることに
よつて、サーミスタDET1，DET2等から得られ
るエンジン冷却水温度、吸気温度等のアナログデ
ータは、アナログデイジタル変換回路１４によつ
て時分割的にデイジタルデータに変換される。変
換されたそれぞれのデイジタルデータは、データ
バスを介してランダムアクセスメモリ（RAM）
に書き込まれる。
周辺回路２１からの出力によつて、燃料ポンプ
２８が動作状態にされる。
スタータスイツチSWが閉じられることによつ
てリレー２９が動作状態とされ、セルモータ（図
示しない）が動作開始する。
ROM１９の容量を減少させるため、この
ROM１９内の例えば点火時期に関するデータ
は、特定のサンプリングされた回転数に対してだ
け対応づけられる。
そのため、回転速度計DET4からの任意のエン
ジン回転数に対する点火時期データは、ROM１
９内の上記任意のエンジン回転数に近いサンプリ
ングの回転数における補間データを上記任意の回
転数によつて修正する演算によつて求められる。
クランク角度センサDET5から出力に基づく点
火の基準時刻と、上記の演算によつて求められた
点火時期データとから、実際の点火時期が演算さ
れる。これに基づいてイグニシヨンコイル２６が
駆動される。
エンジン回転数データとエンジン冷却水温度デ
ータとによりROM１９のスロツトルバルブを制
御するための補間データが参照され、同様な演算
によりスロツトルバルブを制御するためのパルス
制御信号が形成される。このパルス制御信号によ
つて、周辺回路２１を介して結合するソレノイド
２７のパルス電流のデユーテイ比が変化させられ
る。ソレノイド２７は、パルス電流のデユーテイ
比によつてその平均電流が変化させられ、その結
果、上記デユーテイ比に応じてスロツトルバルブ
を制御する。
以上説明した実施例によれば、上述のような端
子の共用により、少ない端子数で、要求の異な
る、換言すれば、アナログ信号入力数と、デイジ
タル信号入出力数が異なる種々のプロセス制御が
可能となり、マイクロプロセツサの自動車エンジ
ン制御等における各種プロセス制御の汎用性を向
上させることができる。そして、プロセス制御の
高品質化、言い換えれば、密度の高い制御を行な
うために、デイジタル入力をアナログ入力とする
等のシステム変更に対しても、一部のプログラム
を変更するのみで可能となるものである。
この発明は、前記実施例に限定されず、ポート
１２は、入力ポートと出力ポートをそれぞれ独立
に設けたものであつてもよい。この場合、端子の
共用は入力ポートとアナログ入力との間で行なう
ものである。
また、端子を共用する場合、例えば、アナログ
入力のすべてを共用化したもの又は、デイジタル
入力のすべてを共用化したもの等、種々変更でき
るものである。
また、マイクロプロセツサのシステム構成は、
種々変形できるものである。
さらに、各種プロセス制御を行なうシステム構
成は、一般にマイクロプロセツサ、制御プログラ
ムが書き込まれたROM（又はRAM）及び各種デ
ータ保持のためのRAM等、数チツプのデイジタ
ル半導体集積回路により構成されるものであるこ
とより、上記Ａ／Ｄ変換回路を含むアナログ／デ
イジタル入出力回路は、例えば、第３図に示すよ
うに、制御プログラムが書き込まれたROMを構
成するデイジタル半導体集積回路１９に設けるも
のであつてもよい。すなわち、アドレスデコーダ
回路２０と、プログラム命令語が書き込まれたメ
モリアレイ２１とで構成されたデイジタル半導体
集積回路１９に、前記同様な入出力ポート１２、
レジスタ１５、マルチプレクサ１３、Ａ／Ｄ変換
回路１４、レジスタ１６，１７を設けて、このデ
イジタル半導体集積回路１９のデータバス、アド
レスバスと、マイクロプロセツサと外部データバ
ス、アドレスバスを介して接続させることによ
り、同様な動作を行なわせることができる。
また、上記Ａ／Ｄ変換回路を含むアナログ／デ
イジタル入出力回路は、RAMを含むデイジタル
制御システムにおいては、RAMを構成するデイ
ジタル半導体集積回路に設けるものであつてもよ
く、マイクロプロセツサ、ROM、RAMの全シ
ステムを１チツプデイジタル半導体集積回路で構
成する場合にも同様である。
【図面の簡単な説明】
第１図、第３図は、それぞれこの発明の一実施
例を示すブロツク図、第２図は、この発明の要部
一実施例を示す回路図である。 １……マイクロプロセツサ、２……アキムレー
タ、３……アキユムレータラツチ、４……一時レ
ジスタ、５……算術論理ユニツト、６……命令レ
ジスタ、７……命令デコーダ及びマシンサイクル
エンコーダ、８……タイミング制御回路、９……
レジスタ部、１０……アドレスバツフア、１１…
…データバツフア、１２……入出力ポート、１２
ａ……入力バツフアアンプ、１２ｂ……出力バツ
フアアンプ、１３……マルチプレクサ、１４……
Ａ／Ｄ変換回路、１５……レジスタ、１５ａ〜１
５ｃ……ラツチ回路、１６……レジスタ、１７…
…コントロールレジスタ、１７ａ……ラツチ回
路、１７ｂ……デコーダ回路、１８……アドレス
デコーダ回路、１９……ROM、２０……アドレ
スデコーダ、２１……メモリアレイ。

Claims (1)

  1. 【特許請求の範囲】 １ 外部との結合のための複数のデイジタル信号
    端子を持つデイジタル回路、外部から供給される
    アナログ信号を複数ビツトのデイジタル信号に変
    換するアナログデイジタル変換回路、上記デイジ
    タル信号端子に結合されるデイジタル信号外部端
    子、及びアナログ信号入力外部端子を含み、デイ
    ジタル制御システムの少なくとも一部を構成する
    １チツプモノリシツク半導体集積回路であつて、
    上記デイジタル信号外部端子の少なくとも一部と
    アナログ信号入力外部端子の少なくとも一部とを
    共用とし、上記の共用の端子を選択的にデイジタ
    ル信号端子又はアナログ信号入力端子として用い
    るようにしたことを特徴とするデイジタル半導体
    集積回路。 ２ 上記の共用とされたデイジタル信号外部端子
    がデイジタル信号入力端子を構成してなることを
    特徴とする特許請求の範囲第１項記載のデイジタ
    ル半導体集積回路。 ３ 上記の共用とされたデイジタル信号外部端子
    がデイジタル信号入出力端子を構成してなること
    を特徴とする特許請求の範囲第１項又は第２項記
    載のデイジタル半導体集積回路。
JP1898680A 1980-02-20 1980-02-20 Digital semiconductor integrated circuit and digital control system using it Granted JPS56116147A (en)

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JP1898680A JPS56116147A (en) 1980-02-20 1980-02-20 Digital semiconductor integrated circuit and digital control system using it
GB8103358A GB2069784B (en) 1980-02-20 1981-02-04 Digital semiconductor integrated circuit
US06/231,923 US4451891A (en) 1980-02-20 1981-02-05 Digital semiconductor integrated circuit and digital control system using the same
FR8102645A FR2476344B1 (fr) 1980-02-20 1981-02-11 Circuit integre numerique a semiconducteurs et systeme de commande numerique mettant en oeuvre ce circuit
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