JPS6345666A - デイジタル制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、ディジタル制御システム特にアナログディ
ジタル変換回路（以下Ａ／Ｄ変換回路と称する）を含む
モノリシック半導体集積回路を用いたディジタル制御シ
ステムに関する。

ディジタル制御システムは、半導体集積回路を使用する
ことによってそれを構成する装置を小型化することがで
きるようになり、また半導体集積回路外での結線数を減
少させることができるようになる。

マイクロプロセッサを利用してプロセス制御、計算制御
等を行なう制御システムとして、質の高いシステム制御
を行なうため、各種センサー信号としてディジタル信号
とともにＡ／Ｄ変換回路を介して情報量の大きいアナロ
グ信号をも入力するようにしたものが考えられている。

この場合、装置の小型化のため及び外部結線数の減少の
ために、マイクロプロセッサのデータバスに、上記ディ
ジタル信号を供給する入力回路と、アナログ信号をディ
ジタル信号に変換した上で供給する入力回路とを１チツ
プのモノリシック半導体集積回路として構成することが
望ましい。

しかしながら、上記のようにモノリシック半導体集積回
路化しようとする場合、ディジタル信号以下余白 人力とアナログ信号入力のためにモノリシック半導体集
積回路に設ける外部端子数が増加すること−になる。ま
た、制限された外形寸法等によりモノリシック半導体集
積回路に設けることのできる外部端子の数が制限されて
いる場合には、この外部端子の制限により制御システム
で実現できる機能が制約されてしまうことになる。

そのため、１種類のモノリシック半導体集積回路を複数
の用途に使用することが困難になってくる。

例えば、モノリシック半導体集積回路に、アナログ入力
端子を多く設定すると多くのディジタル信号を入力とす
る制御には不向きなものとなり、逆にディジタル入力端
子を多く設定すると、多くのアナログ信号を入力とする
制御には不向きなものとなる。また、ディジタル入力信
号をアナログ入力信号に切り換えて、品質の高い制御へ
のシステムの変更を行なうようなことが難しくなってく
る。

従ってこの発明の１つの目的は、少ない端子数で、かつ
、汎用性を高めたディジタル制御システムの少なくとも
一部を構成、するディジタル半導体″集積回路を提供す
ることにある。

この発明の他の目的は、上記ディジタル半導体集積回路
を使用したディジタル制御システムを提供することにあ
る。

この発明の更に他の目的は、以下の説明及び図面から明
らかとなるであろう。

この発明に従うと、少なくともアナログ入力端子の一部
とディジタル入力端子の一部とが共用とされ、この共用
の端子が、プログラムにより選択的にディジタル入力端
子又はアナログ入力端子として用いられる。

上記ディジタル入力端子は、また必要に応じてディジタ
ル出力端子としても共用される。その結果、上記のよう
に入力端子のみとする場合よりも更に外部端子数を減少
させることができるようになる。

以下、この発明を実施例とともに詳細に説明する。

第１図は、この発明の一実施例を示すブロック図である
。

１は、１チツプモノリシック半導体集積回路で構成され
たマイクロプロセッサであり、次に説明する各回路ブロ
ック２〜１８により構成される。

２はアキュムレータ、３はアキエムレータラツ　。

チ、４は一部レジスタ、５は算術論理ユニットであり、
これらの回路２な（・し５は、演算部を構成している。

上記算術論理ユニット５は、制御回路８の制御によって
加減算等の算術演算、もしくは論理和（ＯＲ）、論理積
（ＡＮＤ）、排他的論理和等の論理的な判断を行なうも
のである。すなわち、上記算術論理ユニット５は、一時
レジスタ４の内容と、アキエムレータ２の出力であるア
キュムレータラッチ３の内容とを入力として演算するも
のである。上記算術論理ユニット５の演算結果は、制御
回路８からの命令語に基づく制御信号によって異なるが
、内部データバスＢＵＳを介してアキュムレータに送り
出される。

６は命令レジスタ、７は命令デコーダ及びマシンサイク
ルエンコーダ、８．はタイミング制御回路であり、これ
らの回路６ないし８は、制御部を構成して（・る。

上記命令レジスタ６はＲＯＭ１９又はＲＡＭ２０に書き
込まれて（・るプログラム命令語を取り出すためのもの
である。上記命令レジスタ６で読み出された命令は、命
令デコーダで解読され、マシンサイクルエンコーダで各
種のタイミング信号に変換される。

上記タイミング制御回路８は、外部制御端子群Ｃ０ＮＴ
から入力されたクロック信号をもとＫしてタイミングを
はかり、外部のデータバスＤＴのデータを取り込むパス
制御信号や、外部データバスＤＴへのデータを書き出す
ストローブ信号を出力する。

また、タイミング制御回路８は外部制御端子群Ｃ０ＮＴ
からの割込み信号、動作を停止させるホールド信号や、
リセット信号等の一連の外部からの信号を調べ、さらに
、これらの信号を受けて、割込みを受けることを示す信
号、ホールドの要求を受付けたことを示す信号等一連の
信号を外部に送出するものである。

９は、レジスタ部であり、図示しないが汎用ワーキング
レジスタ、スタックポインタ、プログラムカウンタ等を
含むものである。

上記レジスタ部９における汎用ワーキングレジスタは、
データを扱うこと（倍長のデータも含む）の他、メモリ
参照のときにも用いられる。スタックポインタは、サブ
ルーチンジャンプの戻り先番地の記憶に用（・られる。

プログラムカウンタは、次に読み出すべき命令語の所在
を記憶するレジスタであり、ジャンプ命令以外は、１つ
の命令を実行するたびに、その内容に１が加えられる。

１８は、アドレスデコーダ回路であり、レジスタ部９の
汎用ワーキングレジスタの出力を受けて後で説明する回
路１５な−・し１７を制御するための信号を出力する。

このアドレスデコーダ回路１８の使用によって、少ない
数の汎用ワーキングレジスタによっても上記回路１５な
いし１７を制御ぐきるようになる。

１０は、アドレスバ、ツフ、アであり、ＲＯＭ１９．−
ＲＡＭ２０及び周辺回路２１に供給するためのアドレス
信号を出力するものである。

１１は、データバッファであり、外部データバスＤＴと
内部データバスＢＵＳとのデータの授受を行なうもので
ある。

１２は、プロセス制御等における制御対象とのディジタ
ル信号による信号授受を行なう入出力ボートであり、レ
ジスタ１５を介して内部データバスに信号の伝達を行な
うものである。この実施例においては、上記ディジタル
用の信号端子の一部（例えばＰ＋、Ｐｓ）は、後に説明
するようにアナログ入力端子としても用いるようにする
。

１３は、マルチプレクサであり、複数のアナログ入力信
号を択一的にＡ／Ｄ変換回路１４に入力するものである
。このマルチプレクサ１３は、その一部の入力として、
上記ディジタル人出方端子Ｐ　＜　−Ｐ　５を共用する
ものである。すなわち、端子Ｐ、〜Ｐ、はアナログ専用
の入力端子とし、端子Ｐ４．Ｐ、はアナログとディジタ
ルとに共用の端子とするものである。

上記Ａ／Ｄ変換回路１４のディジタル化した出力信号は
、レジスタ１６を介して内部データバスＢＵＳに伝達す
るものである。

１７は、上記マルチプレクサの選択信号を形成するコン
トロールレジスタであり、アドレスデコーダ回路１８に
よる制御によって内部データバスＢＵＳの信号を読み込
むものである。

上記共用した端子Ｐ４．Ｐ、をディジタル信号の入出力
端子として用いるときは、マルチプレクサ１３、又はＡ
／Ｄ変換回路１４により、入力又は出力を禁止（レジス
タ１６で行なうものとしてもよい）することにより行な
い、一方、上記共用した端子Ｐ４．Ｐｓをアナログ入力
端子として用いるときは、入出力ボート１２の対応する
邑ヵ回路なハイインピーダンスとすることにより、上記
端子からのアナログ信号なＡ／Ｄ変換回路１４に取り込
むものである。

このことは、第２図に示す具体的−冥施例回路により容
易に理解されよう。

伝送ゲートＭＩＳＦ耳ＴＱ＋ａ〜Ｑｚｏで構成されたマ
ルチプレクサ１３を制御するレジスタ１７は、ラッチ回
路１７ａと、デコーダ回路１７ｂとにより構成され、上
記ラッチ回路１７ａには、伝送ゲートＭＩＳＦＥＴＱ、
〜Ｑ、を介して、内部データバスＢＵＳからの信号がセ
ットされる。上記伝送ゲートＭＩＳＦＥＴＱ＋〜Ｑ、は
、アドレスデコーダ回路１８で選択されるものである。

したがって、上記レジスタ１７に与えられた特定のアド
レスを指定するとともに、マルチプレクサ選択データを
内部データバスＢＵＳを介してレジスタ１７を構成する
ラッチ回路に入力することにより、任意のマルチプレク
サ１３の選択動作が行なわれるものである。

また、Ａ／Ｄ変換出力が入力されるレジスタ１６の出力
も、伝送ゲートＭＩＳＦＥＴＱ４〜Ｑ６を介して内部デ
ータバスＢＵＳの対応するビット線に接続されるもので
あり、上記レジスタ１６に鋳して与えられた特定のアド
レスを指定することにより、アドレスデコーダ回路１８
の出力で上記ＭＩＳＦＥＴＱ４〜Ｑ、をオ、ンとして内
部データバスＢＵＳに取り込むものである。

ディジタル信号用の入出力ポート１２は、各端子Ｐ４〜
Ｐｎに対して、それぞれ人力バッファアンプ１２ａと、
出力バッファアンプ１２ｂとが設けられるものであり、
上記出力バッファアンプ１２ｂには、ゲート信号が与え
られ、信号の伝達が制御されるものである。

レジスタ１５は、上記入出力ポート１２からの各人力バ
ッファアンプ１２　ａＯ″）出力に対応して設けられた
ラッチ回路１５ａと、各出力バッファアンプ１２ｂの入
力に対応して設けられたラッチ回路１５ｂと、各出力バ
ッファアンプ１２ｂのゲート入力に対応して設けられた
ラッチ回路１５ｃとにより構成される。そして、各端子
に対応したラッチ回路１５ａ、１５ｂ等の入力と、出力
は、それぞれ伝送ゲートＭＩ　５ＦＥＴＱ？　、Ｑａ〜
Ｑ１．。

Ｑ１０を介して対応する内部データバスＢＵＳのビット
線に接続され、それぞれについて特定のアドレスが与え
られ、アドレスデコーダ回路１８の出力で制御されるも
のである。

また、出力バッファアンプ１２ｂ等のゲート信号を形成
するラッチ回路１５ｃの入力は、伝送ゲートＭ　Ｉ　Ｓ
　Ｆ　Ｅ　Ｔ　Ｑｌｌ　、Ｑ＋□〜Ｑｔｓを介して同様
に対応する内部データバスＢＵＳのビット線に接続され
るものである。

上述のように、ディジタル化されたアナログ入力と、デ
ィジタル入力とは内部データバスＢＵＳで共通化される
ものであるので、両者の取り込みは、レジスタ１６のア
ドレス指定と、レジスタ１５のアドレス指定タイミング
とを異ならせることに行なうものである。

そして、例えば、端子ｐ、　、　ｐ、をディジタル入出
力端子として用いる場合には、マルチプレクサ１３を制
御するレジスタ１７への入方データヲ上記端子から信号
を選択しないようにプログラムを組むとともに、端子Ｐ
　４　、　Ｐ　５に対応するレジスタ１５におけるラッ
チ回路１５ａ、１５ｂ等のアドレス指定に際しては、デ
ィジタル信号を取り扱うものとしたプログラムを組むも
のである。

この場合、上記端子Ｆ４．Ｐ５を含むディジタ・左信号
の入出力の換り替えは、レジスタ１５におけるラッチ回
路１５ｃ等のセット、リセットにより方向性を設定する
ことにより行なうものである。

例えば、ラッチ出力を“０”とした場合には、出刃バッ
ファアンプ１２ｂ等をハイインピーダンスとして、入力
信号を取り扱うものとし、ラッチ出力を０１″とした場
合には、出力バッファアンプ１２ｂ等を動作させて出力
信号を取り扱うものとする。

したがって、上記共用化した端子Ｐ４．Ｐ５をアナログ
入力端子として用いる場合には、レジスタ１７を介して
マルチプレクサ１３により、その選択を行なうとともに
上記方向性を設定するラッチ出力なＯ″として出力バッ
ファアンプなハイインピーダンスとしてアナログ入力信
号の入力を可能とするものである。

この場合、上記端子Ｐ４．Ｐ５に対応したレジスタ１５
におけるラッチ回路１５ａ、１５ｂ等のアドレス指定は
行なわないようにするものである。

共用化しないディジタル信号用のレジスタ１５に対する
ディジタル信号の外部回路との授受は、上述のように、
レジスタ１６とのアドレス指定タイミングとを相違させ
ることにより行なうものである。

第１図の集積回路は、特に制限されないが、エンジンの
制御のために使用される。

そのために、例えば、端子Ｐ１と回路の接地点との間に
エンジン冷却水温度検出用サーミスタＤＥＴ１が接続さ
れ、このサーミスタＤＥＴ、と電源端子ＶＢ　との間に
負荷抵抗Ｒ１が接続される。

上記サーミスタＤＥＴ、　として負の温度係数のものを
使用することにより、上記端子Ｐ、に加わる電圧は、冷
却水の温度上昇とともに低下する。

同様に、端子Ｐ、には、エンジンの吸気温度測定用のサ
ーミスタＤＥＴ、とその負荷抵抗Ｒ２が接続される。

端子Ｐ、には、吸気流量メータＤＥＴ、が接続される。

この吸気流量メータは、抵抗片とこの抵抗片に対し、吸
気流量に応じてその位置が変イヒするスライド接点を持
つよう、な構成とされる。その・ため、この吸気流量メ
ータは、吸気流量に応じた電圧を出力する。

端子Ｐ４には、エンジンの回転速度計ＤＥＴ４が接続さ
れる。この回転速度計は、エンジンの回転速度に応じた
電圧を上記端子Ｐ４に出力する。

端子Ｐ、には、スタータスイッチＳＷが接続される。

端子Ｐ、には、エンジンのクランク角度センサＤＥＴ、
が接続される。このセンサＤＥＴ、は、クランクが特定
の角度、例えばＯｏになったときパルス信号を出力する
。

端子Ｐ、は、例えばエンジン温度警告のための出力端子
とされる。ランプＰＬは、上記端子Ｐ？の出力を受ける
バッファ回路３０によって駆動され、エンジンが異常温
度になったときに点灯させられる。

周辺回路２１には、外部端子群Ｃ０ＮＴからの制御信号
、アドレスバスＡＤからのアドレス信号及びデータバス
ＤＴからのデータが供給される。

この周辺回路２１は、電数、の出力線２．ないしぶ。

を持ち、その内部にそれぞれアドレスバスＡＤのアドレ
ス信号によって選択され、データバスＤＴのデータ信号
によって状態が決められる記憶回路（図示しない）を含
んでいる。

上記周辺回路２１の出力線４．の信号は、出力バッファ
回路２２を介してイグニッションコイル２６に供給され
、出力線１□の信号は、出力バッファ回路２３を介して
エンジンの吸気多岐管におけるスロットルバルブを調整
するためのソレノイド２７に供給される。また、出力線
ノ、の信号は出力バノファ回路２４を介して電磁式燃料
ポンプ２８に供給され、出力ｍ６４の信号は、エンジン
のセルモータを駆動するためのリレー２９に供給される
。

第１図において、エンジン制御のたぬにリードオンリメ
モリ（ＲＯｒｖｆ　）　１９は、プログラムとともに、
制御するエンジンの特性によって決まる補間データを記
憶しているように構成される。

第１図において、キースイッチＳ。が閉じられると、バ
ッチＩＪ　Ｂから定電、圧回路４ｏに電源電圧−が供給
されるようになり、この定電圧回路４ｏから前記の各回
路に電源電圧ＶＢが供給されるようになる。

マイクロプロセッサ１が動作状態となることによって、
サーミスタＤＥＴ、、ＤＥＴ２等から得られるエンジン
冷却水温度、吸気温度等のアナログデータは、アナログ
ディジタル変換回路１４によって時分割的にディジタル
データに変換される。

変換されたそれぞれのディジタルデータは、データバス
を介してランダムアクセスメモリ（ＲＡＭ）に書き込ま
れる。

周辺回路２１からの出力によって、燃料ポンプ２８が動
作状態にされる。

スタータスイッチＳＷが閉じられることによってｌＪＬ
／−２９が動作状態とされ、セルモータ（図示しない）
が動作開始する。

ＲＯＭ１９の容量を減少させるため、このＲＯＭ１９内
の例えば点火時期に関するデータは、特定のサンプリン
グされた回転数に対してだけ対応づけられる。

そのため、回転速度計ＤＥＴ、からの任意のエンジン回
転数に対する点火時期データは、ＲＯＭ１９内の上記任
意のエンジン回転数に近いサンプリングの回転数におけ
る補間データを上記任意の回転数によって修正する演算
によって求められる。

クランク角度センサＤ　Ｅ　Ｔ　ｓからの出力に基づく
点火の基準時刻と、上記の演算によって求められた点火
時期データとから、実際の点火時期が演算される。これ
に基づ（・てイグニションコイル２６が駆動される。

エンジン回転数データとエンジン冷却水温度データとに
よりＲＯＭ１９のスロットルバルブを制御するたぬの補
間データが参照され、同様な演算によりスロットルバル
ブを制御するためのパルス制御信号が形成される。この
パルス制御信号によって、周辺回路２１を介して結合す
るソレノイド２７のパルス電流のデユーティ比が変化さ
せられる。ソレノイド２７は、パルス電流のデユーティ
比によってその平均電流が変化させられ、その結果、上
記デユーティ比に応じてスロットルバルブを制御する。

以上説明した実施例によれば、上述のような端子の共用
により、少な（・端子数で、要求の異なる、換言すれば
、アナログ信号入力数と、ディジタル信号入出力数が異
なる種々のプロセス制御が可能となり、マイクロプロセ
ッサの自動車エンジン制御等における各種プロセス制御
の汎用性を向上させることができる。そして、プロセス
制御の高品質化、言い換えれば、密度の高（・制御を行
なうために、ディジタル入力をアナログ入力とする等の
システム変更に対しても、一部のプログラムを変更する
のみで可能となるものである。

この発明は、前記実施例に限定されず、ホード１２は、
入力ボートと出力ボートをそれぞれ独立に設けたもので
あってもよい。この場合、端子の共用は入力ボートとア
ナログ入力との間で行なうものである。

また、端子を共用する場合、例えば、アナログ入力のす
べてを共用化したもの又は、ディジタル入力のすべてを
共用化したもの等、種々変更できるものである。

また、マイクロプロセッサのシステム構成は、種々変形
できるものである。

さらに、各種プロセス制御を行なうシステム構成は、一
般にマイクロプロセッサ、制御プログラムが書き込まれ
たＲＯＭ（又はＲＡＭ）及び各種データ保持のためのＲ
ＡＭ等、数チップのディジタル半導体集積回路により構
成されるものであることより、上記Ａ／Ｄ変換回路を含
むアナログ／ディジタル入出力回路は、例えば、第３図
に示すように、制御プログラムが書き込まれたＲＯＭを
構成するディジタル半導体集積回路１９に設けるもので
あってもよい。すなわち、アドレスデコーダ回路２０と
、プログラム命令語が書き込まれたメモリアレイ２１と
で構成されたディジタル半導体集積回路１９に、前記同
様な入出力ボート１２゜レジスタ１５．マルチプレクサ
１３　、　Ａ／Ｄ変換回路１４．レジスタ１６．１７を
設けて、このディジタル半導体集積回路１９のデータバ
ス、アドレスバスと、マイクログロ、セッサト外部ｙ”
　−ｐ　ハース、アドレスバスを介して接続させること
により、同様な動作を行なわせることができる。

また、上記Ａ／Ｄ変換回路を含むアナログ／ディジタル
入出力回路は、ＲＡＭを含むディジタル制御システムに
おいては、ＲＡＭを構成するディジタル半導体集積回路
に設けるものであってもよ＜、マイクロプロセッサ、Ｒ
ＯＭ、ＲＡＭの全システムを１チツプディジタル半導体
集積回路で構成する場合にも同様である。

【図面の簡単な説明】

第１図、第３図は、それぞれこの発明の一実施例を示す
ブロック図、第２図は、この発明の要部−実施例を示す
回路図である。 １・・・マイクロプロセッサ、２・・・アキエムレータ
、３・・・アキュムレータラッチ、４・・・一時レジス
タ、５・・・算術論理ユニット、６・・・命令レジスタ
、７・・・。 命令デコーダ及びマシンサイクルエンコーダ、８・・・
タイミング制御回路、９・・・レジスタ部、１ｏ・・・
アドレスバッファ、１１・・・データバッファ、１２・
・・入出力ボート、ｌｊａ・・・、入力バッファアンプ
、１２ｂ・・・出力バッファアンプ、１３・・・マルチ
プレクサ、１４・・・Ａ／Ｄ変換回路、１５・・・レジ
スタ、１５ａ〜１５ｃ・・・ラッチ回路、１６・・・レ
ジスタ、１７・・・コントロールレジスタ、１７ａ−ラ
ッチ回路、１７ｂ・・・デコーダ回路、１８・・・アド
レスデコーダ回路、１９・・・ＲＯＭ、２０・・・アド
レスデコーダ、２１・・・メモリアレイ。 第　　１　　図 第　　２　　図 第　　３　　図

Claims (1)

【特許請求の範囲】
1. １、ディジタル制御信号に基づいて動作が制御され、動
   作状態に応じてディジタル信号とアナログ信号とを出力
   する被制御装置と、上記被制御装置からの上記ディジタ
   ル信号とアナログ信号とを受けることによって上記ディ
   ジタル制御信号を出力する制御回路装置とからなるディ
   ジタル制御システムであって、上記制御回路装置は、デ
   ィジタル回路、アナログディジタル変換回路、ディジタ
   ル入力端子及びアナログ入力端子を含み、上記ディジタ
   ル入力端子の少なくとも一部とアナログ入力端子の少な
   くとも一部とを共用し、上記の共用の端子を選択的にデ
   ィジタル入力端子又はアナログ入力端子として用いるよ
   うにしたモノリシック半導体集積回路を含むことを特徴
   とするディジタル制御システム。