JPH0234186B2 - - Google Patents

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JPH0234186B2
JPH0234186B2 JP56147894A JP14789481A JPH0234186B2 JP H0234186 B2 JPH0234186 B2 JP H0234186B2 JP 56147894 A JP56147894 A JP 56147894A JP 14789481 A JP14789481 A JP 14789481A JP H0234186 B2 JPH0234186 B2 JP H0234186B2
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    • H—ELECTRICITY
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Description

【発明の詳細な説明】 この発明は、半導体集積回路装置に関する。
例えば、デイジタル制御回路を構成する半導体
集積回路装置においても、情報量の大きなアナロ
グ信号を処理することが、精度の高いプロセス制
御等を行なう上で有益である。
このような半導体集積回路装置においては、集
積密度を向上させるために、公知の多層配線技術
により形成された第１層目、第２層目あるいは第
３層目の金属配線で、その内部回路の相互間等が
接続される。
このため、デイジタル信号を処理する回路とア
ナログ信号を処理する回路とを含んだ半導体集積
回路装置においては、例えば、第１図に示すよう
にフイールド絶縁膜SiO2を介して半導体基板Sub
上に形成された第１層目の導電性ポリシリコン層
Poly−Siがアナログ信号線として使われ、層間
絶縁膜SiO2を介してこれと交差する第２層目の
アルミニウム層ALがデイジタル信号線として使
われることがある。この場合、上記層間絶縁膜
SiO2が比較的薄いため、両配線間に比較的大き
な容量が生じてしまう。
特に、アナログ信号線がアナログ／デイジタル
（Ａ／Ｄ）コンバータのように高入力インピーダ
ンスの電子回路に接続される場合には、上記静電
結合によつてデイジタル信号振幅の影響が大きく
アナログ信号にあらわれるため、アナログ信号処
理動作に誤動作が生じる。すなわち、デイジタル
信号のレベルが変化したとき、このレベル変化が
上記容量を介してアナログ信号線に伝わり、アナ
ログ信号のレベルを変化させてしまう。このため
Ａ／Ｄコンバータに誤動作が生じてしまう。
また、本願出願人において、この発明に先立つ
て提案された先願（特願昭55−18986号）明細書
に記載されているように、共通の外部端子をアナ
ログ入力端子と、デイジタル入出力端子として選
択的に用いる場合には、上記アナログ信号線とデ
イジタル信号線とを多層配線によつて交差させる
必要があるため、上記問題が必然的に生じる。
この発明の目的は、アナログ信号処理の誤動作
を防止した半導体集積回路装置を提供することに
ある。
この発明の他の目的は、アナログ入力端子とデ
イジタル入出力端子との共用化を図りつつ、アナ
ログ信号処理の誤動作を防止した半導体集積回路
装置を提供することにある。
この発明のさらに他の目的は、以下の説明及び
図面から明らかになるであろう。
以下、この発明を実施例とともに詳細に説明す
る。
第２図は、この発明が適用されるデイジタル制
御回路を構成する半導体集積回路装置のブロツク
図である。
同図において、１は、１チツプモノリシツク半
導体集積回路で構成されたマイクロプロセツサで
あり、次に説明する各回路ブロツク２ないし１８
により構成される。そして、これらの各回路ブロ
ツクは、公知の半導体集積回路技術によつて半導
体基板上に形成されたMISFET（絶縁ゲート型電
界効果トランジスタ）で構成されている。
２はアキユムレータ、３はアキユムレータラツ
チ、４は一時レジスタ、５は算術論理ユニツトで
あり、これらの回路２ないし５は、演算部を構成
している。
上記算術論理ユニツト５は、制御回路８の制御
によつて加減算等の算術演算、もしくは論理和
（OR）、論理積（AND）、排他的論理和等の論理
的な判断を行なうものである。すなわち、上記算
術論理ユニツト５は、一時レジスタ４の内容と、
アキユムレータ２の出力であるアキユムレータラ
ツチ３の内容とを入力して演算するものである。
上記算術論理ユニツト５の演算結果は、制御回路
８からの命令語に基づく制御信号によつて異なる
が、内部データバスBusを介してアキユムレータ
に送り出される。
６は命令レジスタ、７は命令デコーダ及びマシ
ンサイクルエンコーダ、８はタイミング制御回路
であり、これらの回路６ないし８は、制御部を構
成している。
上記命令レジスタ６はROM１９又はRAM２
０に書き込まれているプログラム命令語を取り出
すためのものである。上記命令レジスタ６で読み
出された命令は、命令デコーダで解読され、マシ
ンサイクルエンコーダで各種のタイミング信号に
変換される。
上記タイミング制御回路８は、外部制御端子群
CONTから入力されたクロツク信号をもとにし
てタイミングをはかり、外部のデータバスDTの
データを取り込むバス制御信号や、外部データバ
スDTへのデータを書き出すストローブ信号を出
力する。
また、タイミング制御回路８は外部制御端子群
CONTからの割込み信号、動作を停止させるホ
ールド信号や、リセツト信号等の一連の外部から
の信号を調べ、さらに、これらの信号を受けて、
割込みを受けることを示す信号、ホールドの要求
を受付けたことを示す信号等一連の信号を外部に
送出するものである。
９は、レジスタ部であり、図示しないが汎用ワ
ーキングレジスタ、スタツクポインタ、プログラ
ムカウンタ等を含むものである。
上記レジスタ部９における汎用ワーキングレジ
スタは、データを扱うこと（倍長のデータも含
む）の他、メモリ参照のときにも用いられる。ス
タツクポインタは、サプルーチンジヤンプの戻り
先番地の記憶に用いられる。プログラムカウンタ
は、次に読み出すべき命令語の所在を記憶するレ
ジスタであり、ジヤンプ命令以外は、１つの命令
を実行するたびに、その内容に１が加えられる。
１８は、アドレスデコーダ回路であり、レジス
タ部９の汎用ワーキングレジスタの出力を受けて
後で説明する回路１５ないし１７を制御するため
の信号を出力する。このアドレスデコーダ回路１
８の使用によつて、少ない数の汎用ワーキングレ
ジスタによつても上記回路１５ないし１７を制御
できるようになる。
１０は、アドレスバツフアであり、ROM１
９、RAM２０及び周辺回路２１に供給するため
のアドレス信号を出力するものである。
１１はデータバツフアであり、外部データバス
DTと内部データバスBUSとのデータの授受を行
なうものである。
１２は、プロセス制御等における制御対象との
デイジタル信号による信号授受を行なう入出力ポ
ートであり、レジスタ１５を介して内部データバ
スに信号の伝達を行なうものである。この実施例
においては、上記デイジタル用の信号端子の一部
（例えば、P4，P5）は、後に説明するようにアナ
ログ入力端子としても用いるようにする。
１３は、マルチプレクサであり、複数のアナロ
グ入力信号を択一的にＡ／Ｄ変換回路１４に入力
するものである。このマルチプレクサ１３は、そ
の一部の入力として、上記デイジタル入出力端子
P4，P5を共用するものである。すなわち、端子
P1〜P3はアナログ専用の入力端子とし、端子P4，
P5はアナログとデイジタルとに共用の端子とす
るものである。
上記Ａ／Ｄ変換回路１４のデイジタル化した出
力信号は、レジスタ１６を介して内部データバス
BUSに伝達するものである。
なお、特に制限されないが、上記Ａ／Ｄ変換回
路１４は、遂次比較形のＡ／Ｄ変換回路である。
遂次比較形のＡ／Ｄ変換回路においては、入力の
アナログ信号は演算増幅器に印加される。このた
め、上記Ａ／Ｄ変換回路１４の入力インピーダン
スは比較的高い。
１７は、上記マルチプレクサの選択信号を形成
するコントロールレジスタであり、アドレスデコ
ーダ回路１８による制御によつて内部データバス
BUSの信号を読み込むものである。
上記共用した端子P4，P5をデイジタル信号の
入出力端子として用いるときは、マルチプレクサ
１３、又はＡ／Ｄ変換回路１４により、入力又は
出力を禁止（レジスタ１６で行なうものとしても
よい）することにより行ない、一方、上記共用し
た端子P4，P5をアナログ入力端子として用いる
ときは、入出力ポート１２の対応する出力回路を
ハイインピーダンスとすることにより、上記端子
からのアナログ信号をＡ／Ｄ変換回路１４に取り
込むものである。
このことは、第３図に示す具体的一実施例回路
により容易に理解されよう。
伝送ゲートMISFET Q16〜Q20で構成されたマ
ルチプレクサ１３を制御するレジスタ１７は、ラ
ツチ回路１７ａと、デコーダ回路１７ｂとにより
構成され、上記ラツチ回路１７ａには、伝送ゲー
トMISFET Q1〜Q3を介して、内部データバス
BUSからの信号がセツトされる。上記伝送ゲー
トMISFET Q1〜Q3は、アドレスデコーダ回路１
８で選択されるものである。したがつて、上記レ
ジスタ１７に与えられた特定のアドレスを指定す
るとともに、マルチプレクサ選択データを内部デ
ータバスBUSを介してレジスタ１７を構成する
ラツチ回路に入力することにより、任意のマルチ
プレクサ１３の選択動作が行なわれるものであ
る。
また、Ａ／Ｄ変換出力が入力されるレジスタ１
６の出力も、伝送ゲートMISFET Q4〜Q6を介し
て内部データバスBUSの対応するビツト線に接
続されたものであり、上記レジスタ１６に対して
与えられた特定のアドレスを指定することによ
り、アドレスデコーダ回路１８の出力で上記
MISFET Q4〜Q6をオンとして内部データバス
BUSに取り込むものである。
デイジタル信号用の入出力ポート１２は、各端
子P4〜Poに対して、それぞれ入力バツフアアン
プ１２ａと、出力バツフアアンプ１２ｂとが設け
られるものであり、上記出力バツフアアンプ１２
ｂには、ゲート信号が与えられ、信号の伝達が制
御されるものである。
レジスタ１５は、上記入出力ポート１２からの
各入力バツフアアンプ１２ａの出力に対応して設
けられたラツチ回路１５ａと、各出力バツフアア
ンプ１２ｂの入力に対応して設けられたラツチ回
路１５ｂと、各出力バツフアアンプ１２ｂのゲー
ト入力に対応して設けられたラツチ回路１５ｃと
により構成される。そして、各端子に対応したラ
ツチ回路１５ａ，１５ｂ等の入力と、出力は、そ
れぞれ伝送ゲートMISFET Q7，Q8〜Q13，Q14を
介して対応する内部データバスBUSのビツト線
に接続され、それぞれについて特定のアドレスが
与えられ、アドレスデコーダ回路１８の出力で制
御されるものである。
また、出力バツフアアンプ１２ｂ等のゲート信
号を形成するラツチ回路１５ｃの入力は、伝送ゲ
ートMISFET Q9，Q12〜Q15を介して同様に対応
する内部データバスBUSのビツト線に接続され
るものである。
上述のように、デイジタル化されたアナログ入
力と、デイジタル入力とは内部データバスBUS
で共通化されるものであるので、両者の取り込み
は、レジスタ１６のアドレス指定と、レジスタ１
５のアドレス指定タイミングとを異ならせること
により行なうものである。
そして、例えば、端子P4，P5をデイジタル入
出力端子として用いる場合には、マルチプレクサ
１３を制御するレジスタ１７への入力データを上
記端子から信号を選択しないようにプログラムを
組むとともに、端子P4，P5に対応するレジスタ
１５おけるラツチ回路１５ａ，１５ｂ等のアドレ
ス指定に際しては、デイジタル信号を取り扱うも
のとしたプログラムを組むものである。
この場合、上記端子P4，P5を含むデイジタル
信号の入出力の換り替えは、レジスタ１５におけ
るラツチ回路１５ｃ等のセツト、リセツトにより
方向性を設定することにより行なうものである。
例えば、ラツチ出力を“０”とした場合には、
出力バツフアアンプ１２ｂ等をハイインピーダン
スとして、入力信号を取り扱うものとし、ラツチ
出力を“１”とした場合には、出力バツフアアン
プ１２ｂ等を動作させて出力信号を取り扱うもの
とする。
したがつて、上記共用化した端子P4，P5をア
ナログ入力端子として用いる場合には、レジスタ
１７を介してマルチプレクサ１３により、その選
択を行なうとともに上記方向性を設定するラツチ
出力を“０”として出力バツフアアンプをハイイ
ンピーダンスとしてアナログ入力信号の入力を可
能とするものである。
この場合、上記端子P4，P5に対応したレジス
タ１５におけるラツチ回路１５ａ，１５ｂ等のア
ドレス指定は行なわないようにするものである。
共用化しないデイジタル信号用のレジスタ１５
に対するデイジタル信号の外部回路との授受は、
上述のように、レジスタ１６とのアドレス指定タ
イミングとを相違させることにより行なうもので
ある。
第２図の集積回路は、特に制限されないが、エ
ンジンの制御のために使用される。
そのため、例えば、端子P1と回路の接地点と
の間にエンジン冷却水温度検出用サーミスタ
DET1が接続され、このサーミスタDET1と電源
端子VBとの間に負荷抵抗R1が接続される。上記
サーミスタDET1として負の温度係数のものを使
用することにより、上記端子P1に加わる電圧は、
冷却水の温度上昇とともに低下する。
同様に、端子P2には、エンジンの吸気温度測
定用のサーミスタDET2とその負荷抵抗R2が接続
される。
端子P3には、吸気流量メータDET3が接続され
る。この吸気流量メータは、抵抗片とこの抵抗片
に対し、吸気流量に応じてその位置が変化するス
ライド接点を持つような構成とされる。そのた
め、この吸気流量メータは、吸気流量に応じた電
圧を出力する。
端子P4には、エンジンの回転速度計DET4が接
続される。この回転速度計は、エンジンの回転速
度に応じた電圧を上記端子P4に出力する。
端子P5には、スタータスイツチSWが接続され
る。
端子P6には、エンジンのクランク角度センサ
DET5が接続される。このセンサDET5は、クラ
ンクが特定の角度、例えば0°になつたときパルス
信号を出力する。
端子P7は、例えばエンジン温度警告のための
出力端子とされる。ランプPLは、上記端子P7の
出力を受けるバツフア回路３０によつて駆動さ
れ、エンジンが異常温度になつたときに点灯させ
られる。
周辺回路２１には、外部端子群CONTからの
制御信号、アドレスバスADからのアドレス信号
及びデータバスDTからのデータが供給される。
この周辺回路２１は、複数の出力線l1ないしl4を
持ち、その内部にそれぞれアドレスバスADのア
ドレス信号によつて選択され、データバスDTの
データ信号によつて状態が決められる記憶回路
（図示しない）を含んでいる。
上記周辺回路２１の出力線l1の信号は、出力バ
ツフア回路２２を介してイグニツシヨンコイル２
６に供給され、出力線l2の信号は、出力バツフア
回路２３を介してエンジンの吸気多岐管における
スロツトルバルブを調整するためのソレノイド２
７に供給される。また、出力線l3の信号は出力バ
ツフア回路２４を介して電磁式燃料ポンプ２８に
供給され、出力線l4の信号は、エンジンのセルモ
ータを駆動するためのリレー２９に供給される。
第２図において、エンジン制御のためにリード
オンリメモリ（ROM）１９は、プログラムとと
もに、制御するエンジンの特性によつて決まる補
間データを記憶しているように構成される。
第２図において、キースイツチS0が閉じられる
と、バツテリＢから定電圧回路４０に電源電圧が
供給されるようになり、その定電圧回路４０から
前記の各回路に電源電圧VBが供給されるように
なる。
マイクロプロセツサ１が動作状態となることに
よつて、サーミスタDET1，DET2等から得られ
るエンジン冷却水温度、吸気温度等のアナログデ
ータは、アナログデイジタル変換回路１４によつ
て時分割的にデイジタルデータに変換される。変
換されたそれぞれのデイジタルデータは、データ
バスを介してランダムアクセスメモリ（RAM）
に書き込まれる。
周辺回路２１からの出力によつて、燃料ポンプ
２８か動作状態にされる。
スタータスイツチSWが閉じられることによつ
てリレー２９が動作状態とされ、セルモータ（図
示しない）が動作開始する。
ROM１９の容量を減少させるため、この
ROM１９内の例えば点火時期に関するデータ
は、特定のサンプリングされた回転数に対してだ
け対応づけられる。
そのため、回転速度計DET4からの任意のエン
ジン回転数に対する点火時期データは、ROM１
９内の上記任意のエンジン回転数に近いサンプリ
ングの回転数における補間データを上記任意の回
転数によつて修正する演算によつて求められる。
クランク角度センサDET5からの出力に基づく
点火の基準時刻と、上記の演算によつて求められ
た点火時期データとから、実際の点火時期が演算
される。これに基づいイグニツシヨンコイル２６
が駆動される。
エンジン回転数データとエンジン冷却水温度デ
ータとによりROM１９のスロツトルバルブを制
御するための補間データが参照され、同様な演算
によりスロツトルバルブを制御するためのパルス
制御信号が形成される。このパルス制御信号によ
つて、周辺回路２１を介して結合するソレノイド
２７のパルス電流のデユーテイ比が変化させられ
る。ソレノイド２７は、パルス電流のデユーテイ
比によつてその平均電流が変化させられ、その結
果、上記デユーテイ比に応じてスロツトルバルブ
を制御する。
以上説明したマイクロプロセツサ等を構成する
半導体集積回路装置のように、アナログ入力端子
とデイジタル入出力端子との共用化を図つた場合
において、従来の配線レイアウト方法では第２図
のブロツク図及び第３図の回路図から明らかなよ
うに、アナログ信号線とデイジタル信号線とが交
差する（重なり合う）部分が生じる。このため、
前述したような容量が、アナログ信号線とデイジ
タル信号線との間に生じてしまい、前述のように
アナログ信号処理に誤動作が生じてしまう。すな
わち、例えばＡ／Ｄ変換回路１４が回転速度計
DET4から出力されているエンジンの回転数に応
じたアナログ電圧をデイジタル信号に変換してい
るときに、スタータスイツチSWの状態が変化さ
れると、この変化に応じたデイジタル信号のレベ
ル変化が上記容量を介してＡ／Ｄ変換回路１４に
結合されているアナログ信号線帽に伝わる。この
ため、Ａ／Ｄ変換回路１４は、上記アナログ電圧
よりもレベルの高い、あるいは低い電圧をデイジ
タル信号に変換してしまう。つまりＡ／Ｄ変換回
路１４におけるアナログ信号処理に誤動作が生じ
てしまう。
なお、デイジタル信号のレベルは、例えば５ボ
ルトから０ボルトへ、あるいはその反対に０ボル
トから５ボルトへの短時間に変化する。すなわち
短時間に比較的大きくレベルが変化する。このた
め、上記容量を介してＡ／Ｄ変換回路１４に伝わ
るレベル変化は比較的大きくなる。
そこで、この実施例では第４図のレイアウト図
に示すように、アナログ信号線とデイジタル信号
線とが、外部端子に接続されるボンデイング用電
極P1〜P6の配列を境として分割されたエリアに
それぞれ形成される。なお、第４図において特に
制限されないが、実線で示した配線は、上記ボン
デイング用電極とともに第２層目のアルミニウム
層で構成され、一点鎖線で示した配線は、マルチ
プレクサとしてのMISFET Q16ないしQ20のゲー
ト電極とともに第１層目の導電性ポリシリコン層
で構成される。また、点線で示した部分は、
MISFETのソース、ドレイン領域としての拡散
領域である。さらに、〓印はコンタクト部分であ
り、これにより拡散領域と第２層目のアルミニウ
ム層とが接続されている。
この実施例では、各ボンデイング用電極P1〜
P6が半導体チツプ１の周辺部に配列されており、
この配列と半導体チツプ１とエツジとの間のエリ
アにアルミニウム配線で構成されたアナログ信号
線LAが形成され、Ａ／Ｄ変換回路１４の入力端
子に導かれる。また、上記アナログ信号線LAは、
マルチプレクサとしてのMISFET Q16ないしQ20
の一方の拡散領域に接続されている。
一方、上記ボンデイング用電極P1〜P6を配列
に対して半導体チツプ１の内側のエリアにアルミ
ニウム層及び導電性ポリシリコン層で構成された
デイジタル信号線LDが形成されている。このう
ち、アルミニウム層で構成されたデイジタル信号
線LDは、マルチプレクサとしてのMISFET Q16
ないしQ20の他方の拡散領域と入出力ポート１２
との間を接続する。また、これに替え、ボンデイ
ング用電極P6のように、アルミニウム層によつ
てボンデイング電極P4ないしP5とともに上記デ
イジタル信号線を一体的に形成するものとしても
よい。
さらに、上記MISFET Q16ないしQ20のゲート
電極と一体的に形成された導電性ポリシリコン層
によるデイジタル信号線LDは、コントロールレ
ジスタ１７の出力端子に接続されている。
なお、上記各回路の相互の配線は、同図におい
て打点で示されたような領域において行なわれ
る。
以上説明した実施例においては、アナログ信号
線とデイジタル信号線とが交差することなく半導
体チツプ１上に形成できるため、前述のようなア
ナログ信号処理における誤動作を防止することが
できる。
そして、第２図又は第３図に示したように、ア
ナログ入力端子とデイジタル入出力端子とを共用
化した場合には、少ない端子数で、要求の異な
る、換言すれば、アナログ信号入力数と、デイジ
タル信号入出力数が異なる種々のプロセス制御が
可能となり、マイクロプロセツサによる自動車エ
ンジン制御等の各種プロセス制御の汎用性を向上
させることができる。また、プロセス制御の高品
質化、言い換えれば、密度の高い制御を行なうた
めに、デイジタル入力をアナログ入力に変更する
等のシステム変更に対しても、一部のプログラム
を変更するのみで可能となるものである。
この発明は、前記実施例に限定されない。
アナログ信号線及びデイジタル信号線は、上記
アルミニウム層、導電性ポリシリコン層の他に、
拡散層を利用するものであつてもよく、また、そ
の組み合わせは種々変更できるものである。
また、上記アナログ信号線とデイジタル信号線
とは共にボンデイング用電極に接続されている必
要はなく、その入力インピーダンスが高いアナロ
グ信号処理回路に接続されたアナログ信号線と、
デイジタル信号線とを有する半導体集積回路に、
この発明は広く適用できる。
また、上記アナログ信号線とデイジタル信号線
とがボンデイング用電極にそれぞれ独立して、又
は一部若しくは全部共通化されるものであつても
よい。この場合には、上記ボンデイング用電極の
配列を境にして分割されたエリアにそれぞれを形
成することが、配線レイアウトの簡素化ないし高
密度化を図る上で望ましい。さらに、上記ボンデ
イング用電極は、半導体チツプ周辺に配列される
必要はなく、半導体チツプの大型化等に伴ない、
半導体チツプの中ほどに形成するものであつても
よい。
【図面の簡単な説明】
第１図は、公知の多層配線例を示す断面図、第
２図は、この発明が適用される半導体集積回路装
置の一実施例を示すブロツク図、第３図は、その
要部回路図、第４図は、この発明の一実施例を示
すレイアウト図である。 １……マイクロプロセツサ（半導体チツプ）、
２……アキムレータ、３……アキユムレータラツ
チ、４……一時レジスタ、５……算術論理ユニツ
ト、６……命令レジスタ、７……命令デコーダ及
びマシンサイクルエンコーダ、８……タイミング
制御回路、９……レジスタ部、１０……アドレス
バツフア、１１……データバツフア、１２……入
出力ポート、１２ａ……入力バツフアアンプ、１
２ｂ……出力バツフアアンプ、１３……マルチプ
レクサ、１４……Ａ／Ｄ変換回路、１５……レジ
スタ、１５ａ〜１５ｃ……ラツチ回路、１６……
レジスタ、１７……コントロールレジスタ、１７
ａ……ラツチ回路、１７ｂ……デコーダ回路、１
８……アドレスデコーダ回路、１９……ROM、
２０……RAM、２１……周辺回路、２２〜２５
……出力バツフア回路、２６……イグニツシヨン
コイル、２７……ソレノイド、２８……電磁式燃
料ポンプ、２９……リレー、４０……定電圧回
路。

Claims (1)

  1. 【特許請求の範囲】 １ その入力インピーダンスが高く、第１の配線
    を通して供給されたアナログ信号を処理する第１
    の電子回路と、上記第１の配線と交差しないよう
    に配置された第２の配線からのデイジタル信号を
    受け、又は上記第２の配線にデイジタル信号を送
    る第２の電子回路とを含むことを特徴とする半導
    体集積回路装置。 ２ 上記第１、第２の配線は、それぞれボンデイ
    ング用電極に接続され、これらのボンデイング用
    電極の配列によつて分割された一方のエリアに上
    記第１の配線が配置され、他方のエリアに上記第
    ２の配線が配置されるものであることを特徴とす
    る特許請求の範囲第１項記載の半導体集積回路装
    置。 ３ 上記ボンデイング用電極は、半導体チツプの
    周辺部に配列され、第１の配線は、上記半導体チ
    ツプのエツジとボンデイング用電極の配列との間
    のエリアに配置されるものであることを特徴とす
    る特許請求の範囲第２項記載の半導体集積回路装
    置。 ４ 第１の配線は、マルチプレクサを構成する
    MISFETを通して、第２の配線とともに共通の
    ボンデイング電極に接続されるものであることを
    特徴とする特許請求の範囲第２又は第３項記載の
    半導体集積回路装置。
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