JPH05258080A

JPH05258080A - デイジタル制御システム

Info

Publication number: JPH05258080A
Application number: JP3169667A
Authority: JP
Inventors: Shiro Baba; 志朗馬場
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-07-10
Filing date: 1991-07-10
Publication date: 1993-10-08

Abstract

(57)【要約】【目的】少ない端子数のモノリシック半導体集積回路を
用いた汎用性の高いデイジタル制御システムを提供す
る。【構成】デイジタル制御システムは、アナログ入力端子
とデイジタル入力端子とを持つマイクロプロセッサを構
成するモノリシック半導体集積回路１を用いる。アナロ
グ入力端子とデイジタル入力端子とは、少なくともその
一部が共通端子Ｐ₄、Ｐ₅とされる。どの共通端子がアナ
ログ入力とデイジタル入力とのどちらかとして使用され
るかがマイクロプロセッサによるアドレス指示ないしは
それと併用される制御データによって決められる。【効果】マイクロプロセッサによって共通端子の機能を
変更できるので、アナログ入力数の多い制御システムと
デイジタル入力数の多い制御システムとのいずれの制御
システムも容易に構成できる。その結果、汎用性の高い
デイジタル制御システムを得ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、デイジタル制御シス
テム特にアナログデイジタル変換回路（以下Ａ／Ｄ変換
回路と称する）を含むモノリシック半導体集積回路を用
いたデイジタル制御システムに関する。

【０００２】

【従来の技術】デイジタル制御システムは、半導体集積
回路を使用することによってそれを構成する装置を小型
化することができるようになり、また半導体集積回路外
での結線数を減少させることができるようになる。

【０００３】マイクロプロセッサを利用してプロセス制
御、計算制御等を行う制御システムとして、質の高いシ
ステム制御を行なうため、各種センサー信号としてデイ
ジタル信号とともにＡ／Ｄ変換回路を介して情報量の大
きいアナログ信号をも入力するようにしたものが考えら
れている。

【０００４】

【発明が解決しようとする課題】この場合、装置の小型
化のため及び外部結線数の減少のために、マイクロプロ
セッサのデータバスに、上記デイジタル信号を供給する
入力回路と、アナログ信号をデイジタル信号に変換した
上で供給する入力回路とを１チップのモノリシック半導
体集積回路として構成することが望ましい。

【０００５】しかしながら、上記のようにモノリシック
半導体集積回路化しようとする場合、デイジタル信号入
力とアナログ信号入力のためにモノリシック半導体集積
回路に設ける外部端子数が増加することになる。また、
制限された外形寸法等によりモノリシック半導体集積回
路に設けることのできる外部端子の数が制限されている
場合には、この外部端子の制限により制御システムで実
現できる機能が制約されてしまうことになる。

【０００６】そのため、１種類のモノリシック半導体集
積回路を複数の用途に使用することが困難になってく
る。

【０００７】例えば、モノリシック半導体集積回路に、
ナログ入力端子を多く設定すると多くのデイジタル信号
を入力とする制御には不向きなものとなり、逆にデイジ
タル入力端子を多く設定すると、多くのアナログ信号を
入力とする制御には不向きなものとなる。また、デイジ
タル入力信号をアナログ入力信号に切り換えて、品質の
高い制御へのシステムの変更を行なうようなことが難し
くなってくる。

【０００８】従ってこの発明の１つの目的は、少ない端
子数で、かつ、汎用性を高めたデイジタル制御システム
の少なくとも一部を構成するデイジタル半導体集積回路
を提供することにある。

【０００９】この発明の他の目的は、上記デイジタル半
導体集積回路を使用したデイジタル制御システムを提供
することにある。

【００１０】この発明の更に他の目的は、以下の説明及
び図面から明らかとなるであろう。

【００１１】

【課題を解決するための手段】この発明に従うと、少な
くともアナログ入力端子の一部とデイジタル入力端子の
一部とが共用とされ、この共用の端子が、プログラムに
より選択的にデイジタル入力端子又はアナログ入力端子
として用いられる。

【００１２】上記デイジタル入力端子は、また必要に応
じてデイジタル出力端子としても共用される。

【００１３】

【作用】上記の手段によって、上記のように入力端子の
みとする場合よりも更に外部端子数を減少させることが
できるようになる。

【００１４】

【実施例】以下、この発明を実施例とともに詳細に説明
する。

【００１５】図１は、この発明の一実施例を示すブロッ
ク図である。

【００１６】１は、１チップモノリシック半導体集積回
路で構成されたマイクロプロセッサであり、次に説明す
る各回路ブロック２〜１８により構成される。

【００１７】２はアキュムレータ、３はアキュムレータ
ラッチ、４は一時レジスタ、５は算術論理ユニットであ
り、これらの回路２ないし５は、演算部を構成してい
る。

【００１８】上記算術論理ユニット５は、制御回路８の
制御によって加減算等の算術演算、もしくは論理和（Ｏ
Ｒ），論理積（ＡＮＤ）排他的論理和等の論理的な判断
を行なうものである。すなわち、上記算術論理ユニット
５は、一時レジスタ４の内容と、アキュムレータ２の出
力であるアキュムレータラッチ３の内容とを入力として
演算するものである。上記算術論理ユニット５の演算結
果は、制御回路８からの命令語に基づく制御信号によっ
て異なるが、内部データバスＢＵＳを介してアキュムレ
ータに送り出される。

【００１９】６は命令レジスタ、７は命令デコーダ及び
マシンサイクルエンコーダ、８はタイミング制御回路で
あり、これらの回路６ないし８は、制御部を構成してい
る。

【００２０】上記命令レジスタ６はＲＯＭ１９又はＲＡ
Ｍ２０に書き込まれているプログラム命令語を取り出す
ためのものである。上記命令レジスタ６で読み出された
命令は、命令デコーダで解読され、マシンサイクルエン
コーダで各種のタイミング信号に変換される。

【００２１】上記タイミング制御回路８は、外部制御端
子群ＣＯＮＴから入力されたクロック信号をもとにして
タイミングをはかり、外部のデータバスＤＴのデータを
取り込むバス制御信号や、外部データバスＤＴへのデー
タを書き出すストローブ信号を出力する。

【００２２】また、タイミング制御回路８は外部制御端
子群ＣＯＮＴからの割込み信号、動作を停止させるホー
ルド信号や、リセット信号等の一連の外部からの信号を
調べ、さらに、これらの信号を受けて、割込みを受ける
こと示す信号、ホールドの要求を受け付けたことを示す
信号等一連の信号を外部に送出するものである。

【００２３】９は、レジスタ部であり、図示しないが汎
用ワーキングレジスタ、スタックポインタ、プログラム
カウンタ等を含むものである。

【００２４】上記レジスタ部９における汎用ワーキング
レジスタは、データを扱うこと（倍長のデータも含む）
の他、メモリ参照のときにも用いられる。スタックポイ
ンタは、サブルーチンジャンプの戻り先番地の記憶に用
いられる。プログラムカウンタは、次に読み出すべき命
令語の所在を記憶するレジスタであり、ジャンプ命令以
外は、１つの命令を実行するたびに、その内容に１が加
えられる。

【００２５】１８は、アドレスデコーダ回路であり、レ
ジスタ部の汎用ワーキングレジスタの出力を受けて後で
説明する回路１５ないし１７を制御するための信号を出
力する。このアドレスデコーダ回路１８の使用によっ
て、少ない数の汎用ワーキングレジスタによっても上記
回路１５ないし１７を制御できるようになる。

【００２６】１０は、アドレスバッファでありＲＯＭ１
９、ＲＡＭ２０及び周辺回路２１に供給するためのアド
レス信号を出力するものである。

【００２７】１１は、データバッファであり、外部デー
タバスＤＴと内部データバスＢＵＳとのデータの授受を
行なうものである。

【００２８】１２は、プロセス制御等における制御対象
とのデイジタル信号による信号による信号授受を行なう
入出力ポートであり、レジスタ１５を介して内部データ
バスに信号の伝達を行なうものである。この実施例にお
いては、上記デイジタル用の信号端子の一部（例えばＰ
₄、Ｐ₅）は、後に説明するようにアナログ入力端子とし
ても用るようにする。

【００２９】１３は、マルチプレクサであり、複数のア
ナログ入力信号を択一的にＡ／Ｄ変換回路１４に入力す
るものである。このマルチプレクサ１３は、その一部の
入力として、上記デイジタル入出力端子Ｐ₄、Ｐ₅を供用
するものである。すなわち、端子Ｐ₁〜Ｐ₃はアナログ専
用の入力端子とし、端子Ｐ₄、Ｐ₅はアナログとデイジタ
ルとに共用の端子とするものである。

【００３０】上記Ａ／Ｄ変換回路１４のデイジタル化し
た出力信号は、レジスタ１６を介して内部データバスＢ
ＵＳに伝達するものである。

【００３１】１７は、上記マルチプレクサの選択信号を
形成するコントロールレジスタであり、アドレスデコー
ダ回路１８による制御によって内部データバスＢＵＳの
信号を読み込むものである。

【００３２】上記共用した端子Ｐ₄、Ｐ₅をデイジタル信
号の入出力端子として用いるときは、マルチプレクサ１
３、又はＡ／Ｄ変換回路１４により、入力又は出力を禁
止（レジスタ１６で行なうものとしてもよい）すること
により行ない、一方、上記共用した端子、Ｐ₄、Ｐ₅をア
ナログ入力端子として用いるときは、入出力ポート１２
の対応する出力回路をハイインピーダンスとすることに
より、上記端子からのアナログ信号をＡ／Ｄ変換回路１
４に取り込むものである。

【００３３】このことは、図２に示す具体的一実施回路
により容易に理解されよう。

【００３４】伝送ゲートＭＩＳＦＥＴＱ₁₆〜Ｑ₂₀で構成
されたマルチプレクサ１３を制御するレジスタ１７は、
ラッチ回路１７ａと、デコーダ回路１７ｂとにより構成
され、上記ラッチ回路１７ａには、伝送ゲートＭＩＳＦ
ＥＴＱ₁〜Ｑ₃を介して、内部データバスＢＵＳからの信
号がセットされる。上記伝送ゲートＭＩＳＦＴＱ₁〜Ｑ₃
は、アドレスデコーダ回路１８で選択されるものであ
る。したがって、上記レジスタ１７に与えられた特定の
アドレスを指定するとともに、マルチプレクサ選択デー
タを内部データバスＢＵＳを介してレジスタ１７を構成
するラッチ回路に入力するひとにより、任意のマルチプ
レクサ１３の選択動作が行なわれるものである。

【００３５】また、Ａ／Ｄ変換出力されるレジスタ１６
の出力も、伝送ゲートＭＩＳＦＥＴＱ₄〜Ｑ₆を介して内
部データバスＢＵＳの対応するビット線に接続されるも
のであり、上記レジスタ１６に対して与えられた特定の
アドレスを指定することにより、アドレスデコーダ回路
１８の出力で上記ＭＩＳＦＥＴＱ₄〜Ｑ₆をオンとして内
部データバスＢＵＳに取り込むものである。

【００３６】デイジタル信号用の入出力ポート１２は、
各端子Ｐ₄〜Ｐｎに対して、それぞれ入力バッファアン
プ１２ａと、出力バッファアンプ１２ｂとが設けられる
ものであり、上記出力バッファアンプ１２ｂには、ゲー
ト信号が与えられ、信号の伝達が制御されるものであ
る。

【００３７】レジスタ１５は、上記入出力ポート１２か
らの各入力バッファアンプ１２ａの出力に対応して設け
られたラッチ回路１５ａと、各出力バッファアンプ１２
ｂの入力に対応して設けられたラッチ回路１５ａと、各
出力バッファアンプ１２ｂのゲートに対応して設けられ
たラッチ回路１５ｃとにより構成される。そして、各端
子に対応したラッチ回路１５ａ、１５ｂ等の入力と、出
力は、それぞれ伝送ゲートＭＩＳＦＥＴＱ₇、Ｑ₈〜
Ｑ₁₃、Ｑ₁₄を介して対応する内部データバスＢＵＳビッ
ト線に接続されねそれぞれについて特定のアドレスが与
えられ、アドレスデコーダ回路１８の出力で制御される
ものである。

【００３８】また、出力バッファアンプ１２ｂ等のゲー
ト信号を形成するラッチ回路１５ｃの入力は、伝送ゲー
トＭＩＳＦＥＴＱ₉、Ｑ₁₂〜Ｑ₁₅を介して同様に対応す
る内部データバスＢＵＳのビット線に接続されるもので
ある。

【００３９】上述のように、デイジタル化されたアナロ
グ入力とデイジタル入力とは内部データバスＢＵＳで共
通化されるものであるので、両者の取り込みは、レジス
タ１６のアドレス指定と、レジスタ１５のアドレス指定
タイミングとを異ならせることに行なうものである。

【００４０】そして、例えば、端子Ｐ₄、Ｐ₅をデイジタ
ル入出力端子として用いる場合には、マルチプレクサ１
３を制御するレジスタ１７への入力データを上記端子か
ら信号を選択しないようにプログラムを組むとともに、
端子Ｐ₄、Ｐ₅に対応するレジスタ１５におけるラッチ回
路１５ａ、１５ｂ等のアドレス指定に際しては、デイジ
タル指定に際しては、デイジタル信号を取り扱うものと
したプログラムを組むものである。

【００４１】この場合、上記端子Ｐ₄、Ｐ₅を含むデイジ
タル信号の入出力の切り替えは、レジスタ１５における
ラッチ回路１５ｃ等のセット，リセットにより方向性を
設定することにより行なうものである。

【００４２】例えば、ラッチ出力を“０”とした場合に
は、出力バッファアンプ１２ｂ等をハイインピーダンス
として、入力信号を取り扱うものとし、ラッチ出力を
“１”とした場合には、出力バッファアンプ１２ｂ等を
動作させて出力信号を取り扱うものとする。

【００４３】したがって、上記共用化した端子Ｐ₄、Ｐ₅
をアナログ入力端子として用いる場合には、レジスタ１
７を介してマルチプレクサ１３により、その選択を行な
うとともに上記方向性を設定するラッチ出力を“０”と
して出力バッファアンプをハイインピーダンスとしてア
ナログ入力信号の入力を可能とするものである。

【００４４】この場合、上記端子Ｐ₄、Ｐ₅に対応したレ
ジスタ１５におけるラッチ回路１５ａ、１５ｂ等のアド
レス指定は行なわないようにするものである。

【００４５】共用化しないデイジタル信号用のレジスタ
１５に対するデイジタル信号の外部回路との授受は、上
述のように、レジスタ１６とのアドレス指定タイミング
とを相違させることにより行なうものである。

【００４６】図１の集積回路は、特に制限されないが、
エンジンの制御のために使用される。

【００４７】そのために、例えば、端子Ｐ₁と回路の接
地点との間にエンジン冷却水温度検出用サーミスタＤＥ
Ｔ₁が接続され、このサーミスタＤＥＴ₁電源端子Ｖ_Bと
の間に負荷抵抗Ｒ₁が接続される。上記サーミスタＤＥ
Ｔ₁として負の温度係数のものを使用することにより、
上記端子Ｐ₁に加わる電圧は、冷却水の温度上昇ととも
に低下する。

【００４８】同様に、端子Ｐ₂には、エンジンの吸気温
度測定用のサーミスタＤＥＴ₂とその負荷抵抗Ｒ₂が接続
される。

【００４９】端子Ｐ₃には、吸気流量メータＤＥＴ₃が接
続される。この吸気流量メータは、抵抗片とこの抵抗片
に対し、吸気流量に応じてその位置が変化するスライド
接点を持つような構成とされる。そのため、この吸気流
量メータは、吸気流量に応じた電圧を出力する。

【００５０】端子Ｐ₄には、エンジンの回転速度計ＤＥ
Ｔ₄が接続される。この回転速度計は、エンジンの回転
速度に応じた電圧を上記端子Ｐ₄に出力する。

【００５１】端子Ｐ₅には、スタータスイッチＳＷが接
続される。

【００５２】端子Ｐ₆には、エンジンのクランク角度セ
ンサＤＥＴ₅が接続される。このセンサＤＥＴ₅は、クラ
ンクが特定の角度、たとえば０°になったときパルス信
号を出力する。

【００５３】端子Ｐ₇は、例えばエンジン温度警告のた
めの出力端子とされる。ランプＰＬは、上記端子Ｐ₇の
出力を受けるバッファ回路３０によって駆動され、エン
ジンが異常温度になったときに点灯させられる。

【００５４】周辺回路２１には、外部端子群ＣＯＮＴか
らの制御信号、アドレスバスＡＤからのアドレス信号及
びデータバスＤＴからのデータが供給される。この周辺
回路２１は、複数の出力線ｌ₁ないしｌ₄を持ち、その内
部にそれぞれアドレスバスＡＤのアドレス信号によって
選択され、データバスＤＴのデータ信号によって状態が
決められる記憶回路（図示しない）を含んでいる。

【００５５】上記周辺回路２１の出力線ｌ₁の信号は、
出力バッファ回路２２を介してイグニッションコイル２
６に供給され、出力線ｌ₂の信号は、出力バッファ回路
２３を介してエンジンの吸気多岐管におけるスロットル
バルブを調整するためのソレノイド２７に供給される。
また、出力線ｌ₃の信号は出力バッファ回路２４を介し
て電磁式燃料ポンプ２８に供給され、出力線ｌ₄の信号
は、エンジンのセルモータを駆動するためのリレー２９
に供給される。

【００５６】図１において、エンジン制御のためにリー
ドオンリメモリ（ＲＯＭ）１９は、プログラムととも
に、制御するエンジンの特性によって決まる補間データ
を記憶しているように構成される。

【００５７】図１において、キースイッチＳ₀が閉じら
れると、バッテリＢから定電圧回路４０に電源電圧が供
給されるようになり、この定電圧回路４０から前記の各
回路に電源電圧Ｖ_Bが供給されるようになる。

【００５８】マイクロプロセッサ１が動作状態となるこ
とによって、サーミスタＤＥＴ₁、ＤＥＴ₂等から得られ
るエンジン冷却水温度、吸気温度等のアナログデータ
は、アナログデイジタル変換回路１４によって時分割的
にデイジタルデータに変換される。変換されたそれぞれ
のデイジタルデータは、データバスを介してランダムア
クセスメモリ（ＲＡＭ）に書き込まれる。

【００５９】周辺回路２１からの出力によって、燃料ポ
ンプ２８が動作状態にされる。

【００６０】スタータスイッチＳＷが閉じられることに
よってリレー２９が動作状態とされ、セルモータ（図示
しない）が動作開始する。

【００６１】ＲＯＭ１９の容量を減少させるため、この
ＲＯＭ１９内の例えば点火時期に関するデータは、特定
のサンプリングされた回転数に対してだけ対応づけられ
る。そのため、回転速度計ＤＥＴ₄からの任意のエンジ
ン回転数に対する点火時期データは、ＲＯＭ１９内の上
記任意のエンジン回転数に近いサンプリングの回転数に
おける補間データを上記任意の回転数によって修正する
演算によって求められる。

【００６２】クランク角度センサＤＥＴ₅からの出力に
基づく点火の基準時刻と、上記の演算によって求められ
た点火時期データとから、実際の点火時期が演算され
る。これに基づいてイグニションコイル２６が駆動され
る。

【００６３】エンジン回転数データとエンジン冷却水温
度データとによりＲＯＭ１９のスロットバルブを制御す
るための補間データが参照され、同様な演算によりスロ
ットルバルブを制御するためのパルス制御信号が形成さ
れる。このパルス制御信号によって、周辺回路２１を介
して結合するソレノイド２７のパルス電流のデューティ
比が変化させられる。ソレノイド２７は、パルス電流の
デューディ比によってその平均電流が変化させられ、そ
の結果、上記デューティ比に応じてスロットルバルブを
制御する。

【００６４】

【発明の効果】以上説明した本発明によれば、上述のよ
うな端子の共用により、少ない端子数で、要求の異な
る、換言すれば、アナログ信号入力数と、デイジタル信
号入出力数が異なる種々のプロセス制御が可能となり、
マイクロプロセッサの自動車エンジン制御等における各
種プロセス制御の汎用性を向上させる事が出来る。そし
て、プロセス制御の高品質化、言い換えれば、密度の高
い制御を行なうために、デイジタル入力をアナログ入力
とする等のシステム変更にたいしても、一部のプログラ
ムを変更するのみで可能となるものである。

【００６５】この発明は、前記実施例に限定されず、ポ
ート１２は、入力ポートと出力ポートをそれぞれ独立に
設けたものであってもよい。この場合、端子の共用は入
力ポートとアナログ入力との間で行なうものである。

【００６６】また、端子を共用する場合、例えば、アナ
ログ入力のすべてを共用化したもの又は、デイジタル入
力のすべてを共用化したもの等、種々変更できるもので
ある。また、マイクロプロセッサのシステム構成は、
種々変形できるものである。

【００６７】さらに、各種プロセス制御を行なうシステ
ム構成は、一般にマイクロプロセッサ、制御プログラム
が書き込まれたＲＯＭ（又はＲＡＭ）及び各種データ保
持のためのＲＡＭ等、数チップのデイジタル半導体集積
回路により構成されるものであることより、上記Ａ／Ｄ
変換回路を含むアナログ／デイジタル入出力回路は、例
えば、図３に示すように、制御プログラムが書き込まれ
たＲＯＭを構成するデイジタル半導体集積回路１９に設
けるものであってもよい。すなわち、アドレスデコーダ
回路２０と、プログラム命令語が書き込まれたメモリア
レイ２１とで構成させたデイジタル半導体集積回路１９
に、前記同様な入出力ポート１２、レジスタ１５、マル
チプレクサ１３、Ａ／Ｄ変換回路１４、レジスタ１６、
１７を設けて、このデイジタル半導体集積回路１９のデ
ータバス、アドレスバスと、マイクロプロセッサと外部
データバス、アドレスバスを介して接続させることによ
り、同様な動作を行なわせることができる。

【００６８】また、上記Ａ／Ｄ変換回路を含むアナログ
／デイジタル入出力回路は、ＲＡＭを含むデイジタル制
御システムにおいては、ＲＡＭを構成するデイジタル半
導体集積回路に設けるものであってもよく、マイクロプ
ロセッサ、ＲＯＭ、ＲＡＭの全システムを１チップデイ
ジタル半導体集積回路で構成する場合にも同様である。

【図面の簡単な説明】

【図１】この発明の一実施例を示すブロック図である。

【図２】この発明の要部一実施例を示す回路図である。

【図３】この発明の一実施例を示すブロック図である。

【符号の説明】

１…マイクロプロセッサ、２…アキュムレータ、３…ア
キュムレータラッチ、４…一時レジスタ、５…算術論理
ユニット、６…命令レジスタ、７…命令デコーダ及びマ
シンサイクルエンコーダ、８…タイミング制御回路、９
…レジスタ部、１０…アドレスバッファ、１１…データ
バッファ、１２…入出力ポート、１２ａ…入力バッファ
アンプ、１２ｂ…出力バッファアンプ、１３…マルチプ
レクサ、１４…Ａ／Ｄ変換回路、１５…レジスタ、１５
ａ〜１５ｃ…ラッチ回路、１６…レジスタ、１７…コン
トロールレジスタ、１７ａ…ラッチ回路、１７ｂ…デコ
ーダ回路、１８…アドレスデコーダ回路、１９…ＲＯ
Ｍ、２０…アドレスデコーダ、２１…メモリアレイ。

Claims

【特許請求の範囲】

【請求項１】デイジタル制御信号に基づいて動作が制御
され、動作状態に応じてデイジタル信号とアナログ信号
とを出力する被制御装置と、上記被制御装置からの上記
デイジタル信号とアナログ信号とを受けることによって
上記デイジタル制御信号を出力する１チップモノリシッ
ク半導体集積回路化されてなるマイクロプロセッサとを
備えてなるデイジタル制御システムであって、上記マイクロプロセッサは、複数のアナログ入力を選択するマルチプレクサと、上記マルチプレクサを介してアナログ信号を受けるアナ
ログデイジタル変換回路と、内部バスと、上記アナログデイジタル変換回路で上記アナログ信号に
対応してデイジタル化された出力情報を受けてその出力
情報を一時記憶し特定のアドレスが与えられたとき上記
内部バスへその情報を伝達することの出来る第１手段
と、デイジタル信号用の複数の入力回路を少なくとも備えて
なるデイジタル信号用のポートと、上記ポートに与えられた信号を一時記憶し特定のアドレ
スが与えられたとき上記内部バスへその情報を伝達する
ことができる第２手段と、特定のアドレスが与えられたとき上記内部バスから上記
マルチプレクサを動作させるための情報を取り込み一時
記憶する第３手段と、を備えてなり、上記マルチプレクサに結合された複数のアナログ入力端
子のうちの少なくとも一部が上記ポートに結合された外
部端子と共通にされてなる、ことを特徴とするデイジタ
ル制御システム。
【請求項２】上記第３手段が、ラッチ回路からなるレジ
スタを含んでなることを特徴とする請求項１記載のデイ
ジタル制御システム。
【請求項３】上記第２手段が、ラッチ回路からなるレジ
スタを含んでなることを特徴とする請求項２記載のデイ
ジタル制御システム。
【請求項４】上記第１手段が、レジスタを含んでなるこ
とを特徴とする請求項３記載のデイジタル制御システ
ム。
【請求項５】デイジタル制御信号に基づいて動作が制御
され、動作状態に応じてデイジタル信号とアナログ信号
とを出力する被制御装置と、上記被制御装置からの上記
デイジタル信号とアナログ信号とを受けることによって
上記デイジタル制御信号を出力する１チップモノリシッ
ク半導体集積回路化されてなるマイクロプロセッサとを
備えてなるデイジタル制御システムであって、上記マイクロプロセッサは、複数のアナログ入力を選択するマルチプレクサと、上記マルチプレクサを介してアナログ信号を受けるアナ
ログデイジタル変換回路と、内部バスと、上記アナログデイジタル変換回路で上記アナログ信号に
対応してデイジタル化された出力情報を受けてその出力
情報を一時記憶し特定のアドレスが与えられたとき上記
内部バスへその情報を伝達することの出来る第１手段
と、デイジタル信号用の複数の入力回路を少なくとも備えて
なるデイジタル信号用のポートと、上記ポートに与えられた信号を一時記憶し特定のアドレ
スが与えられたとき上記内部バスへその情報を伝達する
ことが出来る第２手段と、特定のアドレスが与えられたとき上記内部バスから上記
マルチプレクサを動作させるための情報を取り込み一時
記憶する第３手段と、メモリ及び上記第１ないし第３手段を指定するアドレス
情報を形成するアドレス情報源と、上記アドレス情報源からの上記アドレス情報に基づいて
上記第１ないし第３手段を選択動作される選択手段と、
を備えてなり、上記マルチプレクサに結合された複数のアナログ入力端
子のうちの少なくとも一部が上記ポートに結合された外
部端子と共通にされてなる、ことを特徴とするデイジタ
ル制御システム。
【請求項６】上記第３手段が、ラッチ回路からなるレジ
スタを含んでなることを特徴とする請求項５記載のデイ
ジタル制御システム。
【請求項７】上記第２手段が、ラッチ回路からなるレジ
スタを含んでなることを特徴とする請求項６記載のデイ
ジタル制御システム。
【請求項８】上記第１手段が、レジスタを含んでなるこ
とを特徴とする請求項７記載のデイジタル制御システ
ム。
【請求項９】上記選択手段が、上記アドレス情報を入力
とするアドレスレコーダからなることを特徴とする請求
項５項ないし８項のうちの１に記載のデイジタル制御シ
ステム。
【請求項１０】上記アドレス情報源がレジスタからなる
ことを特徴とする請求項５項ないし９項のうちの１に記
載のデイジタル制御システム。