JPS6345667A

JPS6345667A - マイクロプロセツサ

Info

Publication number: JPS6345667A
Application number: JP62198033A
Authority: JP
Inventors: Shiro Baba; 馬場　志朗
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-08-10
Filing date: 1987-08-10
Publication date: 1988-02-26
Also published as: JPS6346465B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、マイクロプロセッサ、特にディジタル制御
システムの少なくとも一部を構成し、アナログディジタ
ル変換回路（以下Ａ／Ｄ変換回路と称する）を含むモノ
リシック半導体集積回路化されたマイクロプロセッサに
関する。

ディジタル制御システムは、半導体集積回路を使用する
ことによってそれを構成する装置を小型化することがで
きるようになり、また半導体集積回路外での結線数を減
少させろことができろようになる。

マイクロプロセッサを利用してプロセス制御。

計算制御等を行なう制御システムとして、質の高いシス
テム制御を行なうため、各種センサー信号としてディジ
タル信号とともにＡ／Ｄ変換回路を介して情報量の大き
いアナログ信号をも入力するようＫしたものが考えられ
ている。

この場合、装置の小型化のため及び外部結線数の減少の
ために、マイクロプロセッサのデータバスに、上記ディ
ジタル信号を供給する入力回路と、アナログ信号をディ
ジタル信号に変換した上で供給する入力回路とを１チツ
プのモノリシック半導体集積回路として構成することが
望ましい。

しかしながら、上記のようにモノリシック半導体集積回
路化しようとする場合、ディジタル信号入力とアナログ
信号入力のためにモノリシック半導体集積回路に設ける
外部端子数が増加することになる。また、制限された外
形寸法等によりモノリシック半導体集積回路に設けるこ
とのできる外部端子の数が制限されている場合には、こ
の外部端子の制ＰＢ、により制御システムで実現できる
機能が制約されてしまうことになる。

そのため、１種類のモノリシック半導体集積回路を複数
の用途に使用することが困難になってくる。

例えば、モノリシック半導体集積回路に、アナログ入力
端子を多（設定すると多くのディジタル信号を入力とす
る制御には不向きなものとなり、逆にディジタル入力端
子を多（設定すると、多（のアナログ信号を入力とする
制御には不向きなものとなる。また、ディジタル入力信
号をアナログ入力信号に切り換えて、品質の高い制御へ
のシステムの変更を行なうようなことが離しくなってく
る。

従ってこの発明の１つの目的は、少ない端子数で、かつ
、汎用性を高めたディジタル制御システムの少なくとも
一部を構成するディジタル半導体集積回路を提供するこ
とにある。

この発明の他の目的は、上記ディジタル半導体集積回路
を使用したディジタル制御システムを提供することにあ
る。

この発明の更に他の目的は、以下の説明及び図面から明
らかとなるであろう。

この発明に従うと、少なくともアナログ入力端子の一部
とディジタル入力端子の一部とが共用とされ、この共用
の端子が、プログラムにより選択的にディジタル入力端
子又はアナログ入力端子として用いられる。

上記ディジタル入力端子は、また必要に応じてディジタ
ル出力端子としても共用される。その結果、上記のよう
に入力端子のみとする場合よりも更に外部端子数を減少
させることができるようになる。

以下、この発明を実施例とともに詳細に説明する。

第１図は、この発明の一実施例を示すブロック図である
。

１は、１チツプモノリシック半導体集積回路で構成され
たマイクロプロセッサであり、次に説明する冬回路ブロ
ック２〜１８により構成される。

２はアキュムレータ、３はアキエムレータラッチ、４は
一部レジスタ、５は算術論理ユニットであり、これらの
回路２ないし５は、演算部を構成している。

上記算術論理ユニット５は、制御回路８の制御によって
加減算等の算術演算、もしくは論理和（ＯＲ）、論理＊
（ＡＮＤ）、排他的論理和等の論理的な判断を行なうも
のである。すなわち、上記算術論理ユニット５は、一時
レジスタ４の内容と、アキエムレータ２の出力であるア
キエムレータラッチ３の内容とを入力として演算するも
のである。上記算術論理ユニット５の演算結果は、制御
回路８からの命令語に基づ（制御信号によって異なるが
、内部データバスＢＵＳを介してアキュムレータに送り
出される。

６は命令レジスタ、７は命令デコーダ及びマシンサイク
ルエンコーダ、８はタイミング制御回路であり、これら
の回路６ないし８は、制御部を栴成し【いる。

上記命令レジスタ６はＲＯＭＩ　９又はＲＡＭ２０に書
き込まれ℃いるプログラム命令語を取り出すためのもの
である。上記命令レジスタ６で読み出された命令は、命
令デコーダで解読され、マシンサイクルエンコーダで各
種のタイミング信号に変換される。

上記タイミング制御回路８は、外部制御端子群Ｃ０ＮＴ
かも入力されたクロック信号をもとにしてタイミングを
はかり、外部のデータバスＤＴのデータを取り込むバス
制御信号や、外部データバスＤＴへのデータを書き出す
ストローブ信号を出力する。

また、タイミング制御回路８は外部制御端子群Ｃ０ＮＴ
からの割込み信号、動作を停止させるホールド信号や、
リセット信号等の一連の外部からの信号を調べ、さらに
、これらの信号を受けて、割込みを受けることを示す信
号、ホールドの要求を受付けたことを示す信号等一連の
信号を外部に送出するものである。

９は、レジスタ部であり、図示しないが汎用ワーキング
レジスタ、スタックポインタ、プログラムカウンタ停を
含むものである。

上記レジスタ部９における汎用ワーキングレジスタは、
データを扱うこと（倍長のデータも含む）の他、メモリ
診照のときにも用いられる。スタックポインタは、サブ
ルーチンジャンプの戻り先番地の記憶に用いられる。プ
ログラムカウンタは、次に読み出すべき命令語の所在を
記憶するレジスタであり、ジャンプ命令以外は、１つの
命令を実行するたびに１その内容に１が加えられる。

１８は、アドレスデコーダ回路であり、レジスタ部９の
汎用ワーキングレジスタの出力を受けて後で説明する回
路１５な（・し１７を制御するための信号を出力する。

このアドレスデコーダ回路１８の使用によって、少ない
数の汎用ワーぎングレジスタによっても上記回路１５な
いし１７を制御できるようになる。

１０は、アドレスバッファであり、ＲＯＭ１９゜ＲＡＭ
２０及び周辺回路２１に供給するだめのアドレス信号を
出力するものである。

１１は、データバッファであり、外部データバスＤＴと
内部データバスＢＵＳとのデータの授受を行なうもので
ある。

１２は、プロセス制御等における制御対象とのディジタ
ル信号による信号授受を行なう入出力ボートであり、レ
ジスタ１５を介して内部データバスに信号の伝達を行な
うものである。この実施例においては、上記ディジタル
用の信号端子の一部（例えばＰ４　、ｐ、）は、後に説
明するようにアナログ入力端子としても用いるようにす
る。

１３は、マルチプレクサであり、複数のアナログ入力信
号を択一的にＡ／Ｄ変換回路１４に入力するものである
。このマルチプレクサ１３は、その一部の入力として、
上記ディジタル入出力端子Ｐ４．Ｐ、を共用するもので
ある。すなわち、端子Ｐ、〜Ｐ、はアナログ専用の入力
端子とし、端子Ｐａ、Ｐｓはアナログとディジタルとに
共用の端子とするものである。

上記Ａ／Ｄ変換回路１４のディジタル化した出力信号は
、レジスタ１６を介して内部データバスＢＵＳに伝達す
るものである。

１７は、上記マルチプレクサの選択信号を形成するコン
トロールレジスタであり、アドレスデコーダ回路１８に
よる制御によって内部データバスＢＵＳの信号を読み込
むものである。

上記共用した端子Ｐ４．Ｐ、をディジタル信号の入出力
端子として用いるときは、マルチプレクサ１３、又はＡ
／Ｄ変換回路１４により、入力又は出力を禁止（レジス
タ１６で行なうものとしてもよい）すること罠より行な
い、一方、上記共用した端子Ｐａ、Ｐｓをアナログ入力
端子として用いるときは、入出力ボート１２の対応する
出力回路ヲハイインピーダンスとすることにより、上記
端子からのアナログ信号をＡ／Ｄ変換回路１４に取り込
むものである。

このことは、第２図に示す具体的一実施例回路により容
易に理解されよう。

伝送ゲー）　Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｓｅ〜Ｑ！ｏ
で構成されたマルチプレクサ１３を制御するレジスタ１
７は、ラッチ回路１７ａと、デコーダ回路１７ｂとによ
り構成され、上記ラッチ回路１７ａには、伝送ゲートＭ
ＩＳＦＥＴＱ、〜Ｑ、を介して、内部データバスＢＵＳ
からの信号がセットされる。上記伝送ゲートＭＩＳＦＥ
ＴＱ、〜Ｑ、は、アドレスデコーダ回路１８で選択され
るものである。したがって、上記レジスタ１７に与えら
れた特定のアドレスを指定するとともに、マルチプレク
サ選択データを内部データバスＢＵＳを介してレジスタ
１７を構成するラッチ回路に入力することにより、任・
意のマルチプレクサ１３の選択動作が行なわれるもので
ある。

また、Ａ／Ｄ変換出力が入力されるレジスタ１６の出力
も、伝送ゲートＭＩＳＦＥＴＱ、〜Ｑ６を介して内部デ
ータバスＢＵＳの対応するビット線に接続されるもので
あり、上記レジスタ１６に対して与えられた特定のアド
レスを指定することにより、アドレスデコーダ回路１８
の出力で上記ＭＩＳＦＥＴＱ４〜Ｑ、をオンとして内部
データバスＢＵＳに取り込むものである。

ディジタル信号用の入出力ボート１２は、各端子Ｐ４〜
Ｐｎに対して、それぞれ入力バッファアンプ１２ａと、
出力バッファアンプ１２ｂとが設けられるものであり、
上記出力バッファアンプ１２ｂには、ゲート信号が与え
られ、信号の伝達が制御されるものである。

レジスタ１５は、上記入出力ボート１２からの各入力バ
ッファアンプ１２ａの出力に対応して設けられたラッチ
回路１５ａと、各出力バッファアンプ１２ｂの入力に対
応しく設けられたラッチ回路１５ｂと、各出力バッファ
アンプ１２ｂのゲート入力に対応して設けられたラッチ
回路１５ｃとにより構成される。そして、各端子に対応
したラッチ回路１５ａ、１５ｂ等の入力と、出力は、そ
れぞれ伝送ゲートＭＩ　５ＦＥＴＱ？　、Ｑ畠〜Ｑ１３
゜Ｑ１０を介して対応する内部データバスＢＵＳのビッ
ト線に接続され、それぞれについて特定のアドレスが与
えられ、アドレスデコーダ回路１８の出力で制御される
ものである。

また、出力バッファアンプ１２ｂ等のゲートａ号を形成
するラッチ回路１５ｃの入力は、伝送ゲ−）　Ｍ　Ｉ　
Ｓ　Ｆ　Ｅ　Ｔ　Ｑｓ　、Ｑ＋ｔ−Ｑｌｓを介して同様
に対応する内部データバスＢＵＳのピッｈａに接続され
るものである。

上述のように、ディジタル化されたアナログ入力と、デ
ィジタル入力とは内部データバスＢＵＳで共通化される
ものであるので、両者の取り込みは、レジスタ１６のア
ドレス指定と、レジスタ１５のアドレス指定タイミング
とを異ならせることに行なうものである。

そして、例えば、端子Ｐ、、Ｐ、をディジタル入出力端
子として用（・石場合には、マルチプレクサ１３を制御
するレジスタ１７への入力データを上記端子から信号を
選択しないようにプログラムを組むとともに、端子Ｐ、
、Ｐ、に対応するレジスタ１５におけるラッチ回路１５
ａ、１５ｂ等のアドレス指定に際しては、ディジタル信
号を取り扱うものとしたプログラムを組むものである。

この場合、上記端子Ｐ、、Ｐｓを含むディジタル信号の
入山力の換り替えは、レジスタ１５におけろラッチ回路
１５ｃ等のセット、リセットにより方向性を設定するこ
とにより行なうものである。

例えば、ラッチ出力を“０”とした場合には、出力バッ
ファアンプ１２ｂ等を）・イインピーダンスとして、入
力信号を取り扱うものとし、ラッチ出力を１１″とした
場合には、出力バッファアンプ１２ｂ等を動作させて出
力信号を取り扱うものとする。

したがって、上記共用化した端子Ｐ４．Ｐ５をアナログ
入力端子として用いる場合には、レジスタ１７を介して
マルチプレクサ１３により、その選択を行なうとともに
上記方向性を設定するラッチ出力を”０″として出力バ
ッファアンプをノ・イインピーダンスとしてアナログ人
力信号の入力を可能とするものである。

この場合、上記端子Ｐ４　、Ｐｓに対応したレジスタ１
５におけるラッチ回路１５ａ、１５ｂ等のアドレス指定
は行なわないようにするものである。

共用化しないディジタル信号用のレジスタ１５に対する
ディジタル信号の外部回路との授受は、上述のように、
レジスタ１６とのアドレス指定タイミングとを相違させ
ろことにより行なうものである。

第１図の実費回路は、特に制限されないが、エンジンの
制御のために使用される。

そのため罠、例えば、端子Ｐ、と回路の接地点との間に
エンジン冷却水温度検出用サーミスタＤＥＴ、が接続さ
れ、このサーミスタＤＥＴ、　と電源端子ＶＢ　との間
に負荷抵抗Ｒ１が接続される。

上記サーミスタＤＥＴ、として負の温度係数のものを使
用することにより、上記端子Ｐ１に加わる電圧は、冷却
水の温度上昇とともに低下する。

同様に、端子Ｐ、には、エンジンの吸気温度測定用のサ
ーミスタＤＥＴ２とその負荷抵抗Ｒ，が接続される。

端子Ｐ、には、吸気流量メータＤＥＴ３が接αされろ。

この吸気流量メータは、抵抗片とこの抵抗片に対し、吸
気流量に応じてその位置が変化するスライド接点を持つ
ような構成とされる。そのため、この吸気流量メータは
、吸気流量に応じた電圧を出力する。

端子Ｐ４には、エンジンの回転速度計ＤＥＴ。

が接続される。この回転速度計は、エンジンの回転速度
に応じた電圧を上記端子Ｐ４に出力する。

端子Ｐ、には、スタータスイッチＳＷが接続される。

端子Ｐ６には、エンジンのクランク角度センサＤＥＴ、
が接続される。このセンサＤＥＴ、は、クランクが特定
の角度、例えば０°になったときパルス信号を出力する
。

端子Ｐ７は、例えばエンジン温度警告のための出力端子
とされる。ランプＰＬは、上記端子Ｐ。

の出力を受けるバッファ回路３０によって駆動され、エ
ンジンが異常温度になったときに点灯させられる。

周辺回路２１には、外部端子群Ｃ０ＮＴからの制御信号
、アドレスバスＡＤからのアドレス信号及びデータバス
ＤＴからのデータが供給される。

この周辺回路２１は、複数の出力線形、ないし１゜を持
ち、その内部にそれぞれアドレスバスＡＤのアドレス信
号によって選択され、データバスＤＴのデータ信号によ
って状態が決められる記憶回路（図示しな（・）を含ん
でいる。

上記周辺回路２１の出力線ノ、の信号は、出力バッファ
回路２２を介してイグニッションコイル２６に供給され
、出力線２．の信号は、出力バッファ回路２３を介して
エンジンの吸気多岐管におけるスロットルバルブを調整
するためのソレノイド２７に供給される。また、出力線
形、の信号は出力バッファ回路２４を介して電磁式燃料
ポンプ２８に供給され、出力線形、の信号は、エンジン
のセルモータを駆動するためのリレー２９に供給される
。

第１図にお（・て、エンジン制御のためにリードオンリ
メモリ（ＲＯＭ）１９は、プログラムとともに、制御す
るエンジンの特性によって決まる補間データを記憶して
いるように構成される。

第１図において、キースイッチＳ０が閉じられると、バ
ッテリＢから定電圧回路４０に電源電圧が供給されるよ
うになり、この定電圧回路４０から前記の各回路に電源
電圧ＶＢが供給されるようになる。

マイクロプロセッサ１が動作状態となることによって、
サーミスタＤＥＴ、、ＤＥＴ、等から得られるエンジン
冷却水温度、吸気温度等のアナログデータは、アナログ
ディジタル変換回路１４によって時分割的にディジタル
データに変換される。

変換されたそれぞれのディジタルデータは、データバス
を介してランダムアクセスメモリ（ＲＡＭ’）に書き込
まれる。

周辺回路２１からの出力によって、燃料ポンプ２８が動
作状態にされる。

スタータスイッチＳＷが閉じられることによってリレー
２９が動作状態とされ、セルモータ（図示しない）が動
作開始する。

ＲＯＭ１９の容量を減少させるため、このＲＯＭ１９内
の例えば点火時期に関するデータは、特定のサンプリン
グされた回転数に対してだけ対応づけられる。

そのため、回転速度計ＤＥＴ、からの任意のエンジン回
転数に対する点火時期データは、ＲＯＭ１９内の上記任
意のエンジン回転数に近いサンプリングの回転数におけ
る補間データを上記任意の回転数によって修正する演算
によって求められる。

クランク角度センサＤＥＴ、からの出力に基づく点火の
基準時刻と、上記の演算によって求められた点火時期デ
ータとから、実際の点火時期が演算される。これに基づ
いてイグニションコイル２６が駆動される。

エンジン回転数データとエンジン冷却水温度データとに
よりＲＯＭ１９のスロットルバルブを制御するための補
間データが１照され、同様な演算によりスロットルバル
ブを制御するためのパルス制御信号が形成される。この
パルス制御信号によって、周辺回路２１を介して結合す
るソレノイド２７のパルス電流のデユーティ比が変化さ
せられる。ソレノイド２７は、パルス電流のデー−テイ
比によってその平均′ｗＬ流が変化させられ、その結果
、上記デユーティ比に応じてスロットルバルブを制御す
る。

以上説明した実施例によれば、上述のような端子の共用
により、少ない端子数で、要求の異なる、換言すれば、
アナログ信号入力数と、ディジタル信号入出力数が異な
る種々のプロセス制御が可能となり、マイクロプロセッ
サの自動車エンジン制御等における各種プロセス制御の
汎用性を向上させることができる。そして、プロセス制
御の高品質化、言い換えれば、密度の高い制御を行なう
ためＫ、ディジタル入力をアナログ入力とする等のシス
テム変更に対しても、一部のプログラムを変更するのみ
で可能となるものである。

この発明は、前記実施側圧限定されず、ホード１２は、
入力ボートと出力ボートをそれぞれ独立に設けたもので
あってもよい。この場合、端子の共用は入力ボートとア
ナログ入力との間で行なうものである。

また、端子を共用する場合、例えば、アナログ入力のす
べてを共用化したもの又は、ディジタル入力のすべてを
共用化したもの等、種々変更できるものである。

マタ、マイクロプロセッサのシステム構成は、種々変形
できるものである。

さらに、各種プロセス制御を行なうシステム構成は、一
般にマイクロプロセッサ、制御プログラムが書き込まれ
たＲＯＭ（又はＲＡＭ）及び各種データ保持のためのＲ
Ａλ（等、数チップのディジタル半導体集積回路により
構成されるものであることより、上記Ａ／Ｄ変換回路を
含むアナログ／ディジタル入出力回路は、例えば、第３
図に示すように、制御プログラムが書き込まれたＲ　Ｏ
Ｍを構成するディジタル半導体集積回路１９に設けるも
のであってもよい。すなわち、アドレスデコーダ回路２
０と、プログラム命令語が書き込まれたメモリアレイ２
１とで構成されたディジタル半導体集積回路１９に、前
記同様な入出力ボート１２゜レジスタ１５．マルチプレ
クサ１３　、　Ａ／Ｄ変換回路１４．レジスタ１６．１
７を設けて、このディジタル半導体集積回路１９のデー
タバス、アドレスバスと、マイクロプロセッサと外部テ
ータバス、アドレスバスを介して接続させることにより
、同様な動作を行なわせることができる。

また、上記Ａ／Ｄ変換回路を含むアナログ／ディジタル
入出力回路は、ＲＡＭを含むディジタル制御システムに
おいては、ＲＡＭを構成するディジタル半導体集積回路
に設けるものであってもよく、マイクロプロセッサ、Ｒ
ＯＭ、ＲＡＭの全システムを１チツプディジタル半導体
集積回路で構成する場合にも同様である。

【図面の簡単な説明】

第１図、第３図は、それぞれこの発明の一実施例を示す
ブロック図、第２図は、この発明の要部一実施例を示す
回路図である。１・・・マイクロプロセッサ、２・・・アキュムレータ
、３・・・アキュムレータラッチ、４・・・一時レジス
タ、５・・・算術論理ユニット、６・・・命令レジスタ
、７・・・命令デコーダ及びマシンサイクルエンコーダ
、８・・・タイミング制御回路、９・・・レジスタ部、
１０・・・アドレスバッファ、１１・・・データバッフ
ァ、１２・・・入出力ボート、１２ａ・・・入力バッフ
ァアンプ、１２ｂ・・・出力バッファアンプ、１３・・
・マルチプレクサ、１４・・・Ａ／Ｄ変換回路、１５・
・・レジスタ、１５ａ〜１５ｃ・・・ラッチ回路、１６
・・・レジスタ、１７・・・コントロールレジスタ、１
７ａパ°ラッチ回路、１７ｂ・・・デコーダ回路、１８
・・・アドレスデコーダ回路、１９・・・ＲＯＭ、２０
・・・アドレスデコーダ、２１・・・メモリアレイ。第　　１　　図第　　２　　図

Claims

【特許請求の範囲】

１、複数のアナログ入力を選択するマルチプレクサと、
上記マルチプレクサを介してアナログ信号を受けるアナ
ログディジタル変換回路と、複数のディジタル信号のた
めのボートと、演算部と、上記アナログディジタルに変
換回路と上記ボートと上記演算部とが少なくとも結合さ
れる内部バスと、命令デコーダと、上記命令デコーダに
よってその動作が制御されるコントローラとを少なくと
も備えてなり、上記複数のアナログ入力のための複数の
アナログ入力端子のうちの少なくとも１部が上記ボート
に結合された外部端子と共通にされてなることを特徴と
するマイクロプロセッサ。