JPS58170836A

JPS58170836A - デイ−ゼルエンジンの制御装置

Info

Publication number: JPS58170836A
Application number: JP57054517A
Authority: JP
Inventors: Osamu Tomokiyo; 友清　修; Chukei Asada; 浅田　忠敬; Tadashi Kawasaki; 川崎　正
Original assignee: Hitachi Zosen Corp
Current assignee: Hitachi Zosen Corp
Priority date: 1982-03-31
Filing date: 1982-03-31
Publication date: 1983-10-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、ディーゼルエンジのシリンダ毎の吸気弁、
燃料弁や排気弁などの複数の制御弁を制御するディーゼ
ルエンジンの制御装置に関し、ディーゼルエンジンの最
適化制御の演算にもとづいて各シリンダの各制御弁の開
および閉と開弁量ととするものである。

一般に、ディーゼルエンジン（以下エンジンと称する）
の燃費を低減する場合、エンジンの回転数、トルク、吸
気温度、排気温度、シリンダ内圧力およびシリンダ内壁
温度などを検知し、エンジンの状態を把握するとともに
、検知した多数のデータにもとづく多変数の最適化制御
により、シリンダ毎の各制御弁それぞれを制御すれば、
燃費を大幅に低減できることが理論的には予測される。

一方、従来のエンジンは、クランク角度の変化をカムや
シャフトを介して各制御弁のアクチュエータに伝達し、
各制御弁の開および閉を制御しており、前述のように、
エンジンの状態を把握するとともに、検知した多数のデ
ータにもとづく多変数の最適化制御によりシリンダ毎の
各制御弁それぞれの開および閉を制御することは不可能
である。

また、たとえば１２気筒の２サイクルエンジンを１１０
０Ｏｒｐで運転する際に、クランク角度の０．１変車位
の変化に対してシリンダ毎の４つの制御弁すなわち起動
弁、吸気弁、燃料弁および排気弁それぞれの開および閉
を制御する場合、全クランク角度を０．１変車位で検出
してデジタル化するために１２ビツトのデジタル信号が
必要になるとともに、前述の１２ビツトのデジタル信号
の処理やデジタル信号にもとづく回転数、トルクなどの
多数のデータによる多変数の最適化制御の演算を行なっ
た後に、クランク角度の０．１変車位で各シリンダの各
制御弁それぞれの開および閉を制御するためには、つぎ
の式で求められる時間内に、最適化制御の演算で求めら
れたクランク角度、すなわち各シリンダの各制御弁それ
ぞれに開および閉指令信号それぞれを出力するクランク
角度と検出されたクランク角度との比較２判定を行なう
とともに、開および閉の指令信号それぞれを最適なりラ
ンク角度のときに出力することをくり返す必要がある。

１／　（１０００ｒｐｍ　Ｘ　３６００　Ｘ　１２Ｘ　
４Ｘ　２　）　：１．７５Ｘ１０　”５ｅｅ＝１７５ｎ
冠すなわち約１７５ｉ１ｓｅｃの極めて短時間に、前述の
比較２判定および開および閉の指令信号それぞれの出力
を行なう必要があり、たとえば、化学プラントなどのよ
うに、多変数の最適化制御の演算とともに、演算結果に
もとづく開および閉の指令信号それぞれの出力制御をミ
ニコンピユータやマイクロコンピュータなどのコンピュ
ータで行なわせようとしても、多変数の最適化制御の演
算の後に、演算結果を処理して開および閉の指令信号そ
れぞれを出力するまでに、コンピュータが前述の約１７
５１ｔｓｃの１００倍程度の処理時間を要し、エンジン
などの変化の速い場合には、多変数の最適化制御の演算
とともに、演算結果を処理して開および閉の指令信号そ
れぞれの出力制御をコンピュータで行なわせることは不
可能である。

この発明は、前記の点に留意してなされたものであり、
つぎにこの発明を、その１実施例を示した第１図以下の
図面とともに詳細に説明する。

第１図に示すように、エンジン［Ｉ）がＮ個のシリンダ
すなわち第１ないし第Ｎシリンダ（２１）〜（２ｎ）を
備えるとともに、各シリンダ（２＋）（：２ｎ）が、複
数の制御弁すなわち起動弁（３ａ）、吸気弁（４ａ）、
燃料弁（５ａ）および排気弁（６ａ）と、起動弁用アク
チュエータ（３ｂ）　、吸気弁用アクチュエータ（４ｂ
）、　１料弁用アクチユエータ（５ｂ）および排気弁用
アクチュエータ（６ｂ）とを備え、答弁（３ａ）〜（６
ａ）の開および閉が各アクチュエータ（３ｂ）〜（６ｂ
）それぞれの動作により制御される。

また、エンジン［１）のクランク軸（７）の回転角度が
回転角度検出部を構成するエンコーダ（８）により検出
され、回転角度を０．１変車位で検出する場合、エンジ
ンｉｌｌが２サイクルエンジンであれば、３６００の識
別を行なえばよく、２１１．２１０．・・・、２２．２
’、２°の１２ビツトの並列なデジタル信号からなるデ
ジタル検出角度信号がエンコーダ（８）から出力され、
エンジンｆｉｌが４サイクルエンジンであればクランク
軸の２回転で４サイクルが終了するため、７２００の識
別を行なえばよく、２１２．２１１．・・、　２２’＃
　２’　、　２°の１３ビツトの並列なデジタル信号か
らなるデジタル検出角度信号がエンコーダ（８）から出
力される。

そして、エンコーダ（８）から出力されたデジタル検出
角度信号がパスライン（９）を介して電子制御回路部α
０）に入力されるとともに、エンコーダ（８）から出力
されたデジタル検出角度信号の最下位ビットが周波数／
電圧変換器（１１）に入力され、周波数／電圧変換器（
１１）により、デジタル檜＊−＾信号の最下位ビットの
変化周波数がエンジン（１）の回転速度に比例した電圧
に変換され、周波数／電圧変換器１１１）からアナログ
／デジタル変換器１１２）に、変換された電圧にもとづ
く回転速度信号が出力されるとともｔｉｎ、丁ｆ　Ｃ！
　’）’　／！９”ジ９沁変換器＋１２１　ニ、エンジ
ンｆｌｌのトルク、温度や圧力などを検出する複数のセ
ンサー（図示せず）それぞれのセンサー信号がセンサー
入力端子（Ｉｓａ）〜（Ｉｓｎ）それぞれを介して入力
される。

さらに、アナログ／デジタル変換器（１２１により回転
速度信号および各センサー信号がデジタル変換され、ア
ナログ／デジタル変換器（１２）からパスライン（１３
）を介して演算処理部を構成する中央処理装置（以下Ｃ
ＰＵと称する）０４）に、デジタル変換された回転速度
信号および各センサー信号が伝送され、ＣＰＵ　（１４
）により、伝送された回転速度信号および各センサー信
号にもとづくエンジンｉ１１に対する多変数の最適化制
御の演算が行なわれる。なお、ＣＰＵ０４）からパスラ
イン（１５）を介して入力設定および表示を行なう設定
入力・表示部（１６）に回転速度信号および各センサー
信号にもとづく表示データが伝送される。また、ＣＰＵ
　０４１と電子制御回路部（１０）との間にパスライン
（１ηが設けられている。

そして、第２図に示すように、電子制御回路部（１０ｊ
に、ダブルアクセスメモリまたはデュアルポートラムな
どと称され、種類の異なる２台のコンピュータのリンケ
ージメモリとして用いられている２方向アクセス型のメ
モ１月１８）が設けられ、ＣＰＵ　０４）の最適化制御
の演算により、各シリンダ（２１）（２ｎ）の答弁（３
ａ）〜（６ａ）それぞれの開および閉それぞれを指令す
るときのクランク軸（７）の最適回転角度および開弁量
が求められ、たとえば、当該最適回転角度を１変車位で
示すデジタル信号により、ＣＰＵ０４）からパスライン
＋１７１のアドレスライン（１７ａ）を介してメモリ部
（１８）に出力されるアドレス信号が形成されるととも
に、各シリンダ（２１）〜（２ｎ）の答弁（３ａト（６
ａ）それぞれの開および閉のタイミングと開弁量の設定
データが複数ビットのデジタル信号により形成され、当
該デジタル信号により、ＣＰＵ０４）からパスライン（
１７１のデータライン（１７ｂ）を介してメモリ部（］
８１に出力される各シリンダ（２１）〜（２ｎ）それぞ
れの答弁（３ａ）（６ａ）毎のデジタル設定データ信号
が形成される。なお、ＣＰＵ　（＋４）からパスライン
（１７）の書き込み信号ライン（１７’Ｃ’）を介して
メモリ部（１８）に書き込み指令信号が出力される。

てメモリ部（１８）に前述のアドレス信号が出力され、
メモリ部ａＱがアクセスされるとともに、ＣＰＵ　（１
４）から書き込み信号ライン（１７Ｃ）を介してメモリ
部０８１に書き込み指令信号が出力されると、メモリ部
０８１がいわゆる書き込みモードに制御され、アドレス
を介してメモリ部正に出力されたデジタル設定データ信
号が書き込まれる。

ところでメモリ部、α印のメモリアドレスが、各シリン
ダ（２＋）（２ｎ）それぞれの答弁（３ａ　ト０ａ　）
それぞれ毎に、クランク軸（７）の回転角度に対応して
形成され、メモリ部（１秒の各メモリアドレスに、各シ
リンダ（２１ト（２ｎ）の答弁（３ａ）〜（６ａ）それ
ぞれの開および閉のタイミングと開弁量の設定データか
らなるデジタル設定データ信号が書き込まれると、メモ
リ部（１８）がいわゆる読み出しモードに制御される。

一方、パスライン（９）を介したエンコーダ（８）から
の１２ビツトまたは１３ビツトのデジタル検出角度信号
が、電子制御回路部αＱの入力部（油に設けられたバッ
ファゲート■、パスラインＣυおよびメモリゲート（幻
、パスライン（２３１を介してメモリ部０８）に伝送さ
れる。

そして、デジタル検出角度信号により、当該デジタル検
出角度信号の回転角度と同一の回転角度を示すメモリア
ドレスがアドレス指定され、アドレス指定されたメモリ
アドレスのデジタル設定データ信号がメモリ部（１１０
から読み出される。

すなわち、デジタル検出角度信号により、たとえば、第
１シリンダ（２１）の答弁（３ａ）−（６ａ）それぞれ
の開および閉のタイミングと開弁量の設定データからな
るデジタル設定データ信号が書き込まれた各メモリアド
レスそれぞれがアドレス指定されると、第１シリンダ用
保持出力部（２）に設けられた第１シリンダ（２１）の
、答弁（３ａ＞−（６ａ）毎のレジスタ（２５ａ）、（
２５ｂ）、（２５ｃ）、（２５ｄ）それぞれに、パスラ
イン（２６ａ）−（２６ｂ）、（２６ｃ）、（２６ｄ）
それぞれを介しテアドレス指定された各メモリアドレス
それぞれのデジタル設定データ信号が読み出される。

なお、電子制御回路部（１０１には、第１シリンダ用保
持出力部（２４）と同一構成の第２ないし第Ｎシリンダ
用保持出力部（図示せず）が設けられ、メモリ部（１８
）の他の複数のパスライン（図示せず）それぞれを介し
てメモリ部０８）のデジタル設定データ信号が読み出さ
れる。

そこで、以降においては、第１シリンダ用保持出力部（
２４）の構成および動作にもとづく第１シリンダ（２１
）の答弁（３ａ　×６　ａ　）の開および閉と開弁量の
制御についてのみ説明する。

ところで、パスライン（９）を介して入力部ＯｇＪに伝
送されたデジタル検出角度信号のたとえば２°のビット
すなわち最下位ビットの信号（以下ＬＳＢ信号と称する
）が、第３図（ａ）に示すように、クランク軸（７）の
回転角度の０．１度の変化に対応してハイレベル（Ｈ）
とローレベル（舅とに交互に変化するとともに、２１の
ビットの信号が同図（ｂ）に示すように、ＬＳＢ信号６
１／２分周により形成され、各ビットの信号のローレベ
ル（Ｌ）からハイレベル（Ｈ）への立ち上がりおよびハ
イレベル（Ｈ）からローレベル（Ｌ）への立ち下がりが
第３図（ａ）　、　（ｂ）に示すように、瞬時かつ同時
に行なわれることが望ましいが、実際には、各ビットの
信号の立ち上がりや立ち下がりにばらつきや遅れが生じ
、このときのデジタル検出角度信号は誤まった回転角度
を示すことになるとともに、前述のばらつきや遅れなど
による誤まった回転角度を示すデジタル検出角度信号を
メモリ部（旧に伝送する恐れがある。

また、メモリ部ａ砂を複数のメモリ用集積回路素子で形
成したりすると、各素子毎に読み出す設定データ信号が
確定するまでの時間にばらつきが生じたり、デジタル設
定データ信号の各ビット毎に出力のばらつきが生じたり
するため、メモリ部ａ秒から読み出されたデジタル設定
データ信号を各レジスタ（２５ａト（２５ｄ）に取り込
むときは、前述のばらつきを考慮してメモリ部銘から読
み出すデジタル設定データ信号が確定した後に各レジス
タ（２５ａ）〜（２５ｄ）に取り込む必要がある。

そこで、第２図に示すように、電子制御回路部（１０１
にタイミング制御部（２）を設ける。

そして、タイミング制御部（２７）が第２図および第４
図に示すように構成され、バ・ステ１ン（２Ｄのデジタ
ル検出角度信号のＬＳＢ信号が最下位ビットライン（２
１１）を介してタイミング制御部（２７）のインバータ
Ｃ１’８１　、第１単安定マルチバイブレーク（ハ）に
入力され、このとき、第１単安定マルチバイブレーク（
ハ）の入力信号（Ｐｌ）が第５図（ａ）に示すように第
５図（ａ）のＬＳＢ信号と同一の信号になる。

また、インバータＣ８ＪによりＬＳＢ信号が反転され、
インバータ縮に接続された第２単安定マルチバイブレー
ク（３０）の入力信号（Ｐ２）が、第５図（ｂ）に示す
ように、ＬＳＢ信号を反転した信号になる。

そして、両車安定マルチバイブレータ（ハ）、　（３０
１が同一の時定数ｔ１で動作し、第１単安定マルチバイ
ブレータ（イ）の出力信号（Ｐ３）が、第５図（Ｃ）に
示すように、入力信号（Ｐｌ）のローレベル（Ｌ）から
ハイレベル（Ｈ）への変化、すなわち入力信号（Ｐｌ）
の立ちＬがりから時間ｔ１だけローレベル（Ｌ）に保持
され、第２単安定マルチバイブレータ（至）の出力信号
（Ｐ４）が、同図（ｄ）に示すように、入力信号（Ｐ２
）の立ち上がりから時間ｔ１だけローレベル（Ｌ）に保
持され、両川力信号（Ｐ３）、（Ｐ４）の入力されるア
ンドゲート（３１）の出力信号（Ｐ５）が同図（ｅ）に
示すように、両人力信号（ＰＩ）、（Ｐ２）の立ち上が
りそれぞれから時間ｔ１だけローレベル（Ｌ）に保持さ
れる。すなわちＬＳＢ信号が立ち上がるときおよび立ち
下がるときそれぞれに、アンドゲート（３１）の出力信
号（Ｐ５）が時間ｔ１だけローレベル（Ｌ）に保持され
る。

さらに、出力信号（Ｐ５）が第３．第４単安定マルチバ
イブレーク（３２、（３，’ｌ）それぞれに入力され、
このとき、第３単安定マルチバイブレーク（３カが時定
数ｔ２で動作するとともに、第４単安定マルチバイブレ
ータ（３３）が時定数ｔ３で動作し、第３単安定マルチ
バイブレータ助の出力信号（Ｐ６）が、第５図（ｆ）に
示すように、出力信号（Ｐ５）の立ち上がりから時間ｔ
２だけローレベルに保持され、第４単安定マルチバイブ
レータ（３３）の出力信号（ＰＩ）が、同図（ｇ）に示
すように、出力信号（Ｐ５）の立ち上がりから時間ｔ３
だけローレベルに保持される。なお、時間ｔ１が時間ｔ
３より長い時間である。

そして、出力信号（Ｐ６）がメモリゲート（社）に出力
され、出力信号（Ｐ６）のローレベル（Ｌ）の間にのみ
メモリゲート（社）が導通し、メモリゲート（２ツから
パスライン（２３ｊを介してメモリ部ａＦ！Ｉにデジタ
ル検出角度信号が伝送され、出力信号（Ｐ６）により入
力部０９１からメモリ部（１８１へのデジタル検出角度
信号の出力タイミングが制御される。

マタ、出力信号（ＰＩ）が各レジスタ（２５ａト（２５
ｄ）に出力され、出力信号（ＰＩ）がローレベル（Ｌ）
の間のみ、各レジスタ（２５ａ）〜（２５ｄ）に各パス
ライン（２６ａ）〜（２６ｄ）を介したメモリ部α樽の
各メモリアドレスそれぞれのデジタル設定データ信号を
取り込むことが可能になる。

そして、たとえば１１時にＬＳＢ信号がハイレベル（Ｈ
）からローレベル、（Ｌ）に変化すると、Ｔ１時から時
間ｔ１だけ経過した１２時に、出力信号（Ｐ６）、（Ｐ
Ｉ）がローレベル（Ｌ）に変化し、１２時から時間ｔ３
だけ経過した１３時に出力信号（ＰＩ　殖；ローレベル
（Ｌ）からハイレベル（Ｈ）に変化し、１２時から時間
ｔ２だけ経過した１４時に出力信号（Ｐ６）がローレベ
ル（Ｌ）からハイレベル（Ｈ）に変化する。

したがって、１２時から１４時の間にのみメモリゲート
（社）からパスラインのを介してメモリ部０８）にデジ
タル検出角度信号が伝送され、このとき、前述のばらつ
きや遅れなどにより誤まったデジタル検出角度信号にな
る時間ｔｄに対して時間ｔ１が、時間ｔ１≧時間ｔｄに
なるように設定され、メモリゲート（社）からパスライ
ンＣ３１を介してメモリ部Ｏ印に伝送されるデジタル検
出角度信号が常に正しいデジタル検出角度信号になる。

そして、デジタル検出角度信号によりメモリ部（１１の
各メモリアドレスがアドレス指定され、１２時から最大
アクセスタイムｔｄだけ経過し、読み出すアドレスが確
定するとともに当該アドレスのデジタル設定データ信号
の読み出しが確定するＴｄ時に、第５図（ｈ）に示すよ
うに、メモリ部ｆ＋）から各レジスタ（２５ａ）〜（２
５ｄ）それぞれへのデジタル設定データ信号の読み出し
が開始され、Ｔｄ時から１４時の間に、当該デジタル設
定データ信号が読み出し続けられる。

−４，１２時から１３時の間にのみ、各レジスタ間ｔ３
≧時間ｔａに設定されているため、Ｔｄ時から１３時ま
での間の安定したデジタル設定データ信号を各レジスタ
（２５ａ）〜Ｈｚｓｄ）それぞれに取り込むことができ
、実際には、Ｔｄ時のデジタル設定データ信号が各レジ
スタ（２５ａ）〜（２５ｄ）に取り込まれて保持される
。

そして、デジタル検知角度信号のアドレス指定にもとづ
き、各レジスタ（２５ａ）〜（２５ｄ）それぞれにデジ
タル設定データ信号が取り込まれて保持されると、各レ
ジスタ（２５ａ　ヘ２５ｄ　）それぞれに保持されたデ
ジタル設定データ信号がデジタル／アナログ変換器（３４ａ）、（３４ｂ）、（３４Ｃ）、
（３＋ｄ）　ツレぞれに出力され、このとき、答弁（３
ａ　）（６ａ’）それぞれの閉のタイミング設定データ
からなるデジタル設定データ信号は、当該信号の各ビッ
トがすべて０になり、答弁（３ａ　ト（６ａ　）の開の
指令データからなるデジタル設定データ信号は、当該信
号の各ビットが開弁量に応じてＯまたは１になる。

そこで、答弁（３ａ）（６ａ）それぞれの開のタイミン
グおよび開弁量の設定データからなる設定データ信号が
、各デジタル／アナログ変換器（３４ａ）〜（３４ｄ）
それぞれに出力されると、各デシダｌし／Ｔ？ｃＩτ変
換器（３４ａ）””（３４ｄ）　ニよりデジタル設定デ
ータ信号がアナログ変換され、各デジタル／アナログ変
換器（３４ａ）〜（３４ｄ）それぞれから各パワー増幅
回路（３５ａ）、（３５ｂ）、（３５ｃ）、（３ｓｄ）
それぞれに、開弁量に比例した信号レベルの開指令信号
が出力され、各パワー増幅回路（３５ａ　）（３５ｄ　
）により開指令信号がパワー増幅され、たとえば、パワ
ー増幅回路（３５ａ）からアクチュエータ（３ｂ）に開
指令信号が出力され、パワー増幅回路（３５ｂ）からア
クチュエータ（４ｂ）に開指令信号が出力され、同様に
、パワー増幅回路（３５Ｃ）、　（３５ｄ）それぞれか
らアクチュエータ（５ｂ）、（６ｂ）それぞれに開指令
信号が出力され、各アクチュエータ（３ｂ）−（６ｂ）
が開指令信置の信号レベルに応じて動作し、答弁（３ａ
）”−（６ａ）それぞれが開弁量に応じた開状態になる
。

また、答弁（３ａ）−（６ａ）それぞれの閉のタイミン
グ設定データからなるデジタル設定データ信号が各デジ
タル１／アナログ変換器（３４ａト（３４ｄ）それぞれ
ｌこ出力されると、このときデジタル設定データ信号の
各ビットがすべて０であるため、Ｏの信号レベルを有す
る閉指令信号が、各デジタル／アナログ変換器（３４ａ
ト（３４ｄ）から出力され、各アクチュエータ（３ｂ）
〜（６ｂ）の動作が停止し、答弁（３ａト（６ａ）が閉
状態になる。

そして、各アクチュエータ（３ｂト（６ｂ）それぞれに
出力される開指令信号が、第６図（ａ）に示すように、
答弁（３ａ）〜（６ａ）それぞれが開状態になるクラン
ク軸（７）の回転角度、すなわちクランク角度（ＲＯ）
〜（Ｒｃ　）の間に、開弁量に応じて変化し、答弁（３
ａ）〜（６ａ）の開弁量を自在に制御することができる
。

なお、同図（ロ）は、答弁（３ａト（６ａ）それぞれの
開および閉のみを制御し、開弁量による制御を行なわな
いときの開指令信号の波形図である。また、同図（ａ）
　、　（ｂ）において縦軸は各アクチュエータ（３ｂ）
（６ｂ）それぞれのコイルに流れる電流を示す。

一方、開指令信号にもとづき、燃料弁（５ａ）が、開弁
量に応じた開状態に保持されている間に、ＣＰＵ０→か
らパスライン（３ｂ）を介してデジタル／アナログ変換
器（３７）に、ポンプ（３□□□の吐出圧力制御用のデ
ジタル信号、すなわちデジタル吐出圧力制御信号が出力
され、デジタル／アナログ変換器（３′７１によりデジ
タル吐出圧力制御信号がアナログ吐出圧力制御信号に変
換され、当該アナログ吐出圧力制御信号によりポンプ（
３８）の吐出圧力が制御され、燃料油タンク（３９）か
らポンプ（３Ｂ）　、アクチュエータ（５ｂ）、燃料弁
（５ａ）を介して第１シリンダ（２１）に噴射される単
位時間当りの燃料油の量、すなわち燃料噴射量がエンジ
ンｆｌ）の運転状態に従って変化する。

すなわち、デジタル検出角度信号のアドレス指定にもと
づきメモリ部ｕ印の各メモリアドレスのデジタル設定デ
ータ信号が各レジスタ（２５ａ）−（２５ｄ）に読み出
されると、各レジスタ（２５ａ）（２５ｃＬ）に読み出
された各メモリアドレスそれぞれのデジタル設定データ
信号が保持されるとともに、各レジスタ（２５ａト（２
５ｄ）それぞれから各デジタル／アナログ変換器（３４
ａ）〜（３４ｄ）それぞれにデジタル設定データ信号が
出力され、各デジタル／アナログ変換器（３４ａ）（３
４ｄ）から開弁量に応じた信号レベルの開指令信号およ
び０の信号レベルを有する閉指令信号それぞれが出力さ
れ、答弁（３ａ　’）−（６ａ　）それぞれの開および
閉と開弁量とが制御される。

また、ＣＰＵ　（１４１からデジタル／アナログ変換器
（３？）を介してポンプＧ３８）にデジタル吐出圧力制
御信号が出力され、ポンプ（３８）の吐出圧力がエンジ
ン（１）の運転状態に応じて制御されるとともに、燃料
弁（５ａ）を介して第１シリンダ（２１）に噴射される
燃料油の量が制御される。

なお、電子制御回路部αＱの第２ないし第Ｎシリれぞれ
の答弁（３ａト（６ａ）の開および閉と開弁量とが同様
に制御されるのは勿論である。

ところで、エンコーダ（８）が、たとえば第７図（ａ）
に示すように、クランク軸（７）に軸着されたエンコー
ダ板（４０ａ）およびＶスキャン回路やＵスキャン回路
などのあいまい防止回路（４１ａ）で構成されたり、同
図（ｂ）に示すように、クランク軸（７）に軸着された
パルス発信機（４０ｂ）−およびカウンタ（４１ｂ）で
構成されたり、同図（Ｃ）に示すように、クランク軸（
７）に軸着されたシンクロ発振機（４０Ｃ）およびシン
クロ／デジタル変換器（４１ｃ）で構成されたり、さら
には、同図（ｄ）に示すように、クランク軸（７）に軸
着されたレゾルバ（４０ｄ）およびアナログ／デジタル
変換器（４１ｄ）で構成されたりしている。

したがって、前記実施例によると、エンコーダ（８）に
より、クランク軸ｆ１＋の回転角度をデジタル検出角度
信号として検出するとともに、デジタル検出角度信号お
よび各センサー信号にもとづくエンジンｆｌ）の最適化
制御の演算を、高度な演算能力を有するＣＰＵ　Ｑ４に
より行ない、さらに、ＣＰＵ　Ｑ４のアドレス指定にも
とづき、各シリンダ（２＋）”−（２ｎ）の合弁（３ａ
）〜（６ａ）それぞれの開および閉のタイミングと開弁
量の設定用のデジタル設定データ信号を、処理速度の速
い電子制御回路部ａ〔のメモリ部ａｇ＋の各メモリアド
レスそれぞれに書き込み、電子制御回路部ＧＯ）の入力
部ａ９を介したエンコーダ（８）のデジタル検出角度信
号によりメモリ部α印の各メモリアドレスをアドレス指
定し、メモリ部０εがらたとえば第１シリンダ用保持出
力部（至）の各レジスタ（２５ａ）〜（２５ｄ、）それ
ぞれに、各メモリアドレスに書き込まれたデジタル設定
データ信号を読み出し、各レジスタ部（２５ａ）〜（２
５ｄ）に保持されたデジタル設定データ信号を各デジタ
ル／アナログ変換ｍ　（３４ａ）〜（３４ｄ）によりア
ナログ変換し１、各デジタル／アナログ変換器（３４ａ
ト（３４ｄ）それぞれから開弁量に応じた開指令信号お
よび閉指令信号を出力し、第１シリンダ（２１）の合弁
（３ａト（６ａ）それぞれを開弁量に応じた開状態およ
び閉状態に制御し、同様に、第２ないし第Ｎシリンダ用
保持出力蔀の動作により、第２シリンダないし第Ｎシリ
ンダ（２ｎ）の合弁の演算を行なった後に、処理速度の
速い電子制御回路部員に賀り各シリンダ（２＋）（２ｎ
）の合弁（３ａ）〜（６ａ）の開および閉と開弁量とを
制御することができ、エンジン（１）の回転数およびト
ルクの広範囲の変化に対して燃費を低減化することがで
きる。

また、ＣＰＵ　Ｑ→のデジタル吐出圧力制御信号により
ポンプ（３８）の吐出圧力を制御したことにより、燃費
を一層低減化することができる。

さらに、タイミング制御部（５）を設けたことにより、
入力部側からメモリ部ＯｇＪへのデジタル検出角度信号
の出力タイミングを制御し、常に正しいデジタル検出角
度信号によりメモリ部Ｏ印をアドレス指定することがで
きるとともに、メモリ部０印から各レジスタ（２５ａト
（２５ｄ）へのデジタル設定データ信号の出力タイミン
グを制御し、正しいデジタル設定データ信号を各レジス
タ（２５ａト（２５ｄ）に保持させることができる。

また、２方向アクセス型のメモリ部０ａを設けたことに
より、たとえば、メモリ部（Ｉｍの代わりに、１つの弁
の開および閉の制御に８個の比較器を設け、１つのシリ
ンダの制御に合計３２個の比較器を設けたりする場合に
比して部品点数を大幅に削減することかで゛き、小型化
するとともに安価にし、さらに信頼性を向上させること
ができる。

以上のように、この発明のディーゼルエンジンの制御装
置（ζよると、シリンダ毎に複数の制御弁が設けられた
ディーゼルエンジンと、該エンジンの回転角度を検出し
デジタル検出角度信号を出力信号および前記デジタル検
出角度信号にもとづく回転速度信号が入力され前記エン
ジンの最適化制御の演算を行なうとともに、前記各シリ
ンダの前記各制御弁毎に開および閉のタイミングと開弁
量の設定用のデジタル設定データ信号を出力する演算処
理部とを備え、かつ、電子制御回路部に、前記回転角度
検出部から出力された前記デジタル検出角度信号の入力
されるゲートが設けられた入力部と、前記演算処理部の
アドレス指定により前記演算処理部から出力された前記
各シリンダの前記各制御弁それぞれの前記デジタ、ル設
定データ信号が書き込まれるとともに前記入力部を介し
た前記デジタル検出角度信号によるアドレス指定により
書き込まれた前記各デジタル設定データ信号が読み出さ
れる２方向アクセス型のメモリ部と、読み出された前記
各シリンダ毎の前記各デジタル設定データ信号を保持す
る各制御弁毎のレジスタが設けられ当該各レジスタに保
持された前記各デジタル設定データ信号にもとづき前記
各シリンダ毎の前記各制御弁それぞれに前記開弁量に比
例した開指令信号および閉指令信号それぞれを出力する
複制御し前記入力部から前記メモリ部への前記デジタル
検出角度信号の出力タイミングおよび前記メモリ部から
前記各保持出力部への前記各デジタル設定データ信号の
出力タイミングを制御するタイミング制御部とを備えた
ことにより、ディーゼルエンジンの回転数およびトルク
の広範囲の変化に対して燃費を低減することができるも
のである。

また、シリンダ毎の燃料制御弁それぞれを介して各シリ
ンダに燃料油を吐出するポンプを備えるとともに、演算
処理部の吐出圧力制御信号により前記ポンプの吐出圧力
を制御したことにより燃費を一層低減することができる
ものである。

【図面の簡単な説明】

図面はこの発明のディーゼルエンジンの制御装置の１実
施例を示し、第１図はブロック構成図、第２図は第１図
の電子制御回路部のブロック図、第３図（ａ）　、　（
ｂ）それぞれはデジタル検出角度信号の一部の波形図、
第４図はタイミング制御部のブロック図、第５図（ａ）
〜（１１）は第４図の各部の動作説明用波形図、第６図
（ａ）　、　（ｔ））それぞれは開指令信号の波形図、
第７図（ａ）〜（ｄ）それぞれはエンコーダの構成例の
説明図である。＋１１・・・ディーゼルエンジン、（２＋）（２ｎ）・
・・シリンダ、（３ａ）・起動弁、（４ａ）・・・吸気
弁、（５ａ）・・・燃料弁、（６ａ）・・・排気弁、（
８）・・・エンコーダ、Ｑｌ・・・電子制御回路部、０
４１・・・ＣＰＵ　１α印・・・メモリ部、０９・・入
力部、（２）・・・メモリゲート、（至）・・・保持出
力部、（２５ａト０５ｄ）・１．レジスタ、（５）・・
・タイミング制御部、（噂・・・ポンプ。 −一　　　　　　　　・　争候８　　　　　　８味Ｃｏ　　区

Claims

【特許請求の範囲】 ■　シリンダ毎に複数の制御弁が設けられたディーゼル
エンジンと、該エンジンの回転角度を検出しデジタル検
出角度信号を出力する回転角度検出部と、前記エンジン
の温度や圧力などを検出する複数のセッサそれぞれのセ
ンン亀号および前記デ、♀ ジタル検出角度信号にもとづく回転速度信号が入力され
前記エンジンの最適化制御の演算を行なうとともに前記
各シリンダの前記各制御弁毎に、開および閉のタイミン
グと開弁量の設定用のデジタル設定データ信号を出力す
る演算処理部とを備え、かつ、電子制御回路部に、前記
回転角度検出部から出力された前記デジタル検出角度信
号の入力されるゲートが設けられた入力部と、前記演算
処理部のアドレス指定により前記演算処理部から出力さ
れた前記各シリンダの前記各制御弁それぞれの前記デジ
タル設定データ信号が書き込まれるとともに、前記入力
部を介した前記デジタル検出角度信号によるアドレス指
定により書き込まれた前記各デジタル設定データ信号が
読み出される２方向アクセス型のメモリ部と、読み出さ
れた前記各シリンダ毎の前記各デジタル設定データ信号
を保持する各制御弁毎の／ジスタが設けられ時当該各レ
ジスタに保持された前記各デジタル設定データ信号にも
とづき前記各シリンダ毎の前記各制御弁それぞれに前記
開弁量に比例した開指令信号および閉指令信号それぞれ
を出力する複数の保持出力部部から前記メモリ部への前
記デジタル検出角度信号の出力タイミングおよび前記メ
モリ部から前記各保持出力部への前記各デジタル設定デ
ータ信号ノ出力タイミングを制御するタイミング制御部
とを備えたことを特徴とするディーゼルエンジンの制御
装置。 ■　シリンダ毎の燃料制御弁それぞれを介して各シリン
ダに燃料油を吐出するポンプを備えるとともに、演算処
理部の吐出圧力制御信号により前記ポンプの吐出圧力を
制御したことを特徴とする特許請求の範囲第１項に記載
のディーゼルエンジンの制御装置。