JPS633462B2 - - Google Patents
Info
- Publication number
- JPS633462B2 JPS633462B2 JP54059940A JP5994079A JPS633462B2 JP S633462 B2 JPS633462 B2 JP S633462B2 JP 54059940 A JP54059940 A JP 54059940A JP 5994079 A JP5994079 A JP 5994079A JP S633462 B2 JPS633462 B2 JP S633462B2
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- lead
- view
- plating
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000007747 plating Methods 0.000 description 15
- 239000002184 metal Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 1
- 229920002379 silicone rubber Polymers 0.000 description 1
- 239000004945 silicone rubber Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は改良された半導体装置用リードフレー
ムに関するものである。
ムに関するものである。
半導体装置の容器は量産性及び低価格を計るべ
く樹脂封止型が広く採用されている。そして、こ
の樹脂封止型半導体装置はリードフレームを用い
て製造するのが一般的である。このリードフレー
ムは、例えば第1図の平面図a、A−A′断面図
bに示すように、コバール等の金属薄板を写真蝕
刻法あるいはプレス加工により、外枠3,3′間
に半導体素子6を固着するためのダイスステージ
4と外部リード5と外部リード5を固定している
内枠2が一体的に形成されている。その表面は部
分的に内部リード1の先端部の金属細線接続部7
及びダイスステージ4の表裏に銀メツキ等のメツ
キ層8が設けられている。このようなリードフレ
ームを用いた樹脂封止型半導体装置は、先ずダイ
スステージ4に半導体素子6が接着され、次いで
素子6と内部リード1が金細線9により接続され
ている。
く樹脂封止型が広く採用されている。そして、こ
の樹脂封止型半導体装置はリードフレームを用い
て製造するのが一般的である。このリードフレー
ムは、例えば第1図の平面図a、A−A′断面図
bに示すように、コバール等の金属薄板を写真蝕
刻法あるいはプレス加工により、外枠3,3′間
に半導体素子6を固着するためのダイスステージ
4と外部リード5と外部リード5を固定している
内枠2が一体的に形成されている。その表面は部
分的に内部リード1の先端部の金属細線接続部7
及びダイスステージ4の表裏に銀メツキ等のメツ
キ層8が設けられている。このようなリードフレ
ームを用いた樹脂封止型半導体装置は、先ずダイ
スステージ4に半導体素子6が接着され、次いで
素子6と内部リード1が金細線9により接続され
ている。
このようにリードフレームの表面は、少なくと
もダイスステージ4及び内部リード1の金属細線
接続部7に銀メツキ等の処理を施こす必要があ
る。
もダイスステージ4及び内部リード1の金属細線
接続部7に銀メツキ等の処理を施こす必要があ
る。
この部分的にメツキを施こす方法を第2図の平
面図a、A−A′断面図b、B−B′におけるマス
クの断面図c、により説明する。即ち、点線で示
した範囲内の内部リードの金属細線接続部7及び
ダイスステージ4の表裏にメツキを施こす場合に
は、点線の外側を、シリコーンゴム等の材料によ
りリードフレームの形状に合わせて製作されたマ
スク10で被覆し、このマスクを使用することに
より点線内のリードフレームの表裏には所望のメ
ツキ層8を施こすことができる。
面図a、A−A′断面図b、B−B′におけるマス
クの断面図c、により説明する。即ち、点線で示
した範囲内の内部リードの金属細線接続部7及び
ダイスステージ4の表裏にメツキを施こす場合に
は、点線の外側を、シリコーンゴム等の材料によ
りリードフレームの形状に合わせて製作されたマ
スク10で被覆し、このマスクを使用することに
より点線内のリードフレームの表裏には所望のメ
ツキ層8を施こすことができる。
このようなメツキ法に於いて、同一リード数を
有するリードフレームで別のパターンを持つリー
ドフレーム例えば第3図の平面図aに示すような
リードフレームを同じように部分的にメツキを施
こす場合は、B−B′におけるマスクの断面図b
に示すように新たにそのリードフレームのパター
ンに合つたマスク10′を製作する必要がある。
有するリードフレームで別のパターンを持つリー
ドフレーム例えば第3図の平面図aに示すような
リードフレームを同じように部分的にメツキを施
こす場合は、B−B′におけるマスクの断面図b
に示すように新たにそのリードフレームのパター
ンに合つたマスク10′を製作する必要がある。
このようにリードフレームが変わる毎にメツキ
用マスクを新規に製作しなければならない。
用マスクを新規に製作しなければならない。
本発明は以上の欠点を改良したリードフレーム
を提供するものである。
を提供するものである。
即ち、同一リード数でパターンの異なるリード
フレームを製作する場合には、少なくともダイス
ステージ及び金属細線接続部以外のパターンをす
べてメツキ用のマスクパターンと同一形状にす
る。このようにして製作されたリードフレームの
ダイスステージ及び金属細線接続部にメツキを施
こす場合には、メツキを施こさない領域を覆うマ
スクを唯一つ作成しておけば、すべてのリードフ
レームに対するメツキ用マスクとして使用可能で
ある。
フレームを製作する場合には、少なくともダイス
ステージ及び金属細線接続部以外のパターンをす
べてメツキ用のマスクパターンと同一形状にす
る。このようにして製作されたリードフレームの
ダイスステージ及び金属細線接続部にメツキを施
こす場合には、メツキを施こさない領域を覆うマ
スクを唯一つ作成しておけば、すべてのリードフ
レームに対するメツキ用マスクとして使用可能で
ある。
次に実施例について説明する。第4図は本発明
のリードフレームを説明するための平面図a及び
B−B′におけるマスクの断面図bである。第2
図で示したリードフレームと第4図に示すリード
フレームを参照すると、どちらも16本の外部リー
ド5を有する樹脂封止型半導体装置用リードフレ
ームであり、第2図に示したダイスステージ4は
大きい半導体素子を塔載すべく第4図に示すダイ
スステージ4より大きく作られている。しかしな
がらダイスステージ4及び金属細線接続部7以外
の外側のパターンは両者とも全く同一形状になつ
ている。即ち、内枠2より内側にある複数の平行
する内部リード1を該平行内部リードと直交する
境界11でメツキ部と非メツキ部に区分し、少く
ともダイスステージ4及び金属細線接続部7を含
む領域(点線枠内)にメツキを施すものである。
のリードフレームを説明するための平面図a及び
B−B′におけるマスクの断面図bである。第2
図で示したリードフレームと第4図に示すリード
フレームを参照すると、どちらも16本の外部リー
ド5を有する樹脂封止型半導体装置用リードフレ
ームであり、第2図に示したダイスステージ4は
大きい半導体素子を塔載すべく第4図に示すダイ
スステージ4より大きく作られている。しかしな
がらダイスステージ4及び金属細線接続部7以外
の外側のパターンは両者とも全く同一形状になつ
ている。即ち、内枠2より内側にある複数の平行
する内部リード1を該平行内部リードと直交する
境界11でメツキ部と非メツキ部に区分し、少く
ともダイスステージ4及び金属細線接続部7を含
む領域(点線枠内)にメツキを施すものである。
このようなリードフレームの少くともダイスス
テージ4及び金属細線接続部7に部分メツキを施
こす場合に使用するマスク10は共通になり、ど
ちらのリードフレームのメツキにも使用できる利
点を有する。本発明は16本リード以外、即ち18本
リード、20本リード等のリードフレームにも適用
できることは明白である。
テージ4及び金属細線接続部7に部分メツキを施
こす場合に使用するマスク10は共通になり、ど
ちらのリードフレームのメツキにも使用できる利
点を有する。本発明は16本リード以外、即ち18本
リード、20本リード等のリードフレームにも適用
できることは明白である。
第1図は部分メツキしたリードフレームを示す
平面図a及びA−A′断面図b、第2図はリード
フレームの部分メツキ方法を説明する平面図a、
A−A′断面図b及びB−B′におけるマスクの断
面図c、第3図は他のリードフレームの部分メツ
キ方法を説明する平面図a及びB−B′における
マスクの断面図b、第4図は本発明のリードフレ
ームを説明するための平面図a及びB−B′にお
けるマスクの断面図bである。 1……内部リード、2……内枠、3,3′……
外枠、4……ダイスステージ、5……外部リー
ド、6……半導体素子、7……金属細線接続部、
8……メツキ層、9……金細線、10,10′…
…メツキ用マスク、11……境界。
平面図a及びA−A′断面図b、第2図はリード
フレームの部分メツキ方法を説明する平面図a、
A−A′断面図b及びB−B′におけるマスクの断
面図c、第3図は他のリードフレームの部分メツ
キ方法を説明する平面図a及びB−B′における
マスクの断面図b、第4図は本発明のリードフレ
ームを説明するための平面図a及びB−B′にお
けるマスクの断面図bである。 1……内部リード、2……内枠、3,3′……
外枠、4……ダイスステージ、5……外部リー
ド、6……半導体素子、7……金属細線接続部、
8……メツキ層、9……金細線、10,10′…
…メツキ用マスク、11……境界。
Claims (1)
- 1 ダイスステージ部と複数のリード部を有し、
前記ダイスステージ部及びダイスステージ部の近
傍が部分メツキされている半導体装置用リードフ
レームにおいて、前記部分メツキされている部分
以外の部分が他種のリードフレームと同一の形状
であることを特徴とする半導体装置用リードフレ
ーム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5994079A JPS55151357A (en) | 1979-05-16 | 1979-05-16 | Lead frame for semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5994079A JPS55151357A (en) | 1979-05-16 | 1979-05-16 | Lead frame for semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS55151357A JPS55151357A (en) | 1980-11-25 |
JPS633462B2 true JPS633462B2 (ja) | 1988-01-23 |
Family
ID=13127631
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5994079A Granted JPS55151357A (en) | 1979-05-16 | 1979-05-16 | Lead frame for semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS55151357A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2648353B2 (ja) * | 1988-12-06 | 1997-08-27 | 新光電気工業株式会社 | リードフレームの製造方法 |
JP2648354B2 (ja) * | 1988-12-09 | 1997-08-27 | 新光電気工業株式会社 | リードフレームの製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53144263A (en) * | 1977-05-21 | 1978-12-15 | Mitsubishi Electric Corp | Partial plating device for lead frame of semiconductor device |
-
1979
- 1979-05-16 JP JP5994079A patent/JPS55151357A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53144263A (en) * | 1977-05-21 | 1978-12-15 | Mitsubishi Electric Corp | Partial plating device for lead frame of semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPS55151357A (en) | 1980-11-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE4135189A1 (de) | Verfahren zur montage des gehaeuses eines halbleiter-bauelements | |
JPS633462B2 (ja) | ||
JPS60189940A (ja) | 樹脂封止型半導体装置の製法 | |
JPS5858439B2 (ja) | リ−ドフレ−ムの製造方法 | |
JP2634249B2 (ja) | 半導体集積回路モジュール | |
JPH04206858A (ja) | 半導体パッケージ | |
JPS5915507Y2 (ja) | 半導体取着構造 | |
JP3832911B2 (ja) | Icパッケージ等に用いるベースの製法 | |
JPH0410699Y2 (ja) | ||
JPS58171838A (ja) | 半導体装置用リ−ドフレ−ム | |
JPH03248454A (ja) | 混成集積回路装置 | |
JPH0526761Y2 (ja) | ||
JPS62226649A (ja) | ハイブリツド型半導体装置 | |
JPS5986251A (ja) | 樹脂封止型半導体装置用リ−ドフレ−ム | |
JPS6010759A (ja) | リードフレームの製造方法 | |
JPH0536893A (ja) | 混成集積回路 | |
JPS62216257A (ja) | リ−ドフレ−ムの製造方法 | |
JPS5947462B2 (ja) | 半導体装置用リ−ド構成 | |
JPH03152966A (ja) | 半導体装置用リードフレーム | |
JPH02205062A (ja) | リードフレーム | |
JPH0637123A (ja) | 半導体装置 | |
JPS641058B2 (ja) | ||
JPS5887837A (ja) | 半導体装置 | |
JPH04368157A (ja) | 表面実装型半導体装置およびその製造方法 | |
JPS6327029A (ja) | 樹脂封止型半導体装置の製造方法 |