JPS63310238A

JPS63310238A - 固定パタ−ン同期回路

Info

Publication number: JPS63310238A
Application number: JP62147281A
Authority: JP
Inventors: Tetsuo Moritaka; 森高　哲夫
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-06-12
Filing date: 1987-06-12
Publication date: 1988-12-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（概要〕固定パターン同期回路において、第２のｍビットシフト
レジスタから出力された設定固定パターンと第１のｍビ
ットシフトレジスタから出力されたデータとを比較手段
で比較し、ｍビットの比較結果が不一致の時は両者が一
致するまで、該第２のｍビットシフトレジスタに該設定
固定パターンをロードし続け、一致した時は該設定固定
パターンを循環シフトさせて引き続き比較し、所定回数
一致した時に同期引き込みの出力を送出することにより
ｍが大きくなっても２回路規模をあまり増大せずに同期
引き込みまでの時間を少なくする様にしたものである。

尚、該出力送出後はｎビットの比較結果によりデータの
誤りを監視する。

〔産業上の利用分野〕

本発明は固定パターン同期回路３例えば回線監視に使用
する固定パターン同期回路の改良に関するものである。

一般に、回線監視については種々の方法が用いられてい
るが、この１つに一方の監視装置から設定した固定パタ
ーンを線路に送出し、他方の監視装置で折り返させ、受
信パターンと設定した固定パターンが同期すれば回線は
正常、同期しなければ回線異常と判断する。又、同期し
た後に受信パターンの一部に誤りが生じた場合は線路に
異常が発生したと判断する。

一方、近年は装置の小型化の傾向にあり、これに伴って
この回路も固定パターンが長くなっても回路規模が余り
増加せず、しかも同期が取れるまでの時間が短いことが
要望されている。

〔従来の技術〕

第４図は従来例のブロック図、第５図は第４図の動作説
明図を示す。尚、第５図中の左側の符号は第４図中の同
じ符号の部分の波形を示す。

以下、設定した固定パターンは８ビツトで、受信パター
ンと３回連続して一致した時、この回路から同期が取れ
たことを示す同期信号を送出するものとして第５図を参
照して第４図の動作を説明−する。

先ず、設定した８ビツトの固定パターン（以下。

設定固定パターンと省略する）が００〜Ｄ、端子に。

第５図−■に示す受信パターン（以下、データと省略す
る）がＤＡＴＡ−ＩＮ端子に、第５図−〇に示すクロッ
クがＣＫ端子にそれぞれ加えられる。

そして、８ビット並列の設定固定パターンと８ビツトシ
フトレジスタ（以下、８ビツトＳＲと省略する）１で並
列に出力されたデータとが８ビツト比較器２で比較され
る。

最初は設定固定パターンとデータとが不一致の為、第５
図−■〜■の左側部分に示す様に８ビツト比較器２の出
力が０．Ｄタイプフリップフロップ（以下、　Ｄ−ＦＦ
と省略する）８のＱ端子の出力が１となる。そこで、８
進カウンタ９と３進カウンタ１０のＬＤ端子が１となり
、この２つのカウンタはリセットの状態にある。

しかし、データが１ビツトずつシフトして一致すると８
ビツト比較器２は１を出力するので、ＮＯＲゲート３か
らの０がＮＯＲゲート４で反転されてＤ−ＦＦのＤ端子
に加えられる。

この為、Ｑ端子は０になり、８進カウンタ９及び３進カ
ウンタｌＯのＬＤ端子が０になってリセット状態が解除
され、前者は（Ｊ端子に入力するクロックＣＫのカウン
トを開始するが、後者はＥＮ端子への入力がないので待
機状態となる（第５図−■〜■の中間部分参照）。

ここで、８進カウンタ９が８カウントしてＣｏ端子から
１のキャリーを出力した時に８ビツト比較器２からも１
を出力すると、３進カウンタ１０のＬＤ端子はＯの状態
でＥＮ端子に１が入力するのでカウント値７Ｊ）１つカ
ウントアツプして０から１になる′。

尚、８進カウンタ９のＬＤ端子には引き続き０が加えら
れているので、キャリーを出力した後、再びＯからカウ
ントアツプする。

そして、再び、この８進カウンタ９からキャリーが、８
ビツト比較器２から出力が送出されると、３進カウンタ
１０は１つカウントアツプしてカウント値が２となって
キャリーを同期信号として出力する（第５図■〜■の右
側部分参照）。

次に、第６図は別の従来例のブロック図、第７図は第６
図の動作説明図を示す。尚、第７図中の左側の符号は第
６図中の同じ符号の部分の波形を示す。以下、第７図を
参照して第６図の動作を説　　　　−明する。

８ビット５ＲＩＩ−ＳＲ１３のＣＫ端子にクロックが、
ＤＡＴＡ−ＩＮ端子にデータがＤ７から入力するが、こ
のデータはＳＲＩ　１でシフトされてＱ、端子から逐次
、８ビツト比較器１４に出力される。そして、８ビツト
のデータが８ビツト比較器１４に人力すると、このデー
タは８ビツト５Ｒ１２に入力してシフトされ、８ビツト
比較器１５に加えられる。これを繰り返して８ビツトＸ
３＝２４ビツトのデータが８ビツト比較器１４、１５．
１６の全てに入力される。

一方、８ビツトの設定固定パターンがり、端子〜Ｄ０端
子を介して並列に８ビット比較器１４．１５．１６に入
力するが、これらの比較器に入力したデータは１ビツト
ずつシフトしているので一致するところがある。一致す
ればＡＮＤゲート１７がら同期信号が送出される（第７
図−〇〜■参照）。

これにより、８ビツトのデータが３回連続して一敗した
ことが判る。

〔発明が解決しようとする問題点〕

しかし、第４図の従来例は８ピント毎に同期しているか
否かをチェックしているので、途中で誤りが発生した際
９次の８ビツトをチェックするまで判らず、再同期まで
に時間がかかる。

第６図の従来例は比較すべきビット数が増えた時、ＳＲ
と比較器が対応して増加し９回路規模が大きくなる。

即ち、比較すべきビット数が増えた時、回路規模が大き
くなり、又は同期するまでの時間がかかると云う問題点
がある。

〔問題点を解決する為の手段〕

上記の問題点は第１図に示す固定パターン同期回路によ
り解決される。

１８は第１のｍビットシフトレジスタと第２のｍビット
シフトレジスタのｍビット出力及びｎビット出力を比較
して比較結果を出力する比較手段で、１９は入力するデ
ータをシフトして出力する該第１のｍビットシフトレジ
スタである。

又、２０はｍビット比較結果が不一致の時は入力するｍ
ビットの設定固定パターンをシフトしないで出力し、一
致の時は１ビツトずつシフトして出力する第２のシフト
レジスタで、２１は３ｉｍビット比較結果の連続一致を
所定数カウントしたら出力を送出するカウンタである。

〔作用〕

本発明は比較手段１８で第２のｍビｙ　トＳＲ２０から
出力された設定固定パターンと、第１のｍビット５Ｒ１
９から出力されたデータとを比較し、不一致の時は設定
固定パターンを一定にしたままでデータをシフトさせ、
一致したら設定固定パターンをデータのシフトと同期し
て循環シフトさせて比較する。

そして、−数回数をカウンタ２１でカウントして所定の
値になれば出力を送出すると共に、以後はｎビット比較
結果によりデータの誤りを監視する。

これにより、ｍが大きくなっても第１．第２のｍビット
ＳＲ，ｍビット比較器のビット数及びカウンタのカウン
ト数を増加することで対応することができる。又、同期
が取れるまでの時間は設定固定パターンを循環シフトす
るので第６図と同等で。

第４図よりも短い。

尚、出力送出後はｎビット比較結果によりデータの誤り
を監視する。

〔実施例〕

第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図を示す。尚、第３図中の左側の符号は第２
図中の同じ符号の部分の波形を示す。以下、ｍ＝３．ｎ
＝１として第３図を参照して第２図の動作を説明する。

尚、８ビット比較器１８１．　　ｌビット目比較器１８
２、　ＮＯＲゲー目８３は比較手段１８の構成部分であ
る。

先ず、８ビツトの設定固定パターン、データ及びクロッ
クが００端子〜Ｄ７端子、　ＤＡＴＡ−ＩＮ端子及びＣ
Ｋ端子に加えられる。

最初、設定固定パターンとデータとは一致しないので、
８ビツト比較器１８１の出力及び１７進カウンタ２１の
Ｃｏ端子の出力は０になり、ＮＯＲゲート１８３からの
１の出力が１７進カウンタ２１のＬＤ端子と８ピッｌ−
３Ｒ（第１図中の第２のｍピントＳｔ？に対応）２０に
加えられる。この為、前者はリセットされ、後者は８ビ
ツトの設定固定パターンが並列にロードされ、Ｑ８端子
〜０．端子がら８ビツト比較器１８１に送出される。

ここには、８ビツトＳＲ（第１図中の第１のｍビットＳ
Ｒに対応）１９がらの８ビツトのデータが加えられてい
るので比較されるが、不一致の時は８ピッｌ−３Ｒ２０
のＬＤ端子に１が加えられているので。

Ｓｔ端子にＱ、の出力が入力せず、出力される設定固定
パターンはシフトしない。しがし、データは８ビツトＳ
Ｒ１９で１ビツトずっシフトされるので、設定固定パタ
ーンとデータとが一致する所がある（第３図−■〜■の
左側部分参照）。

一致すると、８ビツト比較器１８１の出力が１になるの
で、　ＮＯＲゲー目８３の出力が０になり、８ビツトＳ
Ｒ２０と１７進カウンタ２１のＬＤ端子に加えられる。

そこで、８ビツトＳＲ２０は入力データを１ビツトシフ
トするが、８ビツトＳＲ１９もｌビットシフトするので
、引き続き一致している。

一方、１７進カウンタ２１はカウンタ動作を開始して１
をカウントするが、データが正しければ引き続き一致す
るのでこのカウンタは１クロツク毎にカウントアンプし
、カウント値が１７になった時にキャリーを送出する。

これは、最初に一致した瞬間にカウンタ９が１をカウン
トするので、カウント値が１７の時に１６ビツト数えた
ことになる（第３図−■〜■の右側部分参照）。

尚、カウント値が１７になる前に８ビツト比較器Ａ＜不
一致を検出すると、８ピツ）ＳＲ２０は固定パターンを
ロードすると共に、１７進カウンタをリセットして上記
の動作を繰り返す。

又、同期後は８ピツ）ＳＲ２０は設定固定パターンもシ
フトしているので、データの誤り検出が可能となる。こ
れが１ビツト目比較器１８２で、８ビツトＳＲ１９と２
０の２例えばＱ、端子の出力を比較する。

結局、８ビツトの設定固定パターンとデータとが一致し
た後は設定固定パターンを循環シフトさせることにより
、ビット数が増加しても、　ＳＲのビット数、比較器の
ビット数、カウンタのビット数を増加するだけで対応が
可能となるので、回路規模をあまり増大せず、同期が取
れるまでの時間を少なくできる。

〔発明の効果〕

以上詳細に説明した様に本発明によれば、ビット数が増
加しても回路規模を余り増加させず、しかも同期時間を
少なくできると云う効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図、第４図は従来例のブロック図、第５図は第４図の動作説明図、第６図は別の従来例のブロック図、第７図は第６図の動作説明図を示す。図において、１８は比較手段、１９は第１のｍビットシフトレジスタ、２０は第２のｍ
ビットシフトレジスタ、２１はカウンタを示す。

Claims

【特許請求の範囲】第１のｍ（ｍは正の整数）ビットシフトレジスタ（１９
）と第２のｍビットシフトレジスタ（２０）のｍビット
出力及びｎ（ｎは正の整数でｍ＞ｎ）ビット出力を比較
して比較結果を出力する比較手段（１８）と、入力するデータをシフトして出力する該第１のｍビット
シフトレジスタ（１９）と、ｍビット比較結果が不一致の時は入力するｍビットの設
定固定パターンをシフトしないで出力し、一致の時はシ
フトして出力する第２のシフトレジスタ（２０）と、該ｍビット比較結果の連続一致を所定数カウントしたら
出力を送出するカウンタ（２１）とを有することを特徴
とする固定パターン同期回路。