JPS63298636A

JPS63298636A - 割り込み回路

Info

Publication number: JPS63298636A
Application number: JP13687487A
Authority: JP
Inventors: Yoshitaka Kitada; 北田　義孝; Nobue Tanaka; 田中　伸恵
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-05-29
Filing date: 1987-05-29
Publication date: 1988-12-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は割り込み回路に係り、特に、中央処理装置に割
り込みの発生を知らせる多入力割り込み回路に関する。

［従来の技術］従来この種の多入力割り込み回路では、複数の割り込み
入力端子から供給される割り込み入力信号を論理和し、
この論理和信号の変化を検出して割り込みを判断してい
た。

第６図は従来の多入力割り込み回路の構成を示すブロッ
ク回路図である。第６図において、端子Ａ、　Ｂ、　Ｃ
，Ｄはそれぞれ割り込み信号が供給される割り込み信号
の入力端子である。オアゲート４はこれらの入力端子Ａ
Ｓ　Ｂ、Ｃ，Ｄからの人力信号を論理和して論理和信号
４１を出力する。この論理和信号４１はエツジ検出回路
５においてその立ち上がりエツジを検出され、エツジ検
出回路５からはセット信号５１が出力される。このセッ
ト信号５１は割り込みフラグ６を「１」にセットし、か
かる割り込みフラグ６のセットにより中央処理装置は割
り込みの発生を認識する。

第６図の割り込み発生回路の動作を第７図のタイミング
チャート図を参照して詳述すると、割り込み要求のない
状態では端子Ａ、　Ｂ、　Ｃ，Ｄは低レベルを維持して
おり、タイミングｔで割り込みが発生して端子Ｃが低レ
ベルから高レベルに移行すると論理和信号４１も高レベ
ルに移行し、かかる論理和信号の立ち上がりをエツジ検
出回路５が検出してセット信号５１が出力され、割り込
みフラグを「１」にセットする。

［発明が解決しようとする問題点］しかしながら、上記従来の割り込み回路では複数入力端
子の論理和に基づき割り込みフラグがセットされるので
、いずれかの入力端子がすでに高レベルであると、その
後、他の入力端子が高レベルに移行してもこれを検出で
きないという問題点があった。

従って、本発明の目的は複数の入力端子毎に割り込み要
求の有無を検出できる割り込み回路を提供することであ
る。

［問題点を解決するための手段］本発明は、割り込み要求信号がそれぞれ印加される複数
の入力端子と、上記入力端子に印加される割り込み信号
に基づき割り込み要求の発生を出力する割り込み検出部
とを備えた割り込み回路において、上記複数の入力端子
の何れかを指定する選択データを書換え可能に保持する
レベル指定レジスタと、上記選択データで指定された入
力端子のレベル変化を検出して割り込み検出部に検出結
果を供給するレベル変化検出部とを有することを特徴と
している。

［発明の作用コ上記構成に係る割り込み回路では、レベル指定レジスタ
に予め複数の入力端子の何れかを指定する選択データを
記憶させておく。該選択データで指定されている入力端
子のレベルが変化するとレベル変化検出部がこれを検出
して割り込み検出部に通知する。従って、割り込み検出
部は選択データで指定されていない入力端子のレベルに
関係なく選択データで指定された入力端子のレベル変化
に基づき割り込みの発生を確実に検出することができる
。

［実施例コ次に、本発明の実施例を図面を参照しつつ説明する。

第１図は本発明の第１実施例の構成を示すブロック回路
図である。第１図において、Ａ、Ｂ、Ｃ。

Ｄは割り込み信号の入力端子であり、入力端子Ａは直接
、選択回路２１の一方の入力端子に接続されると共に、
インバータ３１を介してその反転信号を選択回路２１の
他方の入力端子に供給している。また、入力端子Ｂは直
接、選択回路２２の一方の入力端子に接続されると共に
、インバータ３２を介してその反転信号を選択回路２２
の他方の入力端子に供給している。更に、入力端子Ｃは
直接、選択回路２３の一方の入力端子に接続されると共
に、インバータ３３を介してその反転信号を選択回路２
３の他方の入力端子に供給している。

同様に、入力端子りは直接、選択回路２４の一方の入力
端子に接続されると共に、インバータ３４を介してその
反転信号を選択回路２４の他方の入力端子に供給してい
る。これらの選択回路２１．２２．２３．２４の出力は
オアゲート４て論理和された後にエツジ検出回路５で論
理和信号４１の立ち上がりを検出されセット信号５１が
形成される。セット信号５１は割り込み検出部としての
割り込みフラグ６を「１」にセットし、図示していない
中央処理装置に割り込みの発生を知らせる。

本実施例は更にレベル指定レジスタ１を有しており、レ
ベル指定レジスタ１は内部バス９を介して中央処理装置
（図示せず）から供給される４ビツトの指定信号を書換
え可能に保持する。レベル指定レジスタ１の出力は選択
信号１１．１２．１３．１４として選択回路２１．２２
．２３．２４に並列に供給されている。すなわち、選択
信号１１が高レベルのときには選択回路２１はインバー
タ３１から供給られる反転信号を、逆に低レベルのとき
には入力端子Ａからの信号をそれぞれ選択する。同様に
、選択信号１２が高レベルのときには選択回路２２はイ
ンバータ３２から供給られる反転信号を、逆に低レベル
のときには入力端子Ｂからの信号をそれぞれ選択する。

また、選択信号１３が高レベルのときには選択回路２３
はインバータ３３から供給られる反転信号を、逆に低レ
ベルのときには入力端子Ｃからの信号をそれぞれ選択す
る。更に、選択信号１４が高レベルのときには選択回路
２４はインバータ３４から供給られる反転信号を、逆に
低レベルのときには入力端子りからの信号をそれぞれ選
択する。

次に、本実施例の動作を第２図に示されたタイミングチ
ャート図を参照して説明する。入力端子Ａが高レベル、
入力端子Ｂが低レベル、入力端子Ｃが低レベル、入力端
子りが高レベルを保っており、レベル指定レジスタ１に
は中央処理装置から２進法表記で「１００１」の選択デ
ータが書き込まれているとする。レベル指定レジスタ１
は上記選択データに基づき選択信号１１．１４を高レベ
ルに、選択信号１２．１３を低レベルにそれぞれ移行さ
せている。従って、選択回路２１．２４はインバータ３
１．３４から供給される反転信号を、選択回路２２．２
３は入力端子Ｂ、　Ｃからの信号をそれぞれ選択してい
る。その結果、オアゲート４の人力は全て低レベルとな
り、論理和信号４１は低レベルとなっている。

かかる状態において、タイミングｔにおいて入力端子Ｃ
が低レベルから高レベルに移行したとすると、オアゲー
ト４の入力の１つが高レベルになるので、入力端子Ｃの
レベル変化を検出することができ、論理和信号４１は高
レベルに移行して割り込みフラグ６をセットさせること
ができる。

第３図は本実施例の他の状態を説明するタイミングチャ
ート図である。入力端子Ａが高レベル、入力端子Ｂが低
レベル、入力端子Ｃが高レベル、入力端子りが高レベル
を保っており、レベル指定レジスタ１には中央処理装置
から２進法表記で「１０１１」の選択データが書き込ま
れているとする。レベル指定レジスタ１は上記選択デー
タに基づき選択信号１１．１３．１４を高レベルに、選
択信号１２を低レベルにそれぞれ移行させている。

従って、選択回路２１．２３．２４はインバータ３１．
３３．３４から供給される反転信号を、選択回路２２は
入力端子Ｂからの信号をそれぞれ選択している。その結
果、オアゲート４の人力は全て低レベルとなり、論理和
信号４１は低レベルとなっている。

かかる状態において、タイミングｔにおいて入力端子Ｃ
が高レベルから低レベルに移行したとすると、オアゲー
ト４０入力の１つが高レベルになるので、入力端子Ｃの
レベル変化を検出することができ、論理和信号４１は高
レベルに移行する。

上記第１実施例では選択回路２１乃至２４とインバータ
３１乃至３４とオアゲート４とがレベル変化検出部を構
成している。

第４図は本発明の第２実施例の構成を示すブロック回路
図である。第４図において、本実施例では第１実施例の
選択回路２１乃至２４とインバータ３１乃至３４とに代
えて排他的論理和回路７１乃至７４を採用した例である
。その他の構成は第１実施例と同一なので、詳細な説明
は省略する。

本実施例では、選択信号が低レベルなら入力端子のレベ
ルがそのまま、反対に選択信号が高レベルなら入力信号
の反転信号がオアゲート４に供給され、第１実施例と同
様の動作が可能になる。

上記第２実施例では排他的論理和回路７１乃至７４とオ
アゲート４とでレベル変化検出部を構成している。

第５図は本発明の第３実施例の構成を示すブロック回路
図であり、入力端子Ａ、Ｂ、Ｃ，Ｄのレベルを中央処理
装置が読み込めるようにした例である。

第５図において、入力バッフ７８は中央処理装置の出力
する人力ストローブ信号８０に応答して入力端子Ａ、　
Ｂ、　Ｃ，Ｄのレベルを内部バス９に出力する。マイク
ロコンピュータの応用において、入力端子Ａ、　Ｂ、　
Ｃ，Ｄのインアクティブレベルが固定していないときに
は、中央処理装置が入力端子Ａ、　　Ｂ、　Ｃ，Ｄのレ
ベルを予め判断して人力端子が低レベルならレベル指定
レジスタ１０対応するビットに「０」を書き込み、高レ
ベルなら「１」を書き込むようにする。この様にすれば
入力端子の状態に柔軟に対応することができる。

［発明の効果］以上説明してきたように、本発明では複数の入力端子の
何れかを指定する選択データを書換え可能に保持するレ
ベル指定レジスタと、上記選択データ、で指定された入
力端子のレベル変化を検出して割り込み検出部に検出結
果を供給するレベル変化検出部とを設けたので、選択デ
ータで指定された入力端子のレベル変化を他の入力端子
のレベルには無関係に検出することができるという効果
が得られる。

【図面の簡単な説明】

第１図は本発明の第１実施例の構成を示すブロック回路
図、第２図は第１実施例の動作を説明するタイミングチャー
ト図、第３図は第１実施例の他の動作を説明するタイミングチ
ャート図、第４図は本発明の第２実施例の構成を示すブロック回路
図、第５図は本発明の第３実施例の構成を示すブロック回路
図、第６図は従来の割り込み回路の構成を示すブロック回路
図、第７図は従来例の動作を説明するタイミングチャート図
である。１・・・・・・・・レベル指定レジスタ、４・・・・・
・・・オアゲート、５・・・・・・・・エツジ検出回路、６φ・・・・・・φ割り込みフラグ、８・・・・・・・・入力バッファ、９・・・・・・・・内部バス、１１乃至１４・・・選択信号、２１乃至２４・・・選択回路、３１乃至３４・・・インバータ、７１乃至７４・・・排他的論理和回路、Ａ乃至Ｄ・・・
・・入力端子。特許出願人　　日本電気株式会社代理人　弁理士　　桑　井　清　− 第２図ｅｌｆみ７ラク゛　　　　　　　　　　　　　　　　　
　　　　　　１第３図 ■ 論理勧信号か１し＋％７ラク゛　　　　　　　　　　　　　　　　
　　　　　　　　　　４第７図 ■

Claims

【特許請求の範囲】割り込み要求信号がそれぞれ印加される複数の入力端子
と、上記入力端子に印加される割り込み信号に基づき割
り込み要求の発生を出力する割り込み検出部とを備えた
割り込み回路において、上記複数の入力端子の何れかを
指定する選択データを書換え可能に保持するレベル指定
レジスタと、上記選択データで指定された入力端子のレベル変化を検
出して割り込み検出部に検出結果を供給するレベル変化
検出部とを有することを特徴とする割り込み回路。