JPS63293841A - 実装体 - Google Patents

実装体

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JPS63293841A
JPS63293841A JP62129325A JP12932587A JPS63293841A JP S63293841 A JPS63293841 A JP S63293841A JP 62129325 A JP62129325 A JP 62129325A JP 12932587 A JP12932587 A JP 12932587A JP S63293841 A JPS63293841 A JP S63293841A
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JP
Japan
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semiconductor element
electrodes
circuit board
electrode
resin
Prior art date
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Pending
Application number
JP62129325A
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English (en)
Inventor
Kenzo Hatada
畑田 賢造
Hiroaki Fujimoto
博昭 藤本
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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Priority to JP62129325A priority Critical patent/JPS63293841A/ja
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Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
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    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

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  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の実装体に関するものである。
従来の技術 半導体装置を高密度に実装する方法として、フェイスダ
ウン方式が実用化されている。この方法は、半導体素子
の電極上に半田バンプを形成し、この半田バンプと相対
する位置に半田処理された電極配線を有する回路基板と
を重ね合わせ、半導体素子上の半田バンクと回路基板の
電極配線とを半田づけ固定するものである。
この方法においては、接合部が固定されているため、熱
や機械的ストレスが半導体素子もしくは回路基板に作用
した際、前記接合部が破断する不良が発生するばかりか
、電極間の接合部を半田づけ固定するために、半導体素
子の電極もしくは回路基板の電極配線のピッチを小さく
できず、今後、益々、多ビンで、微小ピッチ化していく
実装方法にとってはひとつの課題であった。
これを解決する実装体として、第4図に示す方法が提案
されている。
半導体素子1の周縁に6〜20μmのAu突起を持つ電
極10が形成される(第3図)。前記半導体素子1の電
極10と相対する位置に配線電極4を有する回路基板3
上の前記配線基板4上に光硬化性絶縁樹脂8を塗布し、
前記半導体素子1の電極10と回路基板3の配線電極4
とを位置合せし、加圧治具7で加圧しながら、紫外光9
を照射し、前記樹脂8を硬化せしめ、硬化が終れば、加
圧治具7を取去る。この様にして、実装体が完成するわ
けであるが、この方法は、樹脂の硬fヒ収縮時の圧縮応
力によって、半導体素子の電極と回路基板の配線電極と
を圧接するメカニズムによって、電気的接合と、半導体
素子と回路基板とを機械的に保持するものである(第4
図)。
光硬化性絶縁樹脂はアクリル系、エポキシ系を用い、加
圧力は電極当り6〜1007程度で、紫外光は100 
mW/cnlで6〜20秒程度を照射するものである。
また、回路基板がガラスの如く透明であれば、回路基板
側より紫外光を照射するが、セラミックや樹脂の如く不
透明であれば、半導体素子側より、樹脂の露出領域のみ
を照射・硬化させ、影になって照射されなかった領域は
、常温で経時的に硬化させるものである。
この様な方式においては、電極間に絶縁樹脂を介在させ
ているため、数μmピッチの電極の接続が実施でき、か
つ電極の接続部が機械的に固定されず、樹脂の応力を利
用し、電極同志を圧接した構成であるために、半導体素
子や配線基板の熱膨張等によるストレスに対して強いも
のである。
発明が解決しようとする問題点 ところが、この方法においては次の様な課題があった。
この方法は半導体素子と回路基板との間に介在させた樹
脂を硬化させる時に、お互いを加圧して、互いの電極同
志の表面を押しつけ、平面度を出す必要がある。この時
の加圧によって、第6図の如く半導体素子1は凹状にそ
ってしまう。
これは半導体素子もしくは配線基板側に設けた電極1o
を支点として、電極1oの存在しない中央部に加圧力が
集中するためである。第6図の如く、加圧時に半導体素
子もしくは配線基板がそってしまうと、電極同志の接合
が不完全となり電気的接合不良を発生させるばかりか、
信頼性のレベルも低下させるものである。
本発明は、加圧時に半導体素子もしくは回路基板のそυ
を積極的に防止し、信頼性の高い接合を得んとするもの
である。
問題点を解決するための手段 本発明は、半導体素子の電極が回路基板の電極の先端を
覆う様に構成するものである。
作  用 このように本発明によれば、樹脂の硬化時に加:bる圧
力によって、半導体素子もしくは回路基板の中央に応力
が集中し、凹状に変形せんとしても、回路基板の電極の
段部によって半導体素子の電極が固定され、回路基板も
しくは半導体素子の変形が阻止される。
実施例 本発明の構成を第1図で説明する。回路基板3の配線電
極21を半導体素子1の電極20が覆う様に構成される
。第1図aは、配線基板の電極21の幅方向を含めて半
導体素子1の電極20に覆われている。例えば電極20
の寸法が5oxsoμmであれば、回路基板の電極の幅
は20〜40μm程度に設定できる。また、電極同志の
重なり量Xは10〜40μm程度で良い。
他の実施例として、第1図すの様に、半導体素子の電極
20の幅よりも、回路基板の配線電極21の幅を広くし
、前記配線基板の先端で電極同志が重なる様に構成する
第2図で本発明の構成を詳述する。
回路基板3はガラス、セラミック、樹脂等の基板で、こ
の上にCr−Au、IT○、Au、Cu等で形成された
厚さ2000人〜30μmの配線電極4が形成されてな
る。−男手導体素子1の電極20は、Au、Cu等で構
成され、その厚さは3μm〜20μmである。
先ず、回路基板1の配線電極上もしくは半導体素子側に
光硬化性絶縁樹脂を塗布し、各々の電極を位置合せし、
半導体素子1を加圧治具22で加圧しながら、紫外線を
照射する。この時、回路基板がガラスの如く透明な場合
は、前記光硬化性絶縁樹脂は全て紫外線で硬化するタイ
プで、照射はガラス板側より行なわれる。一方回路基板
がセラミックスや樹脂の如く不透明な場合は、前記樹脂
は光硬化と自然硬化の両方で硬化が行なわれるタイプの
ものを用い、紫外線の照射は、半導体素子側より行ない
、半導体素子周縁の樹脂は光硬化させ、紫外線の照射さ
れなかった領域は自然硬化させる。
樹脂の硬化が終れば、加圧治具を取り去る。半導体素子
1の電極20は回路基板3の電極21を覆う様に構成さ
れる。
発明の効果 以上のように本発明によれば次のような効果を得ること
ができる。
■ たとえば第5図に示す様に加圧治具22によって半
導体素子1が加圧され、たわみ力a、  a’が発生し
、これによって半導体素子1が凹部状に変形しようとし
ても、半導体素子1の電極2oが回路基板21の先端2
1′を覆い重なっているため、先端21′の段部によっ
て、加圧によって、発生したたわみ力a、  a’は阻
止される。このために、半導体素子は凹部状に変形せず
、かつ回路基板3の電極21と半導体素子1の電極とは
良好な接合を得る事ができる。第6図の実施例では半導
体素子の応力について説明したが、加圧によって回路基
板が変形する時も同様の効果を得る事ができる。
また、樹脂8が熱膨張によって、半導体素子1が押し上
げられても、電極20は回路基板3の電極21の側部2
1′と接しているから、高い信頼性を得る事ができる。
■ 半導体素子や回路基板が加圧ψ硬化時に変形しない
ので、変形によりこれらの特性を損なう事がない。
【図面の簡単な説明】
第1図は本発明の一実施例の実装体の電極部の平面図、
第2図は本実施例の実装体の断面図、第3図は従来の実
装体に用いる半導体素子の平面図、第4図は従来の実装
体の断面図、第6図は従来の実装体における不良状態を
示す断面図である。 1・・・・・・半導体素子、3・・・・・・回路基板、
8・・・・・・樹脂、20・・・・・・電極、21・・
・・・・配線電極、22・・・・・・加圧治具。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 8−・−樹脂 2Z−・、11]圧片λ 第3図 第4図 ジ55 図

Claims (1)

    【特許請求の範囲】
  1. 第1の電極を有する半導体素子と第2の電極を有する回
    路基板との間に樹脂を介在させ、加圧、硬化させるとと
    もに、前記半導体素子の第1の電極と接する回路基板の
    第2の電極の先端を少なくとも前記半導体素子の第1の
    電極が覆うようにしてなる実装体。
JP62129325A 1987-05-26 1987-05-26 実装体 Pending JPS63293841A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62129325A JPS63293841A (ja) 1987-05-26 1987-05-26 実装体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62129325A JPS63293841A (ja) 1987-05-26 1987-05-26 実装体

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Publication Number Publication Date
JPS63293841A true JPS63293841A (ja) 1988-11-30

Family

ID=15006796

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62129325A Pending JPS63293841A (ja) 1987-05-26 1987-05-26 実装体

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